KR102516878B1 - 집적회로 소자 - Google Patents

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Abstract

본 발명에 따른 집적회로 소자는, 소자 활성 영역을 가지는 기판, 소자 활성 영역 상에서 기판으로부터 돌출된 핀형 활성 영역, 핀형 활성 영역과 교차하여 연장되고 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 라인, 게이트 라인의 상면을 덮는 게이트 절연 캡핑층, 핀형 활성 영역 상에서 게이트 라인의 양 측에서 형성된 한 쌍의 소스/드레인 영역, 한 쌍의 소스/드레인 영역에 연결된 한 쌍의 제1 도전성 플러그, 한 쌍의 제1 도전성 플러그 각각의 상면을 덮는 하드 마스크층, 및 한 쌍의 제1 도전성 플러그 사이에서 게이트 절연 캡핑층을 관통하여 게이트 라인에 연결되며, 한 쌍의 제1 도전성 플러그의 상면보다 높은 레벨의 상면을 가지는 제2 도전성 플러그를 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명은 집적회로 소자에 관한 것으로, 특히 트랜지스터에 연결되는 콘택 플러그를 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 이와 같이 다운-스케일된 집적회로 소자에서, 배선들 및 콘택들 각각의 사이의 간격을 줄이면서 이들 사이의 단락을 방지할 필요가 있다.
본 발명의 기술적 과제는 집적회로 소자의 다운-스케일링에 따라 소자 영역의 면적이 축소되어 상호 인접한 위치에 배치되는 콘택 플러그들 상호간의 절연 마진을 확보할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 집적회로 소자를 제공한다. 본 발명에 따른 집적회로 소자는, 소자 활성 영역을 가지는 기판, 상기 소자 활성 영역 상에서 상기 기판으로부터 돌출된 핀형(fin-type) 활성 영역, 상기 핀형 활성 영역과 교차하여 연장되고 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 라인, 상기 게이트 라인의 상면을 덮는 게이트 절연 캡핑층, 상기 핀형 활성 영역 상에서 상기 게이트 라인의 양 측에서 형성된 한 쌍의 소스/드레인 영역, 상기 한 쌍의 소스/드레인 영역에 연결된 한 쌍의 제1 도전성 플러그, 상기 한 쌍의 제1 도전성 플러그 각각의 상면을 덮는 하드 마스크층, 및 상기 한 쌍의 제1 도전성 플러그 사이에서 상기 게이트 절연 캡핑층을 관통하여 상기 게이트 라인에 연결되며, 상기 한 쌍의 제1 도전성 플러그의 상면보다 높은 레벨의 상면을 가지는 제2 도전성 플러그를 포함하고, 상기 하드 마스크층은, 상기 한 쌍의 제1 도전성 플러그 각각의 상면으로부터 상기 제2 도전성 플러그를 향하여 돌출되어, 일부분이 상기 제1 도전성 플러그 상면으로부터 오버행된다.
본 발명에 따른 집적회로 소자는, 소자 활성 영역을 가지는 기판, 상기 소자 활성 영역 상에서 상기 기판으로부터 돌출된 핀형 활성 영역, 상기 핀형 활성 영역과 교차하여 연장되고 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 라인, 상기 핀형 활성 영역 상에서 상기 게이트 라인의 양 측에서 형성된 한 쌍의 소스/드레인 영역, 상기 한 쌍의 소스/드레인 영역에 연결된 한 쌍의 제1 도전성 플러그, 상기 한 쌍의 제1 도전성 플러그 각각의 상면을 덮는 커버 마스크층, 및 상기 커버 마스크층의 측면을 덮으며 상기 제1 도전성 플러그의 상면으로부터 오버행되어 상기 제2 도전성 플러그를 향하여 돌출되는 커버 스페이서로 이루어지는 하드 마스크층, 상기 한 쌍의 제1 도전성 플러그 사이에서, 상기 게이트 라인에 연결되며 상기 한 쌍의 제1 도전성 플러그의 상면보다 높은 레벨의 상면을 가지는 제2 도전성 플러그, 및 상기 커버 스페이서의 하측에서, 상기 제1 도전성 플러그와 상기 제2 도전성 플러그 사이에 배치되는 측벽 절연 캡핑층을 포함한다.
본 발명에 따른 집적회로 소자는, 소자 활성 영역을 가지는 기판, 상기 소자 활성 영역 상에서 상기 기판으로부터 돌출된 핀형 활성 영역, 상기 핀형 활성 영역과 교차하여 연장되고 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 라인, 상기 핀형 활성 영역 상에서 상기 게이트 라인의 양 측에서 형성된 한 쌍의 소스/드레인 영역, 상기 한 쌍의 소스/드레인 영역에 연결된 한 쌍의 제1 도전성 플러그, 상기 한 쌍의 제1 도전성 플러그 각각의 상면을 덮고, 상기 제1 도전성 플러그의 상면으로부터 상기 제2 도전성 플러그를 향하여 돌출되는 한 쌍의 하드 마스크층, 상기 한 쌍의 제1 도전성 플러그, 및 상기 한 쌍의 제1 도전성 플러그의 상면을 덮는 상기 한 쌍의 하드 마스크층 사이에서, 상기 게이트 라인에 연결되는 제2 도전성 플러그, 및 상기 하드 마스크층을 관통하여 상기 제1 도전성 플러그와 연결된 비아 콘택을 포함한다.
본 발명에 따른 집적회로 소자는, 소자 활성 영역에 배치되는 복수의 제1 도전성 플러그, 및 한 쌍의 제1 도전성 플러그 사이에 배치되며 제1 도전성 플러그의 상면의 레벨보다 높은 상면의 레벨을 가지는 제2 도전성 플러그를 포함한다. 제1 도전성 플러그 상에는 제2 도전성 플러그를 향하여 돌출되어 제1 도전성 플러그의 상면으로부터 오버행되는 하드 마스크층이 배치되며, 제1 도전성 플러그의 상면으로부터 오버행되는 부분인 커버 스페이서 하측에서, 제1 도전성 플러그와 제2 도전성 플러그 사이에는 측벽 절연 캡핑층이 배치된다.
본 발명에 따른 집적회로 소자는, 커버 스페이서를 포함하는 하드 마스크층을 이용한 SAC(Self Aligned Contact) 공정에 의하여 제2 도전성 플러그를 형성하므로, 제2 도전성 플러그 형성을 위한 식각 공정시 원하지 않는 미스얼라인이 발생되는 것을 방지할 수 있다. 또한 본 발명에 따른 집적회로 소자는 커버 스페이서에 의하여 형성된 측벽 절연 캡핑층에 의하여 제1 도전성 플러그와 제2 도전성 플러그 사이에서 수평 방향으로 절연 거리가 확보되므로, 제1 도전성 플러그와 제2 도전성 플러그 상호간의 절연 마진이 확보되어, 제1 도전성 플러그와 제2 도전성 플러그 사이의 단락이 방지될 수 있다.
도 1은 본 발명의 실시 예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 집적회로 소자의 단면도들이다.
도 3a 내지 도 3q는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 도시한 단면도이고, 도 4b는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다.
도 5a는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 도시한 단면도이고, 도 5b는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다.
도 6a는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 도시한 단면도이고, 도 56는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다.
도 7a는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 도시한 단면도이고, 도 7b는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이고, 도 8c는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다.
도 9는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다.
도 1은 본 발명의 실시 예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 1을 참조하면, 집적회로 소자(1)는 FinFET(fin field effect transistor) 소자를 포함할 수 있다. 상기 FinFET 소자는 로직 셀을 구성할 수 있다. 상기 로직 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자(circuit elements)를 포함하여, 다양하게 구성될 수 있다. 상기 로직 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있으며, 상기 로직 셀은 카운터(counter), 버퍼(buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀(standard cells)을 구성할 수 있다.
집적회로 소자(1)는 소자 활성 영역(AC)에서 복수의 핀형 (fin-type) 활성 영역(FA)이 돌출되어 있다. 복수의 핀형 활성 영역(FA)은 제1 방향(X 방향)을 따라 상호 평행하게 연장되어 있다.
복수의 게이트 라인(GL)은 복수의 핀형 활성 영역(FA)과 교차하는 제2 방향(Y 방향)으로 연장되어 있다.
소자 활성 영역(AC) 상에서 복수의 게이트 라인(GL)을 따라 복수의 MOS 트랜지스터가 형성된다. 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3차원 구조의 MOS 트랜지스터일 수 있다.
복수의 핀형 활성 영역(FA) 위에는 복수의 제1 도전성 플러그(CP1)가 형성되어 있다. 복수의 제1 도전성 플러그(CP1)는 각각 복수의 핀형 활성 영역(FA)을 가로지르는 방향으로 연장되도록 형성될 수 있다. 예를 들면, 복수의 제1 도전성 플러그(CP1)는 각각 제2 방향(Y 방향)으로 연장될 수 있다. 복수의 제1 도전성 플러그(CP1)는 복수의 소스/드레인 영역(도 2의 120)에 연결될 수 있다. 도 1에는 3 개의 핀형 활성 영역(FA) 위에서 3 개의 핀형 활성 영역(FA)을 Y 방향으로 가로지르도록 형성된 제1 도전성 플러그(CP1)가 예시되어 있다.
집적회로 소자(1)는 복수의 제1 도전성 플러그(CP1)에 연결되는 복수의 도전성 비아 콘택(VC)을 포함할 수 있다.
집적회로 소자(1)는 복수의 게이트 라인(GL) 중 적어도 하나에 연결된 제2 도전성 플러그(CP2)를 포함한다. 도 1에는 복수의 게이트 라인(GL) 중 하나의 게이트 라인(GL)과 연결되는 제2 도전성 플러그(CP2)가 예시되어 있으나, 이에 한정되지 않으며, 복수의 게이트 라인(GL) 중 나머지 게이트 라인(GL)과 연결되는 제2 도전성 플러그(CP2)도 형성될 수 있다.
복수의 제1 도전성 플러그(CP1)와 제2 도전성 플러그(CP2)는 소자 활성 영역(AC)에 배치될 수 있다. 제2 도전성 플러그(CP2)는 한 쌍의 제1 도전성 플러그(CP1) 사이에 위치할 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 집적회로 소자의 단면도들이다. 구체적으로, 도 2a는 도 1의 X1 - X1' 선 및 X2 - X2' 선에 대응되는 부분을 나타내는 단면도이고, 도 2b는 도 1의 Y - Y' 선에 대응되는 부분을 나타내는 단면도이다.
도 2a 및 도 2b를 함께 참조하면, 집적회로 소자(100)는 소자 활성 영역(AC)을 가지는 기판(110), 및 소자 활성 영역(AC)에서 기판(110)으로부터 돌출된 복수의 핀형(fin-type) 활성 영역(FA)을 포함한다. 기판(110)은 수평 방향(X-Y 평면 방향)으로 연장되는 주면(110M)을 가질 수 있다. 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
복수의 핀형 활성 영역(FA)은 상호 평행하게 제1 방향(X 방향)을 따라 연장될 수 있다. 소자 활성 영역(AC) 상에서 복수의 핀형 활성 영역(FA) 각각의 사이에 소자 분리막(112)이 형성되어 있다. 복수의 핀형 활성 영역(FA)은 소자 분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
소자 분리막(112)은 예를 들면, 실리콘 산화막으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시 예에서, 소자 분리막(112)은 기판(110) 상에 차례로 적층된 제1 절연 라이너, 제2 절연 라이너, 및 매립 절연막을 포함할 수 있다.
기판(110) 상에는 복수의 게이트 라인(GL)이 복수의 핀형 활성 영역(FA)과 교차하는 방향인 제2 방향(Y 방향)으로 연장될 수 있다. 복수의 게이트 라인(GL)은 각각 제1 방향(X 방향)에서 동일한 폭을 가지고, 제1 방향(X 방향)을 따라 일정한 피치로 배열될 수 있다. 복수의 게이트 라인(GL)과 복수의 핀형 활성 영역(FA) 사이에는 게이트 절연막(142)이 배치될 수 있다. 게이트 절연막(142)은 게이트 라인(GL)의 하면 및 양 측벽을 덮을 수 있다.
복수의 게이트 라인(GL)은 복수의 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면을 덮으면서 연장될 수 있다. 소자 활성 영역(AC)에서 복수의 게이트 구조(GS)를 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3차원 구조의 MOS 트랜지스터일 수 있다.
복수의 게이트 절연막(142)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 복수의 게이트 절연막(142)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 상기 고유전막은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 핀형 활성 영역(FA)과 게이트 절연막(142)과의 사이에 인터페이스막이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(GL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(GL)은 각각 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 복수의 게이트 라인(GL)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 게이트 라인(GL)의 각각의 양 측벽 상에 게이트 절연 스페이서(132)가 배치되어 있다. 게이트 절연 스페이서(132)는 복수의 게이트 라인(GL)의 각각의 양 측벽을 덮을 수 있다. 게이트 절연 스페이서(132)는 게이트 라인(GL)의 길이 방향인 제2 방향(Y 방향)을 따라 게이트 라인(GL)과 평행하게 연장될 수 있다. 게이트 절연 스페이서(132)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 복수의 게이트 절연 스페이서(132)는 실리콘 질화막보다 유전 상수가 더 작은 물질막, 예를 들면 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 게이트 절연막(142)은 게이트 라인(GL)과 게이트 절연 스페이서(132) 사이에서 기판(110)의 주면(110M)에 대하여 수직인 제3 방향(Z 방향)을 따라 연장될 수 있다.
복수의 게이트 라인(GL) 각각의 상면은 게이트 절연 캡핑층(150)으로 덮일 수 있다. 복수의 게이트 절연 캡핑층(150)은 실리콘 질화막으로 이루어질 수 있다. 복수의 게이트 절연 캡핑층(150)은 각각 게이트 라인(GL) 및 게이트 절연 스페이서(132)와 수직으로 오버랩되어 있으며, 게이트 라인(GL)과 평행하게 연장된다.
복수의 핀형 활성 영역(FA) 상에서 복수의 게이트 라인(GL) 각각의 양측에는 한 쌍의 소스/드레인 영역(120)이 형성될 수 있다. 게이트 라인(GL)과 소스/드레인 영역(120)은 게이트 절연막(142) 및 게이트 절연 스페이서(132)를 사이에 두고 서로 이격되어 있다. 복수의 소스/드레인 영역(120)은 핀형 활성 영역(FA)의 일부에 형성된 불순물 이온주입 영역, 핀형 활성 영역(FA)에 형성된 복수의 리세스 영역(R1)으로부터 에피택셜 성장된 반도체 에피택셜층, 또는 이들의 조합으로 이루어질 수 있다. 복수의 소스/드레인 영역(120)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다. 복수의 핀형 활성 영역(FA) 상에 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 복수의 소스/드레인 영역(120)은 에피택셜 성장된 Si 층 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있으며, N 형 불순물을 포함할 수 있다. 복수의 핀형 활성 영역(FA) 상에 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 복수의 소스/드레인 영역(120)은 에피택셜 성장된 SiGe 층으로 이루어질 수 있으며, P 형 불순물을 포함할 수 있다.
복수의 소스/드레인 영역(120) 중 일부 영역은 게이트간 절연막(134)으로 덮일 수 있다. 게이트간 절연막(134)은 실리콘 산화막으로 이루어질 수 있다.
상부 절연층(160)은 게이트간 절연막(134) 및 게이트 절연 캡핑층(150)을 덮을 수 있다. 상부 절연층(160)은 실리콘 산화막으로 이루어질 수 있다. 예를 들면, 상부 절연층(160)은 TEOS (tetraethyl orthosilicate) 막, 또는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
복수의 핀형 활성 영역(FA) 위에는 복수의 소스/드레인 영역(120)에 연결되는 복수의 제1 도전성 플러그(CP1)가 형성되어 있다. 복수의 제1 도전성 플러그(CP1)는 각각 복수의 핀형 활성 영역(FA)을 가로지르는 방향으로 연장되도록 형성될 수 있다. 복수의 제1 도전성 플러그(CP1)는 각각 제1 도전성 배리어층(212) 및 제1 도전성 코어층(214)으로 이루어질 수 있다. 제1 도전성 배리어층(212)은 제1 도전성 코어층(214)을 포위하도록, 제1 도전성 코어층(214)의 측면 및 하면을 덮을 수 있다. 일부 실시 예에서, 제1 도전성 배리어층(212)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있고, 제1 도전성 코어층(214)은 Co, W 또는 이들의 조합으로 이루어질 수 있다.
일부 실시 예에서, 제1 도전성 배리어층(212)과 소스/드레인 영역(120) 사이에는 실리사이드층이 배치될 수 있다. 상기 실리사이드층은 예를 들면, 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다.
제1 핀형 활성 영역(FA) 상에서 복수의 제1 도전성 플러그(CP1) 각각의 상면의 레벨인 제1 레벨(LV1)은 게이트 라인(GL)의 상면의 레벨보다 높고 이웃하는 상부 절연층(160)의 상면의 레벨인 제2 레벨(LV2)보다 낮다.
일부 실시 예에서, 복수의 제1 도전성 플러그(CP1) 각각은 상부 절연층(160) 내에 형성된 부분의 폭이 게이트 절연 캡핑층(150) 내에 형성된 부분의 폭보다 넓어지도록 상부 절연층(160)과 게이트 절연 캡핑층(150)의 계면에서 단차를 가지는 단차부(CP1S)를 가질 수 있다.
일부 실시 예에서, 제1 측면 커버층(172) 및 제2 측면 커버층(174a)은 제1 도전성 플러그(CP1)의 측면을 덮을 수 있다. 제1 측면 커버층(172)은 제1 도전성 플러그(CP1)의 하면의 레벨부터 게이트 절연 캡핑층(150)의 상면의 레벨까지의 제1 도전성 플러그(CP1)의 하측부의 측면을 덮을 수 있다. 제2 측면 커버층(174a)은 상부 절연층(160)의 하면의 레벨부터 상면의 레벨까지의 제1 도전성 플러그(CP1)의 상측부의 측면을 덮을 수 있다. 즉, 제1 측면 커버층(172)은 제1 도전성 플러그(CP1)와, 게이트 절연 스페이서(132) 및 게이트 절연 캡핑층(150) 사이에 배치될 수 있고, 제2 측면 커버층(174a)은 제1 도전성 플러그(CP1)와 상부 절연층(160) 사이에 배치될 수 있다. 제2 측면 커버층(174a)의 최상단의 레벨은 제1 도전성 플러그(CP1)의 상면의 레벨인 제1 레벨(LV1)일 수 있다. 일부 실시 예에서, 제1 측면 커버층(172)과 제2 측면 커버층(174a)은 서로 이격될 수 있다.
제1 도전성 플러그(CP1) 상에는 하드 마스크층(HM)이 배치될 수 있다. 하드 마스크층(HM)은 제1 도전성 플러그(CP1)의 상면 상으로부터 제2 도전성 플러그(CP2)를 향하여 돌출되어, 일부분이 제1 도전성 플러그(CP1)의 상면으로부터 오버행(overhang)될 수 있다. 하드 마스크층(HM)은 제1 도전성 플러그(CP1)의 상면을 덮는 커버 마스크층(222) 및 커버 마스크층(222)의 측면을 덮는 커버 스페이서(242)로 이루어질 수 있다. 커버 마스크층(222)은 제1 도전성 플러그(CP1) 및 제2 측면 커버층(174a)의 상면을 함께 덮을 수 있고, 커버 스페이서(242)는 기판(110)의 주면(110M)에 대하여 수직인 제3 방향(Z 방향)을 따라서, 제1 도전성 플러그(CP1) 및 제2 측면 커버층(174a)과 중첩되지 않을 수 있다. 즉 커버 스페이서(242)는 하드 마스크층(HM) 중 제1 도전성 플러그(CP1)의 상면으로부터 제2 도전성 플러그(CP2)를 향하여 돌출되어, 제1 도전성 플러그(CP1)의 상면으로부터 오버행되는 부분일 수 있다.
하드 마스크층(HM)의 상면의 레벨은 상부 절연층(160)의 상면의 레벨인 제2 레벨(LV2)일 수 있다.
하드 마스크층(HM)은 산화물 및 질화물에 대하여 식각 선택비를 가지는 절연 물질로 이루어질 수 있다. 하드 마스크층(HM)은 실리콘 카바이드 계열의 물질로 이루어질 수 있다. 예를 들면, 하드 마스크층(HM)은 SiC, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 하드 마스크층(HM)은 도핑된 실리콘 카바이드 계열의 물질로 이루어질 수 있다. 예를 들면, 하드 마스크층(HM)은 도핑된 SiOCN 막, 도핑된 SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 하드 마스크층(HM)은 도펀트로서 B, Si, C, N, As, P, O, F, Ar, Ge, H, 또는 He을 포함할 수 있다.
커버 마스크층(222)과 커버 스페이서(242)는 동일한 물질, 즉 동일한 탄소 함량을 가지는 실리콘 카바이드 계열의 물질로 이루어질 수 있다. 일부 실시 예에서, 커버 마스크층(222)과 커버 스페이서(242)는 서로 다른 탄소 함량을 가지는 실리콘 카바이드 계열의 물질일 수 있다.
집적회로 소자(100)는 하드 마스크층(HM)을 관통하여 제1 도전성 플러그(CP1)에 연결되는 비아 콘택(VC)을 포함한다. 비아 콘택(VC)은 도전성 비아 배리어층(262) 및 도전성 비아 코어층(264)으로 이루어질 수 있다. 도전성 비아 배리어층(262)은 도전성 비아 코어층(264)을 포위하도록, 도전성 비아 코어층(264)의 측면 및 하면을 덮을 수 있다. 도전성 비아 배리어층(262)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있고, 도전성 비아 코어층(264)은 W 또는 Cu로 이루어질 수 있다.
일부 실시 예에서, 비아 콘택(VC)의 상면의 레벨은 하드 마스크층(HM)의 상면의 레벨인 제2 레벨(LV2)일 수 있다. 일부 실시 예에서, 비아 콘택(VC)이 듀얼 다마신 공정을 이용하여 형성되는 경우, 비아 콘택(VC)은 상부 절연층(160) 상에 배치되는 배선 라인과 일체를 이룰 수 있으며, 상기 배선 라인의 하면의 레벨이 제2 레벨(LV2)일 수 있다.
집적회로 소자(100)는 복수의 게이트 라인(GL) 중 적어도 하나의 게이트 라인에 연결된 제2 도전성 플러그(CP2)를 포함한다. 제2 도전성 플러그(CP2)는 제2 도전성 배리어층(252) 및 제2 도전성 코어층(254)으로 이루어질 수 있다. 제2 도전성 배리어층(252)은 제2 도전성 코어층(254)을 포위하도록, 제2 도전성 코어층(254)의 측면 및 하면을 덮을 수 있다. 일부 실시 예에서, 제2 도전성 배리어층(252)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있고, 제2 도전성 코어층(254)은 Co, W 또는 이들의 조합으로 이루어질 수 있다. 제2 도전성 플러그(CP2)는 상부 절연층(160) 및 게이트 절연 캡핑층(150)을 관통하여 게이트 라인(GL)과 접할 수 있다. 제2 도전성 플러그(CP2)의 상면의 레벨은 복수의 제1 도전성 플러그(CP1) 각각의 상면의 레벨인 제1 레벨(LV1)보다도 높을 수 있다. 제2 도전성 플러그(CP2)의 상면의 레벨은 상부 절연층(160)의 상면의 레벨인 제2 레벨(LV2)일 수 있다. 제2 도전성 플러그(CP2)의 상면의 레벨과 하드 마스크층(HM)의 상면의 레벨은 동일할 수 있다.
제2 도전성 플러그(CP2) 및 비아 콘택(VC) 상에는 제1 배선(300) 및 제2 배선(400)이 배치될 수 있다. 일부 실시 예에서, 제1 배선(300)과 제2 배선(400)은 서로 다른 수평 방향(X-Y 평면 방향)으로 연장할 수 있다. 예를 들면, 제1 배선(300)과 제2 배선(400)은 서로 수직으로 교차하며 수평 방향(X-Y 평면 방향)으로 연장될 수 있다. 제1 배선(300)은 제2 도전성 플러그(CP2) 및 비아 콘택(VC) 각각에 연결될 수 있다. 일부 실시 예에서, 제2 도전성 플러그(CP2)와 비아 콘택(VC)는 각각 서로 다른 제1 배선(300)과 전기적으로 연결될 수도 있으나, 이에 한정되지 않는다. 다른 실시 예에서, 제1 배선(300)은 제2 도전성 플러그(CP2)와 비아 콘택(VC) 사이를 전기적으로 연결할 수도 있다.
제1 배선(300)과 제2 배선(400)은, 제1 배선(300)을 덮는 제1 배선간 절연층(320)을 관통하는 제1 배선간 플러그(340)에 의하여 연결될 수 있다. 도 2a 및 도 2b에는 제1 배선간 절연층(320)이 제2 배선(400)의 하면과 접하고, 측면과는 접하지 않는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제1 배선간 절연층(320)은 제1 배선(400)의 하면 및 측면에 함께 접할 수 있다.
제2 배선(400)은, 제2 배선(400)은 덮는 제2 배선간 절연층(420)을 관통하는 제2 배선간 플러그(440)와 연결될 수 있다. 제2 배선간 플러그(440)는 제2 배선(400)과 제2 배선(400)의 상측에 배치되는 다른 배선 또는 도전층 사이를 전기적으로 연결할 수 있다.
제2 도전성 플러그(CP2)의 측벽은 하드 마스크층(HM)의 커버 스페이서(242), 상부 절연층(160), 측벽 절연 캡핑층(162), 및 게이트 절연 캡핑층(150)에 의해 덮일 수 있다. 게이트 절연 캡핑층(150)은 게이트 절연 캡핑층(150)의 상면의 레벨부터 하측 방향을 따라서 제2 도전성 플러그(CP2)의 하측부의 측면을 덮을 수 있다. 측벽 절연 캡핑층(162) 및 커버 스페이서(242)는 상부 절연층(160)의 하면의 레벨부터 상면의 레벨까지의 제2 도전성 플러그(CP2)의 상측부의 측면을 덮을 수 있다.
측벽 절연 캡핑층(162)은 커버 스페이서(242)의 하측에서 복수의 제1 도전성 플러그(CP1)의 상측부의 측면 일부분을 덮을 수 있다. 측벽 절연 캡핑층(162)은 예를 들면, 실리콘 산화물로 이루어질 수 있다. 측벽 절연 캡핑층(162)은 상부 절연층(160)과 동일 물질로 이루어질 수 있다. 측벽 절연 캡핑층(162)의 상부 절연층(160)의 일부분일 수 있다. 측벽 절연 캡핑층(162)의 상면은 커버 스페이서(242)에 의하여 덮일 수 있다.
제2 도전성 플러그(CP2)는 하드 마스크층(HM)을 이용한 SAC(self aligned contact) 공정에 의하여 형성될 수 있다. 측벽 절연 캡핑층(162)은 상부 절연층(160)의 일부분(도 3l의 160a) 중, 커버 스페이서(242)에 의하여 덮인 부분이 제2 도전성 플러그(CP2)를 형성하는 SAC 공정 중에 제거되지 않고 잔류하는 부분이다(도 3l 내지 도 3n 참조).
핀형 활성 영역(FA) 상에서 복수의 제1 도전성 플러그(CP1)의 상면의 레벨(LV1)보다 제2 도전성 플러그(CP2)의 상면의 레벨(LV2)을 더 높게 하고, 복수의 제1 도전성 플러그(CP1) 상에는 하드 마스크층(HM)이 배치된다. 하드 마스크층(HM)은 제3 방향(Z 방향)을 따라서 제1 도전성 플러그(CP1)와 중첩되지 않도록, 제2 도전성 플러그(CP2)를 향하여 돌출되어, 제1 도전성 플러그(CP1)의 상면으로부터 오버행되는 커버 스페이서(242)를 포함하고, 제1 도전성 플러그(CP1)의 상면의 레벨인 제1 레벨(LV1)보다 높은 제2 도전성 플러그(CP2)의 상측부의 측면은 커버 스페이서(242)에 의하여 덮일 수 있다. 또한 측벽 절연 캡핑층(162)은 게이트 절연 캡핑층(150)의 상면과 커버 스페이서(242)의 하면 사이에서, 제1 도전성 플러그(CP1)와 제2 도전성 플러그(CP2) 사이에 배치될 수 있다.
따라서, 커버 스페이서(242)에 의하여 형성된 측벽 절연 캡핑층(162)에 의하여 제1 도전성 플러그(CP1)와 제2 도전성 플러그(CP2) 사이에서 수평 방향(X-Y 평면 방향)으로 절연 거리를 확보할 수 있다. 또한 커버 스페이서(242)를 포함하는 하드 마스크층(HM)을 이용한 SAC 공정에 의하여 제2 도전성 플러그(CP2)를 형성하므로, 제2 도전성 플러그(CP2) 형성을 위한 식각 공정시 원하지 않는 미스얼라인이 발생되는 것을 방지할 수 있다.
도 3a 내지 도 3q는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 3a 내지 도 3q는 도 1의 X1 - X1' 선 및 X2 - X2' 선에 대응되는 부분을 나타내는 단면도들이며, 도 3a 내지 도 3q에 있어서, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a를 참조하면, 기판(110)의 소자 활성 영역(AC) 중 일부 영역을 식각하여, 기판(110)의 주면(110M)으로부터 상측 방향인 제3 방향(Z 방향)으로 돌출되고 제1 방향(X 방향)으로 연장되는 핀형 활성 영역(FA)을 형성한다. 핀형 활성 영역(FA)은 제2 방향(Y 방향)에서 도 2b에 예시한 바와 같은 단면 형상을 가질 수 있다. 복수의 핀형 활성 영역(FA)이 소자 활성 영역(AC) 상에 형성될 수 있다.
기판(110)의 소자 활성 영역(AC)은 PMOS 트랜지스터 및 NMOS 트랜지스터 중 적어도 하나의 도전형의 트랜지스터를 형성하기 위한 영역일 수 있다.
기판(110) 상에 핀형 활성 영역(FA)의 하부 양 측벽을 덮는 소자 분리막(112)(도 2b 참조)을 형성한다. 핀형 활성 영역(FA)이 소자 분리막(112)의 상면 위로 돌출될 수 있다.
도 3b를 참조하면, 핀형 활성 영역(FA) 위에서 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다.
복수의 더미 게이트 구조체(DGS)는 각각 핀형 활성 영역(FA) 위에 순차적으로 적층된 더미 게이트 절연막(D214), 더미 게이트 라인(D216), 및 더미 게이트 캡핑층(D218)을 포함할 수 있다. 더미 게이트 절연막(D214)은 실리콘 산화물을 포함할 수 있다. 더미 게이트 라인(D216)은 폴리실리콘을 포함할 수 있다. 더미 게이트 캡핑층(D218)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
더미 게이트 구조체(DGS)의 양 측벽에 게이트 절연 스페이서(132)를 형성한다. 게이트 절연 스페이서(132)를 형성하기 위하여, ALD (atomic layer deposition) 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다.
더미 게이트 구조체(DGS)의 양 측에서 노출되는 핀형 활성 영역(FA)을 일부 식각하여 복수의 리세스 영역(R1)을 형성하고, 복수의 리세스 영역(R1)으로부터 에피택셜 성장 공정에 의해 반도체층들을 형성하여 복수의 소스/드레인 영역(120)을 형성한다. 복수의 소스/드레인 영역(120)은 핀형 활성 영역(FA)의 상면보다 더 높은 레벨의 상면을 가질 수 있으나, 이에 한정되는 것은 아니다.
복수의 소스/드레인 영역(120), 복수의 더미 게이트 구조체(DGS) 및 게이트 절연 스페이서(132)를 덮는 게이트간 절연막(134)을 형성한다. 게이트간 절연막(134)을 형성하기 위하여, 복수의 소스/드레인 영역(120), 복수의 더미 게이트 구조체(DGS) 및 게이트 절연 스페이서(120)를 충분한 두께로 덮는 절연막을 형성한 후, 더미 게이트 캡핑층(D218) 상면이 노출되도록 상기 절연막이 형성된 결과물을 평탄화할 수 있다.
도 3c를 참조하면, 도 3b의 결과물로부터 복수의 더미 게이트 구조체(DGS)를 제거하여 복수의 게이트 공간(GS)을 형성한다. 복수의 게이트 공간(GS)을 통해 게이트 절연 스페이서(132), 핀형 활성 영역(FA), 및 소자 분리막(112)(도 2b 참조)이 노출될 수 있다.
복수의 더미 게이트 구조체(DGS)를 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 상기 습식 식각을 수행하기 위하여 예를 들면, HNO3, DHF (diluted fluoric acid), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH, 또는 이들의 조합으로 이루어지는 식각액을 사용할 수 있다.
이후, 복수의 게이트 공간(GS) 내에 게이트 절연막(142) 및 게이트 도전층을 형성한다. 게이트 절연막(142)을 형성하기 전에, 복수의 게이트 공간(GS)을 통해 노출되는 핀형 활성 영역(FA)의 표면에 인터페이스막(도시 생략)을 형성하는 공정을 더 포함할 수도 있다. 상기 인터페이스막을 형성하기 위하여 게이트 공간(GS) 내에서 노출되는 핀형 활성 영역(FA)의 일부를 산화시킬 수 있다.
게이트 절연막(142) 및 상기 게이트 도전층은 게이트 공간(GS)의 내부를 채우면서 게이트간 절연막(134)의 상면을 덮도록 형성될 수 있다. 게이트 절연막(142) 및 상기 게이트 도전층은 각각 ALD, CVD, PVD (physical vapor deposition), MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
게이트간 절연막(134)의 상면이 노출되도록 게이트 절연막(142) 및 상기 게이트 도전층의 불필요한 부분을 제거하여, 복수의 게이트 공간(GS) 내에 복수의 게이트 절연막(142) 및 복수의 게이트 라인(GL)을 형성한다.
도 3d를 참조하면, 복수의 게이트 라인(GL), 복수의 게이트 절연막(142), 및 복수의 게이트 절연 스페이서(132)를 각각 그 상부로부터 일부 제거하여, 게이트 라인(GL)의 상부에 복수의 제1 리세스 공간(RS1)을 마련한다. 게이트간 절연막(134)에 의해 복수의 제1 리세스 공간(RS1)의 폭이 한정될 수 있다.
제1 리세스 공간(RS1)을 형성하기 위한 식각 공정에서, 제1 리세스 공간(RS1) 내에서 노출되는 게이트 라인(GL)의 상면의 레벨보다 게이트 절연 스페이서(132)의 상면의 레벨이 더 높게 되도록 게이트 라인(GL) 및 게이트 절연 스페이서(132) 각각의 식각 속도를 제어할 수 있다. 제1 리세스 공간(RS1) 내에서 게이트 절연 스페이서(132)의 높이는 게이트 라인(GL)으로부터 멀어질수록 점차 커질 수 있다. 제1 리세스 공간(RS1)의 저면은 게이트 라인(GL)에서 가장 낮은 레벨을 가지는 라운드형 단면 프로파일을 가질 수 있다.
게이트 절연 스페이서(132)가 실리콘 질화막보다 유전 상수가 더 작은 물질막, 예를 들면 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어진 경우, 게이트 라인(GL)의 양 측벽이 저유전 물질로 이루어지는 게이트 절연 스페이서(132)에 의해 충분히 큰 높이로 덮임으로써, 게이트 라인(GL)과, 후속 공정에서 게이트 라인(GL)에 인접하여 형성되는 도전성 구조물, 예를 들면 제1 도전성 플러그(도 3h의 CP1)와의 사이에 원하지 않는 기생 커패시턴스가 발생되는 것을 억제할 수 있다.
이후, 제1 리세스 공간(RS1)을 채우는 게이트 절연 캡핑층(150)을 형성한다. 게이트 절연 캡핑층(150)은, 제1 리세스 공간(RS1)의 내부를 채우면서 게이트간 절연막(134)의 상면을 덮도록 캡핑 물질층을 형성한 후, 게이트간 절연막(134)의 상면이 노출되도록 상기 캡핑 물질층의 불필요한 부분을 제거하여 형성할 수 있다. 게이트 절연 캡핑층(150)은 예를 들면, 실리콘 질화막으로 이루어질 수 있다.
도 3e를 참조하면, 게이트간 절연막(134)과 게이트 절연 캡핑층(150)을 덮는 상부 절연층(160)을 형성하고, 상부 절연층(160), 게이트간 절연막(134) 및 게이트 절연 캡핑층(150)을 관통하여 복수의 소스/드레인 영역(120)을 노출시키는 복수의 제1 콘택 홀(CH1)을 형성한다. 복수의 제1 콘택 홀(CH1)을 형성하는 과정에서, 게이트 절연 스페이서(132)의 일부분도 함께 제거될 수 있으나, 복수의 제1 콘택 홀(CH1) 내에 게이트 절연막(142) 및 게이트 라인(GL)은 노출되지 않을 수 있다. 상부 절연층(160)은 실리콘 산화막으로 이루어질 수 있다. 예를 들면, 상부 절연층(160)은 TEOS 막, 또는 약 2.2 ∼ 2.4의 초저유전상수를 가지는 ULK 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
일부 실시 예에서, 복수의 제1 콘택 홀(CH1)을 형성하기 위한 식각 공정에서, 상부 절연층(160)의 식각 속도가 게이트 절연 캡핑층(150)의 식각 속도가 빠를 수 있다. 이 경우 복수의 제1 콘택 홀(CH1) 각각은, 상부 절연층(160)에 형성된 부분의 폭이 게이트 절연 캡핑층(150)에 형성된 부분의 폭보다 넓도록, 형성되어, 상부 절연층(160)과 게이트 절연 캡핑층(150)의 계면에서 단차를 가질 수 있다.
상부 절연층(160)의 상면 및 복수의 제1 콘택 홀(CH1) 각각의 내측면 및 저면을 컨포멀(conformal)하게 덮는 덮는 커버층을 형성하고, 상기 커버층에 대하여 이방성 식각을 하여, 복수의 제1 콘택 홀(CH1) 각각의 내측면 중 게이트 절연 스페이서(132) 및 게이트 절연 캡핑층(150)의 표면을 덮는 제1 측면 커버층(172), 및 상부 절연층(160)의 표면을 덮는 제2 측면 커버층(174)을 형성한다. 복수의 제1 콘택 홀(CH1) 각각이 상부 절연층(160)과 게이트 절연 캡핑층(150)의 계면에서 단차를 가지는 경우, 제1 측면 커버층(172)과 제2 측면 커버층(174)은 서로 이격될 수 있다. 상기 커버층은 예를 들면, 실리콘 질화물로 이루어질 수 있다.
도 3g를 참조하면, 복수의 제1 콘택 홀(CH1) 내에 제1 도전성 배리어층(212) 및 제1 도전성 코어층(214)을 형성한다. 제1 도전성 배리어층(212) 및 제1 도전성 코어층(214)은 제1 콘택 홀(CH1)의 내부를 채우면서 상부 절연층(160)의 상면을 덮도록 형성될 수 있다. 제1 도전성 배리어층(212)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있고, 제1 도전성 코어층(214)은 Co, W 또는 이들의 조합으로 이루어질 수 있다.
도 3h를 참조하면, 상부 절연층(160)의 상면이 노출되며, 복수의 제1 콘택 홀(도 3f의 CH1)의 상측 일부에 복수의 제2 리세스 공간(RS2)이 형성되도록, 제1 도전성 배리어층(212) 및 제1 도전성 코어층(214)의 불필요한 부분을 제거하여, 복수의 제1 콘택 홀(CH1)의 하측 부분을 채우며 각각 제1 도전성 배리어층(212) 및 제1 도전성 코어층(214)으로 이루어지는 복수의 제1 도전성 플러그(CP1)를 형성한다.
복수의 제1 도전성 플러그(CP1) 각각의 상면 레벨은 상부 절연층(160)의 상면의 레벨보다 낮은 제1 레벨(LV1)을 가질 수 있다.
복수의 제1 도전성 플러그(CP1)를 형성하는 과정에서, 도 3g에서 보인 제2 측면 커버층(174) 중 제1 레벨(LV1)보다 높은 레벨의 부분이 함께 제거될 수 있다. 따라서 제2 측면 커버층(174a)은 제1 도전성 플러그(CP1)의 측면을 덮을 수 있고, 제2 측면 커버층(174a)의 최상단의 레벨은 제1 도전성 플러그(CP1)의 상면의 레벨인 제1 레벨(LV1)일 수 있다.
도 3i를 참조하면, 도 3h의 결과물 상에 제2 리세스 공간(RS2)을 채우는 마스크층(220)을 형성한다. 마스크층(220)은 제2 리세스 공간(RS2)의 내부를 채우면서 상부 절연층(160)의 상면을 덮도록 형성될 수 있다. 마스크층(220)은 실리콘 카바이드 계열의 물질로 이루어질 수 있다. 예를 들면, 마스크층(220)은 SiC, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
도 3j를 참조하면, 도 3i의 결과물로부터, 상부 절연층(160)의 상측 일부분 및 마스크층(220)의 상측 일부분을 제거하여, 커버 마스크층(222)을 형성한다. 커버 마스크층(220)을 형성하기 위하여, 상부 절연층(160)의 상측 일부분 및 마스크층(220)의 상측 일부분을 CMP(chemical mechanical polishing) 공정에 의해 제거할 수 있다. 커버 마스크층(222)은 제1 도전성 플러그(CP1)의 상면을 덮을 수 있다.
도 3k를 참조하면, 상부 절연층(160) 및 커버 마스크층(222) 상을 덮는 보호 절연층(180)을 형성한다. 보호 절연층(180)은 실리콘 산화막으로 이루어질 수 있다. 예를 들면, 보호 절연층(180)은 TEOS 막으로 이루어질 수 있다. 보호 절연층(180) 상에는 개구부(OP)를 가지는 마스크 패턴(M1)을 형성한다. 개구부(OP)는 도 2에 보인 제2 도전성 플러그(CP2) 및 이에 인접하는 커버 마스크층(222)의 부분의 상측에 대응하는 보호 절연층(180)의 부분을 노출시킬 수 있다.
도 3l을 참조하면, 마스크 패턴(M1), 및 커버 마스크층(222)을 식각 마스크로, 보호 절연층(180) 및 상부 절연층(160)의 일부분을 제거하여, 저면에 상부 절연층(160)의 일부분(160a)이 이 노출되는 제3 리세스 공간(RS3)을 형성한다.
제3 리세스 공간(RS3)의 저면에 노출되는 상부 절연층(160)의 일부분(160a)의 상면의 레벨은 복수의 제1 도전성 플러그(CP1) 각각의 상면의 레벨인 제1 레벨(LV1)일 수 있다.
도 3m을 참조하면, 보호 절연층(180)의 상면 및 제3 리세스 공간(RS3)의 내측면 및 저면을 컨포멀하게 덮는 예비 스페이서층을 형성한 후, 상기 예비 스페이서층에 대하여 이방성 식각을 하여, 제3 리세스 공간(RS3) 내에 노출되는 상부 절연층(160)의 일부분(160a)의 상면에 형성된 상기 예비 스페이서층의 부분을 제거하여, 커버 마스크층(222)의 측면을 덮는 커버 스페이서(242), 및 제3 리세스 공간(RS3) 내의 보호 절연층(180)의 측면을 덮는 잔류 스페이서(244)를 형성한다. 일부 실시 예에서, 상기 예비 스페이서층은 커버 마스크층(222)과 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 예비 스페이서층은 커버 마스크층(222)과 동일한 탄소 함량을 가지는 실리콘 카바이드 계열의 물질로 이루어질 수 있다.
도 3n을 참조하면, 커버 마스크층(222) 및 커버 스페이서(242)를 식각 마스크로 도 3m의 결과물에 대하여 식각 공정을 수행하여 제3 리세스 공간(RS3)과 연통되며, 게이트 라인(GL)이 노출되는 제2 콘택 홀(CH2)을 형성한다. 제2 콘택 홀(CH2)은 상부 절연층(160)의 일부분(160a) 및 게이트 절연 캡핑층(150)을 관통하여 저면에 게이트 라인(GL)을 노출할 수 있다.
제2 콘택 홀(CH2)을 형성하는 식각 공정 중에, 커버 스페이서(242)의 하측에 위치되는 상부 절연층(160)의 일부분(160a)의 부분은 제거되지 않고, 제1 도전성 플러그(CP1)의 상측부의 측면을 덮는 측벽 절연 캡핑층(162)로 잔류될 수 있다.
제2 콘택 홀(CH2)의 내측면은, 하측으로부터 상측으로 순차적으로 게이트 절연 스페이서(132), 게이트 절연 캡핑층(150) 및 측벽 절연 캡핑층(162)으로 이루어질 수 있다. 또한 제1 도전성 플러그(CP1)의 측면은, 하측으로부터 상측으로 순차적으로 게이트 절연 스페이서(132), 게이트 절연 캡핑층(150), 및 측벽 절연 캡핑층(162)에 의하여 덮일 수 있다.
따라서 커버 마스크층(222) 및 커버 스페이서(242)를 이용한 SAC 공정에 의하여 제2 콘택 홀(CH2)을 형성하므로, 제2 콘택 홀(CH2) 형성을 위한 식각 공정시 커버 스페이서(242)에 의하여 잔류된 측벽 절연 캡핑층(162)이 제1 도전성 플러그(CP1)의 측면을 덮을 수 있고, 제2 콘택 홀(CH2) 내에서 제1 도전성 플러그(CP1)가 노출되는 것을 방지할 수 있다.
도 3o를 참조하면, 도 3n의 결과물 상에, 제2 콘택 홀(CH2) 및 제3 리세스 공간(RS3) 내를 채우는 제2 도전성 배리어층(252) 및 제2 도전성 코어층(254)을 형성한다. 제2 도전성 배리어층(252) 및 제2 도전성 코어층(254)은 제2 콘택 홀(CH2) 및 제3 리세스 공간(RS3)의 내부를 채우면서 상부 절연층(160)의 상면 상을 덮도록 형성될 수 있다. 제2 도전성 배리어층(252)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있고, 제2 도전성 코어층(254)은 Co, W 또는 이들의 조합으로 이루어질 수 있다.
도 3p를 참조하면, 커버 마스크층(222)의 상면이 노출되도록, 제2 도전성 배리어층(252) 및 제2 도전성 코어층(254)의 불필요한 부분을 제거하여, 제2 콘택 홀(도 3n의 CH2)을 채우며, 제2 도전성 배리어층(252) 및 제2 도전성 코어층(254)으로 이루어지며, 하면이 게이트 라인(GL)과 연결되는 제2 도전성 플러그(CP2)를 형성한다.
제2 도전성 플러그(CP2)의 상면 레벨은 제1 도전성 플러그(CP1)의 상면 레벨인 제1 레벨(LV1)보다 높을 수 있다. 제2 도전성 플러그(CP2)의 상면 레벨은 커버 마스크층(222)의 상면의 레벨, 즉 상부 절연층(160)의 상면의 레벨인 제2 레벨(LV2)을 가질 수 있다.
커버 마스크층(222)과 커버 스페이서(242)는 동일한 물질로 이루어질 수 있는 바, 함께 하드 마스크층(HM)을 이룰 수 있다.
도 3q를 참조하면, 하드 마스크층(HM)을 관통하여 복수의 제1 도전성 플러그(CP1)에 연결되는 복수의 도전성 비아 콘택(VC)을 형성한다.
이후, 도 2a 및 도 2b에 보인 것과 같이, 제1 배선(300), 제1 배선간 절연층(320), 제1 배선간 플러그(340), 제2 배선(400), 제2 배선간 절연층(420), 및 제2 배선간 플러그(440)를 형성하여, 집적회로 소자(100)를 형성할 수 있다.
도 4a는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 도시한 단면도이고, 도 4b는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다. 구체적으로, 도 4a 및 도 4b는 도 1의 X1 - X1' 선 및 X2 - X2' 선에 대응되는 부분을 나타내는 단면도들이다.
도 4a를 참조하면, 커버 마스크층(222) 및 커버 스페이서(242)를 식각 마스크로 도 3m의 결과물에 대하여 식각 공정을 수행하여 제3 리세스 공간(RS3)과 연통되며, 게이트 라인(GL)이 노출되는 제2 콘택 홀(CH2a)을 형성한다. 제2 콘택 홀(CH2a)은 상부 절연층(160)의 일부분(도 3m의 160a) 및 게이트 절연 캡핑층(150)을 관통하여 저면에 게이트 라인(GL)을 노출할 수 있다.
제2 콘택 홀(CH2a)을 형성하는 식각 공정 중에, 커버 스페이서(242)의 하측에 위치되는 상부 절연층(160)의 일부분(160a)의 부분은 제거되지 않고, 제1 도전성 플러그(CP1)의 상측부의 측면을 덮는 측벽 절연 캡핑층(162a)로 잔류될 수 있다.
제2 콘택 홀(CH2a)을 형성하기 위한 식각 공정에서, 상부 절연층(160)의 식각 속도가 게이트 절연 캡핑층(150)의 식각 속도가 빠른 경우, 수평 방향(X-Y 평면 방향)으로의 측벽 절연 캡핑층(162a)의 폭은 도 3n에 보인 측벽 절연 캡핑층(162)의 폭보다 작은 값을 가질 수 있다. 이 경우 제2 콘택 홀(CH2a)은 측벽 절연 캡핑층(162a)을 향하여 외측으로 돌출되는 형상을 가질 수 있다.
따라서 커버 스페이서(242)의 하면의 일부분은 측벽 절연 캡핑층(162a)의 상면과 접하고, 커버 스페이서(242)의 하면의 나머지 부분은 측벽 절연 캡핑층(162a)의 상면과 접하지 않을 수 있고, 커버 스페이서(242)는 커버 마스크층(222)으로부터 제2 콘택 홀(CH2a) 방향으로 측벽 절연 캡핑층(162a)보다 더 돌출되어, 측벽 절연 캡핑층(162a) 상에서 커버 스페이서(242)의 일부분이 오버행(overhang)되는 형상을 가질 수 있다.
도 4b를 참조하면, 도 4a의 결과물에 대하여 도 3o 내지 도 3q에서 설명한 공정을 유사하게 수행하여, 제2 콘택 홀(CH2a)을 채우는 제2 도전성 플러그(CP2a)를 형성하여, 집적회로 소자(100a)를 형성할 수 있다. 제2 도전성 플러그(CP2a)는 제2 도전성 배리어층(252a) 및 제2 도전성 코어층(254a)으로 이루어질 수 있다. 제2 도전성 플러그(CP2a)는 측벽 절연 캡핑층(162a)을 향하여 돌출되는 형상을 가지도록 돌출부(CP2P)를 가질 수 있다.
도 4b에 보인 집적회로 소자(100a)는 도 2a 및 도 2b에 보인 집적 회로 소자(100)와 비교하여, 수평 방향(X-Y 평면 방향)으로의 측벽 절연 캡핑층(162a)의 폭이 측벽 절연 캡핑층(162)의 폭보다 작은 값을 가지고, 제2 도전성 플러그(CP2a)가 측벽 절연 캡핑층(162a)을 향하여 외측으로 돌출되는 형상을 가지는 것을 제외하고는 동일하므로, 자세한 설명은 생략하도록 한다.
커버 스페이서(242)의 하면의 일부분은 측벽 절연 캡핑층(162a)의 상면과 접하고, 커버 스페이서(242)의 하면의 나머지 부분은 제2 도전성 플러그(CP2a)가 측벽 절연 캡핑층(162a)을 향하여 외측으로 돌출되는 부분과 접할 수 있다.
도 5a는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 도시한 단면도이고, 도 5b는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다. 구체적으로, 도 5a 및 도 5b는 도 1의 X1 - X1' 선 및 X2 - X2' 선에 대응되는 부분을 나타내는 단면도들이다.
도 5a를 참조하면, 도 3k의 결과물에 대하여, 마스크 패턴(M1) 및 커버 마스크층(222)을 식각 마스크로, 보호 절연층(180) 및 상부 절연층(160)의 일부분을 제거하여, 저면에 상부 절연층(160)의 일부분(160b)이 노출되는 제3 리세스 공간(RS3a)을 형성한다.
제3 리세스 공간(RS3a)의 저면에 노출되는 상부 절연층(160)의 일부분(160b)의 상면의 레벨은 복수의 제1 도전성 플러그(CP1) 각각의 상면의 레벨인 제1 레벨(LV1)보다 높을 수 있다.
도 5b를 참조하면, 도 5a의 결과물에 대하여 도 3m 내지 도 3q에서 설명한 공정을 유사하게 수행하여, 제2 도전성 플러그(CP2b)를 형성하여, 집적회로 소자(100b)를 형성할 수 있다.
집적회로 소자(100b)는 커버 마스크층(222) 및 커버 마스크층(222)의 측면을 덮는 커버 스페이서(242b)를 포함하는 하드 마스크층(HMb)을 가질 수 있다. 커버 스페이서(242b)의 하면은 커버 마스크층(222)의 하면보다 높은 레벨을 가질 수 있다. 커버 스페이서(242b)의 하측에 위치되는 상부 절연층(160)의 부분은 제1 도전성 플러그(CP1)의 상측부의 측면, 및 커버 마스크층(222)의 하측부의 측면을 함께 둘러싸는 측벽 절연 캡핑층(162b)일 수 있다.
즉, 커버 스페이서(242b)의 하면, 및 측벽 절연 캡핑층(162b)의 상면 각각은, 제1 도전성 플러그(CP1)의 상면의 레벨인 제1 레벨(LV1)보다 높은 레벨을 가질 수 있다.
도 5b에 보인 집적회로 소자(100b)는 도 2a 및 도 2b에 보인 집적 회로 소자(100)와 비교하여, 측벽 절연 캡핑층(162b)이 기판(110)의 주면(110M)에 대하여 수직인 제3 방향(Z 방향)을 따라서 더 연장되어, 커버 마스크층(222)의 하측부의 측면을 덮는 것을 제외하고는 동일하므로, 자세한 설명은 생략하도록 한다.
도 6a는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 도시한 단면도이고, 도 6b는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다. 구체적으로, 도 6a 및 도 6b는 도 1의 X1 - X1' 선 및 X2 - X2' 선에 대응되는 부분을 나타내는 단면도들이다.
도 6a를 참조하면, 도 3k의 결과물에 대하여, 마스크 패턴(M1), 및 커버 마스크층(222)을 식각 마스크로, 보호 절연층(180) 및 상부 절연층(160)의 일부분을 제거하여, 저면에 상부 절연층(160)의 일부분(160c)이 노출되는 제3 리세스 공간(RS3b)을 형성한다.
제3 리세스 공간(RS3b)의 저면에 노출되는 상부 절연층(160)의 일부분(160c)의 상면의 레벨은 복수의 제1 도전성 플러그(CP1) 각각의 상면의 레벨인 제1 레벨(LV1)보다 낮을 수 있다.
도 6b를 참조하면, 도 6a의 결과물에 대하여 도 3m 내지 도 3q에서 설명한 공정을 유사하게 수행하여, 제2 도전성 플러그(CP2c)를 형성하여, 집적회로 소자(100c)를 형성할 수 있다.
집적회로 소자(100c)는 커버 마스크층(222) 및 커버 마스크층(222)의 측면을 덮는 커버 스페이서(242c)를 포함하는 하드 마스크층(HMc)을 가질 수 있다. 커버 스페이서(242c)는 커버 마스크층(222)의 하면보다 기판(110)을 향하여 돌출될 수 있다. 커버 스페이서(242c) 중 커버 마스크층(222)의 하면보다 기판(110)을 향하여 돌출되는 부분은 제1 도전성 플러그(CP1)의 상측부의 측면을 덮을 수 있다. 커버 스페이서(242c)의 하측에 위치되는 상부 절연층(160)의 부분은 제1 도전성 플러그(CP1)의 상측부에 인접하는 측면을 덮는 측벽 절연 캡핑층(162c)일 수 있다.
즉, 커버 스페이서(242c)의 하면, 및 측벽 절연 캡핑층(162c)의 상면 각각은, 제1 도전성 플러그(CP1)의 상면의 레벨인 제1 레벨(LV1)보다 낮은 레벨을 가질 수 있다.
따라서 제1 도전성 플러그(CP1)는, 상단으로부터 하단을 따라서 커버 스페이서(242c)의 일부분, 측벽 절연 캡핑층(162c), 게이트 절연 캡핑층(150), 및 게이트 절연 스페이서(132)에 의하여 측면이 덮일 수 있다.
도 6b에 보인 집적회로 소자(100c)는 도 2a 및 도 2b에 보인 집적 회로 소자(100)와 비교하여, 커버 스페이서(242c)가 기판(110)을 향하여 더 돌출되어, 제1 도전성 플러그(CP1)의 상측부의 측면을 덮을 수 있으며, 측벽 절연 캡핑층(162c)은, 측벽 절연 캡핑층(162)보다 커버 스페이서(242c)가 커버 마스크층(222)의 하면보다 기판(110)을 향하여 돌출되는 높이만큼 더 작은 값의 높이를 가지는 것을 제외하고는 동일하므로, 자세한 설명은 생략하도록 한다.
따라서 커버 마스크층(222) 및 커버 마스크층(222)의 측면을 덮는 커버 스페이서(242c)를 포함하는 하드 마스크층(HMc)은 제1 도전성 플러그(CP1)의 상면 및 상측부의 측면을 함께 덮을 수 있다.
도 7a는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 도시한 단면도이고, 도 7b는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다. 구체적으로, 도 7a 및 도 7b는 도 1의 X1 - X1' 선 및 X2 - X2' 선에 대응되는 부분을 나타내는 단면도들이다.
도 7a를 참조하면, 도 3n의 결과물 상에, 제2 콘택 홀(CH2)의 내측면, 및 제3 리세스 영역(RS3)의 내측면을 각각 덮는 보조 스페이서(272) 및 보조 잔류 스페이서(274)를 형성한다.
보조 스페이서(272)는 제2 콘택 홀(CH2) 내의 커버 스페이서(242)의 측면, 측벽 절연 캡핑층(162)의 측면, 및 게이트 절연 캡핑층(150)의 측면을 덮을 수 있다. 보조 잔류 스페이서(274)는 잔류 스페이서(244)의 측면을 덮을 수 있다.
보조 스페이서(272) 및 보조 잔류 스페이서(274)는 각각 도 3n의 결과물의 노출되는 표면을 컨포멀하게 덮는 예비 보조 스페이서층을 형성한 후, 이방성 식각을 하여 형성할 수 있다.
보조 스페이서(272) 및 보조 잔류 스페이서(274)는 예를 들면, 실리콘 질화물 또는 실리콘 카바이드 계열의 물질로 이루어질 수 있다.
도 7b를 참조하면, 도 7a의 결과물에 대하여 도 3o 및 도 3q에서 설명한 공정을 유사하게 수행하여, 제2 도전성 플러그(CP2)를 형성하여, 집적회로 소자(100d)를 형성할 수 있다. 집적회로 소자(100d)는 제2 도전성 플러그(CP2)의 측면은 보조 스페이서(272)가 덮을 수 있다.
도 7b에 보인 집적회로 소자(100d)는 도 2a 및 도 2b에 보인 집적 회로 소자(100)와 비교하여, 제2 도전성 플러그(CP2)의 측면을 덮는 보조 스페이서(272)를 더 포함하는 것을 제외하고는 동일하므로, 자세한 설명은 생략하도록 한다.
보조 스페이서(272)는 제1 도전성 플러그(CP1)의 측면을 덮는 커버 스페이서(242)의 측면, 측벽 절연 캡핑층(162)의 측면, 및 게이트 절연 캡핑층(150)의 측면과, 제2 도전성 플러그(CP2)의 측면 사이에 배치되어, 제1 도전성 플러그(CP1)과 제2 도전성 플러그(CP2) 사이에 단락이 발생하는 것을 방지할 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이고, 도 8c는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다. 구체적으로, 도 8a 내지 도 8c는 도 1의 X1 - X1' 선 및 X2 - X2' 선에 대응되는 부분을 나타내는 단면도들이다.
도 8a를 참조하면, 도 3g의 결과물에 대하여 상부 절연층(160)의 상면이 노출되며, 복수의 제1 콘택 홀(도 3f의 CH1)의 상측 일부에 복수의 제2 리세스 공간(RS2a)이 형성되도록, 제1 도전성 배리어층(212) 및 제1 도전성 코어층(214)의 불필요한 부분을 제거하여, 복수의 제1 콘택 홀(CH1)의 하측 부분을 채우며 각각 제1 도전성 배리어층(212) 및 제1 도전성 코어층(214)으로 이루어지는 복수의 제1 도전성 플러그(CP1)를 형성한다.
복수의 제1 도전성 플러그(CP1)를 형성하는 과정에서, 제2 측면 커버층(174) 중 제1 레벨(LV1)보다 높은 레벨의 부분은 제거되지 않고, 제2 리세스 공간(RS2a)의 내측면 상에 잔류할 수 있다. 일부 실시 예에서, 제2 측면 커버층(174) 중 제1 레벨(LV1)보다 높은 레벨의 부분의 수평 방향(X-Y 방향)으로의 폭은, 제1 레벨(LV1)보다 낮은 레벨의 부분의 수평 방향(X-Y 방향)으로 폭보다 작은 값을 가질 수 있다.
도 8b를 참조하면, 도 3i 및 도 3j에서 설명한 공정을 유사하게 수행하여, 제1 도전성 플러그(CP1)의 상면을 덮는 커버 마스크층(222)을 형성한다. 제2 측면 커버층(174b)은 제1 도전성 플러그(CP1)의 측면 및 커버 마스크층(222)의 측면을 함께 덮을 수 있다.
도 8c를 참조하면, 도 3k 내지 도 3q에서 설명한 공정을 유사하게 수행하여, 집적회로 소자(100e)를 형성한다.
도 8c에 보인 집적회로 소자(100e)는 도 2a 및 도 2b에 보인 집적 회로 소자(100)와 비교하여, 제2 측면 커버층(174b)이 제1 도전성 플러그(CP1)의 측면으로부터 수직 방향(Z 방향)으로 제1 레벨(LV1)보다 상측으로 더 연장되어, 커버 마스크층(222)의 측면을 함께 덮는 것을 제외하고는 동일하므로, 자세한 설명은 생략하도록 한다.
하드 마스크층(HMe)은 커버 마스크층(222)과 커버 스페이서(242)를 포함할 수 있다. 제2 측면 커버층(174b) 중 제2 도전성 플러그(CP2)를 향하는 부분은, 상부 절연층(160)과 제1 도전성 플러그(CP1)의 사이로부터, 커버 마스크층(222)과 커버 스페이서(242)의 사이까지 연장될 수 있다. 따라서, 커버 마스크층(222)과 커버 스페이서(242)은 제2 측면 커버층(174b)을 사이에 두고 서로 대면할 수 있다.
도 9는 본 발명의 실시 예에 따른 집적회로 소자의 단면도이다. 구체적으로, 도 9는 도 1의 X1 - X1' 선 및 X2 - X2' 선에 대응되는 부분을 나타내는 단면도이다.
도 9를 참조하면, 집적회로 소자(100f)는 복수의 제1 도전성 플러그(CP1), 및 제2 도전성 플러그(CP2)를 포함한다. 제1 도전성 플러그(CP1) 상에는 하드 마스크층(HMf)이 배치될 수 있다. 하드 마스크층(HMf)은 제1 도전성 플러그(CP1)의 상면을 덮는 커버 마스크층(222) 및 커버 마스크층(222)의 측면을 덮는 커버 스페이서(242f)로 이루어질 수 있다.
커버 마스크층(222)과 커버 스페이서(242f)는 서로 다른 탄소 함량을 가지는 실리콘 카바이드 계열의 물질로 이루어질 수 있다. 예를 들면, 커버 마스크층(222)을 이루는 물질의 탄소 함량보다, 커버 스페이서(242f)를 이루는 물질의 탄소 함량이 더 클 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 100, 100a, 100b, 100c, 100d, 100e, 100f : 집적회로 소자, 110 : 기판, AC : 소자 활성 영역, FA : 핀형 활성 영역, GL : 게이트 라인, 120 : 소스/드레인 영역, 132 : 게이트 절연 스페이서, 142 : 게이트 절연막, 150 : 게이트 절연 캡핑층, CP1 : 제1 도전성 플러그, CP2, CP2a, CP2b, CP2c : 제2 도전성 플러그, 162, 162a, 162b, 162c, 162d : 측벽 절연 캡핑층, 172 : 제1 측면 커버층, 174a, 174b : 제2 측면 커버층, HM, HMb, HMc, HMf : 하드 마스크층, 222 : 커버 마스크층, 242, 242b, 242c, 242f : 커버 스페이서, 272 : 보조 스페이서, VC : 비아 콘택, 300 : 제1 배선, 320 : 제1 배선간 절연층, 340 : 제1 배선간 플러그, 400 : 제2 배선, 420 : 제2 배선간 절연층, 440 : 제2 배선간 플러그

Claims (20)

  1. 소자 활성 영역을 가지는 기판;
    상기 소자 활성 영역 상에서 상기 기판으로부터 돌출된 핀형(fin-type) 활성 영역;
    상기 핀형 활성 영역과 교차하여 연장되고 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 라인;
    상기 게이트 라인의 상면을 덮는 게이트 절연 캡핑층;
    상기 핀형 활성 영역 상에서 상기 게이트 라인의 양 측에서 형성된 한 쌍의 소스/드레인 영역;
    상기 한 쌍의 소스/드레인 영역에 연결된 한 쌍의 제1 도전성 플러그;
    상기 한 쌍의 제1 도전성 플러그 각각의 상면을 덮는 하드 마스크층;
    상기 게이트 절연 캡핑층 상을 덮는 상부 절연층; 및
    상기 한 쌍의 제1 도전성 플러그 사이에서 상기 게이트 절연 캡핑층을 관통하여 상기 게이트 라인에 연결되며, 상기 한 쌍의 제1 도전성 플러그의 상면보다 높은 레벨의 상면을 가지는 제2 도전성 플러그;를 포함하고,
    상기 하드 마스크층은, 상기 한 쌍의 제1 도전성 플러그 각각의 상면으로부터 상기 제2 도전성 플러그를 향하여 돌출되어, 일부분이 상기 제1 도전성 플러그 상면으로부터 오버행되고,
    상기 하드 마스크층의 상면, 상기 제2 도전성 플러그의 상면, 및 상기 상부 절연층의 상면은 서로 동일한 레벨을 가지는 집적회로 소자.
  2. 제1 항에 있어서,
    상기 게이트 절연 캡핑층의 상면과 상기 하드 마스크층의 하면 사이에서, 상기 한 쌍의 제1 도전성 플러그와 상기 제2 도전성 플러그 사이에 배치되는 측벽 절연 캡핑층을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  3. 제2 항에 있어서,
    상기 한 쌍의 제1 도전성 플러그, 및 상기 제2 도전성 플러그는 상기 상부 절연층을 관통하며,
    상기 상부 절연층과 상기 측벽 절연 캡핑층은 동일한 물질로 이루어지는 것을 특징으로 하는 집적회로 소자.
  4. 삭제
  5. 제2 항에 있어서,
    상기 제2 도전성 플러그는, 상기 측벽 절연 캡핑층을 향하여 돌출되는 형상을 가지는 것을 특징으로 하는 집적회로 소자.
  6. 제2 항에 있어서,
    상기 하드 마스크층은,
    상기 제1 도전성 플러그의 상면을 덮는 커버 마스크층, 및 상기 커버 마스크층의 측면을 덮으며, 상기 제1 도전성 플러그의 상면으로부터 오버행되어 상기 제2 도전성 플러그를 향하여 돌출되는 커버 스페이서로 이루어지며,
    상기 측벽 절연 캡핑층의 상면은, 상기 커버 스페이서의 하면과 접하는 것을 특징으로 하는 집적회로 소자.
  7. 제6 항에 있어서,
    상기 커버 스페이서의 하면의 레벨은 상기 제1 도전성 플러그의 상면의 레벨과 동일한 것을 특징으로 하는 집적회로 소자.
  8. 제6 항에 있어서,
    상기 커버 스페이서의 하면의 레벨은 상기 제1 도전성 플러그의 상면의 레벨보다 높은 것을 특징으로 하는 집적회로 소자.
  9. 제6 항에 있어서,
    상기 커버 스페이서의 하면의 레벨은 상기 제1 도전성 플러그의 상면의 레벨보다 낮은 것을 특징으로 하는 집적회로 소자.
  10. 제6 항에 있어서,
    상기 커버 마스크층 및 상기 커버 스페이서는, 실리콘 카바이드 계열의 물질로 이루어지며,
    상기 커버 스페이서를 이루는 물질은, 상기 커버 마스크층을 이루는 물질보다 더 큰 탄소 함량을 가지는 집적회로 소자.
  11. 제2 항에 있어서,
    상기 하드 마스크층, 상기 측벽 절연 캡핑층, 및 상기 게이트 절연 캡핑층과, 상기 제2 도전성 플러그 사이에 배치되는 보조 스페이서;를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  12. 소자 활성 영역을 가지는 기판;
    상기 소자 활성 영역 상에서 상기 기판으로부터 돌출된 핀형 활성 영역;
    상기 핀형 활성 영역과 교차하여 연장되고 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 라인;
    상기 핀형 활성 영역 상에서 상기 게이트 라인의 양 측에서 형성된 한 쌍의 소스/드레인 영역;
    상기 한 쌍의 소스/드레인 영역에 연결된 한 쌍의 제1 도전성 플러그;
    상기 한 쌍의 제1 도전성 플러그 사이에서, 상기 게이트 라인에 연결되며 상기 한 쌍의 제1 도전성 플러그의 상면보다 높은 레벨의 상면을 가지는 제2 도전성 플러그;
    상기 한 쌍의 제1 도전성 플러그 각각의 상면을 덮는 커버 마스크층, 및 상기 커버 마스크층의 측면을 덮으며, 상기 제1 도전성 플러그의 상면으로부터 오버행되어 상기 제2 도전성 플러그를 향하여 돌출되는 커버 스페이서로 이루어지는 하드 마스크층; 및
    상기 커버 스페이서의 하측에서, 상기 제1 도전성 플러그와 상기 제2 도전성 플러그 사이에 배치되는 측벽 절연 캡핑층;을 포함하며,
    상기 커버 스페이서의 하면의 일부분은 상기 측벽 절연 캡핑층의 상면과 접하고, 나머지 부분은 상기 제2 도전성 플러그의 일부분과 접하는 집적회로 소자.
  13. 제12 항에 있어서,
    상기 제1 도전성 플러그의 하측부의 측면을 덮는 제1 측면 커버층; 및
    상기 제1 도전성 플러그의 상측부의 측면과 상기 측벽 절연 캡핑층 사이에 배치되는 제2 측면 커버층;을 더 포함하는 집적회로 소자.
  14. 제13 항에 있어서,
    상기 제2 측면 커버층은, 상기 제1 도전성 플러그의 상측부의 측면과 상기 측벽 절연 캡핑층 사이에서, 상기 커버 마스크층과 상기 커버 스페이서 사이로 연장되는 것을 특징으로 하는 집적회로 소자.
  15. 제12 항에 있어서,
    상기 하드 마스크층의 상면과 상기 제2 도전성 플러그의 상면은 서로 동일한 레벨을 가지는 것을 특징으로 하는 집적회로 소자.
  16. 삭제
  17. 소자 활성 영역을 가지는 기판;
    상기 소자 활성 영역 상에서 상기 기판으로부터 돌출된 핀형 활성 영역;
    상기 핀형 활성 영역과 교차하여 연장되고 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 라인;
    상기 핀형 활성 영역 상에서 상기 게이트 라인의 양 측에서 형성된 한 쌍의 소스/드레인 영역;
    상기 한 쌍의 소스/드레인 영역에 연결된 한 쌍의 제1 도전성 플러그;
    상기 한 쌍의 제1 도전성 플러그 각각의 상면을 덮는 한 쌍의 하드 마스크층;
    상기 한 쌍의 제1 도전성 플러그, 및 상기 한 쌍의 제1 도전성 플러그의 상면을 덮는 상기 한 쌍의 하드 마스크층 사이에서, 상기 게이트 라인에 연결되는 제2 도전성 플러그; 및
    상기 하드 마스크층을 관통하여 상기 제1 도전성 플러그와 연결된 비아 콘택;을 포함하며,
    상기 한 쌍의 하드 마스크층은, 상기 제1 도전성 플러그의 상면으로부터 상기 제2 도전성 플러그를 향하여 돌출되는 집적회로 소자.
  18. 제17 항에 있어서,
    상기 제2 도전성 플러그의 상면의 레벨과 상기 비아 콘택의 상면의 레벨은 서로 동일한 것을 특징으로 하는 집적회로 소자.
  19. 제17 항에 있어서,
    상기 한 쌍의 하드 마스크층 각각의 하면과 접하며, 상기 한 쌍의 제1 도전성 플러그 각각과 상기 제2 도전성 플러그 사이에 배치되는 측벽 절연 캡핑층;을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  20. 제19 항에 있어서,
    상기 하드 마스크층 및 상기 측벽 절연 캡핑층은, 상기 제2 도전성 플러그의 측면과 접하는 것을 특징으로 하는 집적회로 소자.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자
US11393910B2 (en) * 2020-01-21 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and formation method thereof
KR20210104260A (ko) * 2020-02-17 2021-08-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11728413B2 (en) * 2020-07-30 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate capping structures in semiconductor devices
TWI778692B (zh) * 2020-08-14 2022-09-21 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
CN114373752A (zh) * 2020-10-14 2022-04-19 长鑫存储技术有限公司 半导体器件及其形成方法
US11894435B2 (en) * 2020-10-15 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Contact plug structure of semiconductor device and method of forming same
US11495599B2 (en) * 2021-02-19 2022-11-08 Nanya Technology Corporation Semiconductor device with self-aligning contact and method for fabricating the same
KR20220131654A (ko) * 2021-03-22 2022-09-29 삼성전자주식회사 관통 비아 구조물, 상기 관통 비아 구조물을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템
US20220310814A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive Capping For Work Function Layer and Method Forming Same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180096935A1 (en) * 2016-10-05 2018-04-05 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US10083863B1 (en) 2017-05-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8937359B2 (en) 2013-05-15 2015-01-20 Globalfoundries Inc. Contact formation for ultra-scaled devices
US9379058B2 (en) 2014-02-14 2016-06-28 Qualcomm Incorporated Grounding dummy gate in scaled layout design
US9640625B2 (en) 2014-04-25 2017-05-02 Globalfoundries Inc. Self-aligned gate contact formation
US20160005822A1 (en) 2014-07-01 2016-01-07 Qualcomm Incorporated Self-aligned via for gate contact of semiconductor devices
US20160336183A1 (en) 2015-05-14 2016-11-17 Globalfoundries Inc. Methods, apparatus and system for fabricating finfet devices using continuous active area design
US9685340B2 (en) 2015-06-29 2017-06-20 International Business Machines Corporation Stable contact on one-sided gate tie-down structure
TWI650804B (zh) 2015-08-03 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US9570573B1 (en) 2015-08-10 2017-02-14 Globalfoundries Inc. Self-aligned gate tie-down contacts with selective etch stop liner
KR102315275B1 (ko) * 2015-10-15 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9735242B2 (en) 2015-10-20 2017-08-15 Globalfoundries Inc. Semiconductor device with a gate contact positioned above the active region
US9508818B1 (en) 2015-11-02 2016-11-29 International Business Machines Corporation Method and structure for forming gate contact above active area with trench silicide
KR102421592B1 (ko) * 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9570450B1 (en) 2015-11-19 2017-02-14 International Business Machines Corporation Hybrid logic and SRAM contacts
US9548366B1 (en) * 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10276674B2 (en) 2016-06-28 2019-04-30 Globalfoundries Inc. Method of forming a gate contact structure and source/drain contact structure for a semiconductor device
US9824921B1 (en) 2016-07-06 2017-11-21 Globalfoundries Inc. Method and apparatus for placing a gate contact inside a semiconductor active region having high-k dielectric gate caps
KR102472133B1 (ko) * 2016-09-22 2022-11-29 삼성전자주식회사 집적회로 소자
KR102593707B1 (ko) * 2016-10-05 2023-10-25 삼성전자주식회사 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180096935A1 (en) * 2016-10-05 2018-04-05 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US10083863B1 (en) 2017-05-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device

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Publication number Publication date
US12015063B2 (en) 2024-06-18
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CN110767654B (zh) 2023-10-13
KR20200012242A (ko) 2020-02-05
US20200035796A1 (en) 2020-01-30
US11309393B2 (en) 2022-04-19

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