KR102458311B1 - 집적회로 소자 - Google Patents

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Abstract

본 발명에 따른 집적회로 소자는, 제1 방향을 따라서 상호 평행하게 연장되는 복수의 핀형 활성 영역이 돌출되는 기판, 및 기판 상에서 제1 방향에 교차하는 제2 방향을 따라서 연장되며 제1 방향을 따라 일정한 피치로 배열되는 복수의 게이트 구조 및 복수의 핀 분리 절연부를 포함하고, 복수의 게이트 구조 중 한 쌍의 게이트 구조 사이에는 복수의 핀 분리 절연부 중 한 쌍의 핀 분리 절연부가 배치되고, 복수의 핀형 활성 영역은 제1 방향을 따라 일직선상에서 연장되고 한 쌍의 핀 분리 절연부를 사이에 두고 서로 이격되어 있는 한 쌍의 제1 핀형 영역 및 한 쌍의 핀 분리 절연부 사이에 배치되는 하나의 제2 핀형 영역을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명은 집적회로 소자에 관한 것으로, 특히 핀형 활성 영역을 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달에 따라 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 고도로 된 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성도 요구되기 때문에 비교적 작은 면적 내에서 배선들 및 콘택들이 차지하는 면적을 줄이면서 배선들 및 콘택들간의 절연 거리를 안정적으로 확보할 수 있는 구조를 가지는 집적회로 소자 및 그 구현 방법에 대한 기술 개발이 필요하다.
본 발명의 기술적 과제는 집적회로 소자의 다운-스케일링에 따라 소자 영역의 면적이 축소되어도 트랜지스터들이 최적의 퍼포먼스를 제공할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 집적회로 소자를 제공한다. 본 발명에 따른 집적회로 소자는, 제1 방향을 따라서 상호 평행하게 연장되는 복수의 핀형 활성 영역이 돌출되는 기판, 및 상기 기판 상에서 상기 제1 방향에 교차하는 제2 방향을 따라서 연장되며 상기 제1 방향을 따라 일정한 피치로 배열되는 복수의 게이트 구조 및 복수의 핀 분리 절연부를 포함하고, 상기 복수의 게이트 구조 중 한 쌍의 게이트 구조 사이에는 상기 복수의 핀 분리 절연부 중 한 쌍의 핀 분리 절연부가 배치되고, 상기 복수의 핀형 활성 영역은 상기 제1 방향을 따라 일직선상에서 연장되고 상기 한 쌍의 핀 분리 절연부를 사이에 두고 서로 이격되어 있는 한 쌍의 제1 핀형 영역 및 상기 한 쌍의 핀 분리 절연부 사이에 배치되는 하나의 제2 핀형 영역을 포함한다.
본 발명에 따른 집적회로 소자는, 제1 영역 및 제2 영역을 가지며 제1 방향을 따라서 상호 평행하게 연장되는 복수의 핀형 활성 영역이 돌출되는 기판, 및 상기 기판 상에서 상기 제1 방향에 교차하는 제2 방향을 따라서 연장되며 상기 제1 방향을 따라 일정한 피치로 배열되는 복수의 게이트 구조 및 복수의 핀 분리 절연부를 포함하고, 상기 복수의 게이트 구조 중 한 쌍의 게이트 구조 사이에는 상기 복수의 핀 분리 절연부 중 한 쌍의 핀 분리 절연부가 배치되고, 상기 복수의 핀 분리 절연부는 상기 제1 영역에 배치되는 제1 핀 분리 절연부와 상기 제2 영역에 배치되는 제2 핀 분리 절연부를 포함하며, 상기 제1 핀 분리 절연부와 상기 제2 핀 분리 절연부는 적어도 일부분이 서로 다른 물질 구성을 가진다.
본 발명에 따른 집적회로 소자는, 제1 영역 및 제2 영역을 가지며 제1 방향을 따라서 상호 평행하게 연장되는 복수의 핀형 활성 영역이 돌출되는 기판, 및 상기 기판 상에서 상기 제1 방향에 교차하는 제2 방향을 따라서 연장되며 상기 제1 방향을 따라 일정한 피치로 배열되는 복수의 게이트 구조 및 복수의 핀 분리 절연부를 포함하고, 상기 제1 영역에서, 상기 복수의 게이트 구조 중 한 쌍의 게이트 구조 사이에는 상기 복수의 핀 분리 절연부 중 한 쌍의 핀 분리 절연부가 배치되고,
상기 제2 영역에서 상기 복수의 게이트 구조 중 한 쌍의 게이트 구조 사이에는 상기 복수의 핀 분리 절연부 중 하나의 핀 분리 절연부가 배치된다.
본 발명에 따른 집적회로 소자는, 배선들 및 콘택들간의 절연 거리를 확보하기 위한 핀 분리 절연부를 이용하여 트랜지스터의 특성을 향상 또는 저하시킬 수 있으므로, 면적을 증가시키지 않으면서도 빠른 동작 속도 및 동작에 관한 정확성을 이룰 수 있다.
또한, 본 발명에 따른 집적회로 소자는, 핀 분리 절연부의 물질 구성을 영역에 따라 다르게 하여, 다른 영역에 형성되는 트랜지스터의 특성을 독립적으로 섬세하게 제어할 수 있으므로, 최적의 퍼포먼스를 제공할 수 있다.
도 1은 본 발명의 실시 예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 2a는 본 발명의 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 2b는 본 발명의 다른 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 2c는 본 발명의 다른 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 2d는 본 발명의 다른 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3a 및 도 3b 내지 도 16a, 도 16b, 및 도 16c는 본 발명의 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17a 내지 도 17d는 본 발명의 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 18a 내지 도 18c는 각각, 본 발명의 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 19는 본 발명의 다른 실시 예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 1은 본 발명의 실시 예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이고, 도 2a는 본 발명의 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도로. 구체적으로 도 2a는 도 1의 X1 - X1' 선을 따라 절단한 예시적인 단면도이다.
도 1 및 도 2a를 함께 참조하면, 집적회로 소자(100)는 FinFET(fin field effect transistor) 소자를 포함할 수 있다. 상기 FinFET 소자는 로직 셀을 구성할 수 있다. 상기 로직 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자(circuit elements)를 포함하여, 다양하게 구성될 수 있다. 상기 로직 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있으며, 상기 로직 셀은 카운터(counter), 버퍼(buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀(standard cells)을 구성할 수 있다.
집적회로 소자(100)는 소자 영역(RX)을 가지는 기판(110), 및 소자 영역(RX)에서 기판(110)으로부터 돌출된 복수의 핀형(fin-type) 활성 영역(FA, FB)을 포함한다. 기판(110)은 수직 레벨(LV1)에서 수평 방향(X-Y 평면 방향)으로 연장되는 주면(110M)을 가질 수 있다. 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 영역(RX)의 주위에서 기판(110)에는 딥 트렌치(도 3b의 DT 참조)가 형성될 수 있으며, 딥 트렌치(DT) 상에 소자간 분리 영역(DTA)이 형성될 수 있다.
복수의 핀형 활성 영역(FA, FB)은 상호 평행하게 제1 방향(X 방향)을 따라 연장될 수 있다. 도 3b에 예시된 바와 같이, 복수의 핀형 활성 영역(FA, FB) 각각의 사이의 영역과 소자간 분리 영역(DTA)에서 기판(110) 상에 소자분리막(112)이 형성될 수 있다. 소자 영역(RX)에서 복수의 핀형 활성 영역(FA, FB)이 소자분리막(112) 위로 핀(fin) 형상으로 돌출될 수 있다.
소자 분리막(112)은 예를 들면, 실리콘 산화막으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시 예에서, 소자 분리막(112)은 기판(110) 상에 차례로 적층된 제1 절연 라이너, 제2 절연 라이너, 및 매립 절연막을 포함할 수 있다.
일부 실시예들에서, 상기 제1 절연 라이너는 제1 산화막으로 이루어질 수 있다. 상기 제1 산화막은 증착 공정을 통하여 얻어지거나, 복수의 핀형 활성 영역(FA, FB)의 표면을 열산화시켜 얻어질 수 있다. 일부 실시예들에서, 상기 제2 절연 라이너는 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 일부 실시예들에서, 상기 매립 절연막은 제2 산화막으로 이루어질 수 있다. 상기 제2 산화막은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 예를 들면, 상기 제2 산화막은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetraethyl-ortho-silicate), 또는 TOSZ (tonen silazㅁne)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
기판(110) 상에는 복수의 게이트 구조(GS)가 복수의 핀형 활성 영역(FA, FB)과 교차하는 방향인 제2 방향(Y 방향)으로 연장될 수 있다. 복수의 게이트 구조(GS)는 각각 제1 방향(X 방향)에서 동일한 폭을 가지고, 제1 방향(X 방향)을 따라 일정한 피치(PT)로 배열될 수 있다. 복수의 게이트 구조(GS)는 각각 게이트 절연막(132) 및 게이트 라인(GL)의 적층 구조로 이루어질 수 있다. 게이트 절연막(132)은 게이트 라인(GL)의 저면 및 양 측벽을 덮을 수 있다.
복수의 게이트 구조(GS)는 복수의 핀형 활성 영역(FA, FB) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면을 덮으면서 연장될 수 있다. 소자 영역(RX)에서 복수의 게이트 구조(GS)를 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA, FB)의 상면 및 양 측벽에서 채널이 형성되는 3차원 구조의 MOS 트랜지스터일 수 있다.
복수의 게이트 구조(GS) 중 일부는, 복수의 더미 게이트 구조(DGS)일 수 있다. 복수의 더미 게이트 구조(DGS)는 게이트 절연막(132) 및 게이트 라인(GL)의 적층 구조로 이루어질 수 있다. 단, 더미 게이트 구조(DGS)는 집적회로 소자(100)의 동작중에는 전기적 플로팅(floating) 상태를 유지할 수 있다. 일부 실시예들에서, 더미 게이트 구조(DGS)는 생략 가능하다.
복수의 게이트 절연막(132)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 핀형 활성 영역(FA, FB)과 게이트 절연막(132)과의 사이에 인터페이스막이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(GL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(GL)은 각각 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 복수의 게이트 라인(GL)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 게이트 구조(GS)의 상면은 복수의 게이트 절연 캡핑층(140)으로 덮일 수 있다. 복수의 게이트 절연 캡핑층(140)은 실리콘 질화막으로 이루어질 수 있다.
기판(110) 상에는 복수의 핀 분리 절연부(FS)가 제2 방향(Y 방향)으로 상호 평행하게 연장될 수 있다. 소자 영역(RX)에서, 한 쌍의 게이트 구조(GS) 사이에는 서로 이격된 한 쌍의 핀 분리 절연부(FS)가 배치될 수 있다. 복수의 핀 분리 절연부(FS)는 소자 영역(RX)에서 제2 방향(Y 방향)을 따라 길게 연장될 수 있다. 소자 영역(RX)에는 제1 방향(X 방향)을 따라서, 2개의 게이트 구조(GS)와 2개의 핀 분리 절연부(FS)가 교번적으로 배치될 수 있다.
일직선상에서 연장되는 한 쌍의 더미 게이트 구조(DGS)는 하나의 핀 분리 절연부(FS)를 사이에 두고 제2 방향(Y 방향)으로 소자 영역(RX)의 양쪽 외측에 배치될 수 있다. 따라서, 소자 영역(RX)에는 복수의 게이트 구조(GS)와 복수의 핀 분리 절연부(FS)가 제1 방향(X 방향)을 따라서 일정한 피치(PT)로 배열되고, 2개의 게이트 구조(GS)와 2개의 핀 분리 절연부(FS)가 제1 방향(X 방향)을 따라서 교번적으로 배치될 수 있다.
핀 분리 절연부(FS)는 복수의 MOS 트랜지스터가 형성되는 게이트 구조(GS)의 일측에 배치될 수 있다. 서로 인접하는 2개의 게이트 구조(GS) 각각의 바깥쪽 일측에는 핀 분리 절연부(FS)가 배치될 수 있다. 핀 분리 절연부(FS)는 인접하는 핀형 활성 영역(FA, FB)의 채널 영역에 인장 응역 또는 압축 응력을 인가할 수 있다. 따라서, 서로 인접하는 2개의 게이트 구조(GS) 각각을 따라 형성되는 복수의 MOS 트랜지스터에는 핀 분리 절연부(FS)에 의한 스트레스가 인가되어, 복수의 MOS 트랜지스터 각각의 특성을 향상(boosting) 또는 저하(degrading)시킬 수 있다.
핀 분리 절연부(FS)는 하부 핀 분리 절연부(LS) 및 하부 핀 분리 절연부(LS) 상에 위치하는 상부 핀 분리 절연부(US)로 이루어질 수 있다. 상부 핀 분리 절연부(US)와 하부 핀 분리 절연부(LS)는 적어도 일부분이 서로 다른 물질 구성으로 이루어질 수 있다. 상부 핀 분리 절연부(US)와 하부 핀 분리 절연부(LS)는 수직 방향(Z 방향)으로 서로 정렬될 수 있다. 하부 핀 분리 절연부(LS)는 상부 핀 분리 절연부(US)로부터 기판(110)을 향해 돌출되어 있다. 하부 핀 분리 절연부(LS)는 소자간 분리 영역(DTA)에는 배치되지 않을 수 있다. 상부 핀 분리 절연부(US)의 하면과 하부 핀 분리 절연부(LS)의 상면은 서로 접할 수 있다. 하부 핀 분리 절연부(LS)의 상측 방향(Z 방향) 상에는 게이트 구조(GS)가 위치되지 않고, 상부 핀 분리 절연부(US)가 위치할 수 있다. 하부 핀 분리 절연부(LS)는 코어 절연 패턴(LSC), 및 코어 절연 패턴(LSC)의 측면 및 저면을 감싸는 주변 절연 패턴(LSO)으로 이루어질 수 있다. 코어 절연 패턴(LSC)과 주변 절연 패턴(LSO)은 서로 다른 물질 구성으로 이루어질 수 있다.
일부 실시 예에서, 주변 절연 패턴(LSO)은 질화막으로 이루어질 수 있고, 코어 절연 패턴(LSC) 및 상부 핀 분리 절연부(US)는 산화막으로 이루어질 수 있다. 코어 절연 패턴(LSC)과 상부 핀 분리 절연부(US)는 서로 다른 증착 방식에 의해 형성될 수 있다. 예를 들면, 코어 절연 패턴(LSC)는 ALD 공정에 의해 형성된 산화막일 수 있고, 상부 핀 분리 절연부(US)는 CVD 공정에 의해 형성된 산화막일 수 있다.
상부 핀 분리 절연부(US)는 단일 물질로 단층 구조를 가지도록 형성될 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 상부 핀 분리 절연부(US)는 복수의 절연 패턴이 차례로 적층된 다중층 구조를 가질 수 있다. 예를 들면, 상부 핀 분리 절연부(US)는 서로 다른 증착 방식에 의해 형성된 적어도 2개의 실리콘 산화물 패턴이 차례로 적층된 다중층 구조로 이루어질 수 있다. 예를 들면, 상부 핀 분리 절연부(US)는 ALD 공정에 의해 형성된 실리콘 산화물 패턴 상에 CVD 공정에 의해 형성된 상기 적어도 2개의 실리콘 산화물 패턴이 적층된 구조로 이루어질 수 있다.
하부 핀 분리 절연부(LS)는 기판(110)의 주면(110M)의 수직 레벨(LV1)과 게이트 구조(GS)의 최상면의 수직 레벨(LVG)의 사이에 위치할 수 있다. 하부 핀 분리 절연부(LS)의 최저면의 수직 레벨(LV2)은 기판(110)의 주면(110M)의 수직 레벨(LV1)보다 높고, 핀형 활성 영역(FA, FB)의 최상면(FT)의 수직 레벨(LV3)보다 낮을 수 있다. 또한 하부 핀 분리 절연부(LS)의 최상면의 수직 레벨(LVO)은 핀형 활성 영역(FA, FB)의 최상면(FT)의 수직 레벨(LV3)보다 높고, 게이트 구조(GS)의 최상면의 수직 레벨(LVG)보다 낮을 수 있다. 일부 실시 예에서, 하부 핀 분리 절연부(LS)의 최상면의 수직 레벨(LVO)은 복수의 제2 절연 스페이서(122)의 최상단의 수직 레벨보다 낮을 수 있다.
상부 핀 분리 절연부(US)의 최저면의 수직 레벨(LVO)은 핀형 활성 영역(FA, FB)의 최상면(FT)의 수직 레벨(LV3)보다 높고, 게이트 구조(GS)의 최상면의 수직 레벨(LVG)보다 낮을 수 있다. 또한 상부 핀 분리 절연부(US)의 최상면의 수직 레벨(LV4)은 게이트 구조(GS)의 최상면의 수직 레벨(LVG)보다 높을 수 있다. 일부 실시 예에서, 상부 핀 분리 절연부(US)의 최저면의 수직 레벨(LVO)은 복수의 제2 절연 스페이서(122)의 최상단의 수직 레벨보다 낮을 수 있다.
일부 실시 예에서, 상부 핀 분리 절연부(US), 복수의 게이트 절연 캡핑층(140), 복수의 제1 절연 스페이서(120), 및 게이트간 절연막(128) 각각의 상면은 동일 평면(co-planar)을 이룰 수 있다. 즉, 상부 핀 분리 절연부(US), 복수의 게이트 절연 캡핑층(140), 복수의 제1 절연 스페이서(120), 및 게이트간 절연막(128) 각각의 상면은 실질적으로 동일한 수직 레벨(LV4)을 가질 수 있다.
제1 방향(X 방향)으로의 핀 분리 절연부(FS)의 폭(W1)은 게이트 구조(GS)의 폭(W2)보다 큰 값을 가질 수 있다. 구체적으로, 하부 핀 분리 절연부(LS)의 폭은 게이트 구조(GS)의 폭(W2)과 유사하거나 작은 폭을 가질 수 있으나, 상부 핀 분리 절연부(US)의 상측 부분의 폭(W1)은 게이트 구조(GS)의 폭(W2)보다 큰 값을 가질 수 있다.
복수의 핀형 활성 영역(FA, FB)은 서로 인접하는 2개의 핀 분리 절연부(FS) 외측에서 상호 평행하게 제1 방향(X 방향)을 따라 연장되는 복수의 제1 핀형 영역(FA)과, 서로 인접하는 2개의 핀 분리 절연부(FS) 사이에서 상호 평행하게 제1 방향(X 방향)을 따라 연장되는 복수의 제2 핀형 영역(FB)으로 이루어질 수 있다.
복수의 제1 핀형 영역(FA)과 복수의 제2 핀형 영역(FB)은 핀 분리 절연부(FS)를 형성하는 과정에서 복수의 예비 핀형 활성 영역(도 3a 및 도 3b의 F2)으로부터 분리된 부분들일 수 있다. 제1 방향(X 방향)을 따라 일직선 상에 연장되는 제1 핀형 영역(FA)과 제2 핀형 영역(FB)은 핀 분리 절연부(FS)를 사이에 두고 서로 이격되어 있을 수 있다.
복수의 핀형 활성 영역(FA, FB)은 제1 방향(X 방향)을 따라 일직선상에서 연장되고, 한 쌍의 핀 분리 절연부(FS)를 사이에 두고 서로 이격되어 있는 한 쌍의 제1 핀형 영역(FA) 및 한 쌍의 핀 분리 절연부(FS) 사이에 배치되는 하나의 제2 핀형 영역(FB)을 포함할 수 있다.
복수의 제2 핀형 영역(FB) 상에는 복수의 게이트 구조(GS)가 배치되지 않을 수 있다. 따라서, 복수의 제2 핀형 영역(FB) 상에는 MOS 트랜지스터가 형성되지 않을 수 있다.
복수의 게이트 구조(GS)는 제2 방향(Y 방향)을 따라 일직선상에서 연장되고 핀 분리 절연부(FS)를 사이에 두고 제2 방향(Y 방향)으로 서로 이격되는 한 쌍의 더미 게이트 구조(DGS)를 포함할 수 있다.
복수의 제1 절연 스페이서(120)는 복수의 게이트 구조(GS) 각각의 양 측벽을 덮을 수 있다. 복수의 제1 절연 스페이서(120)는 복수의 게이트 구조(GS)와 함께 제2 방향(Y 방향)을 따라 라인 형상으로 연장될 수 있다. 복수의 제2 절연 스페이서(122)는 복수의 핀 분리 절연부(FS) 각각의 양 측벽을 덮을 수 있다. 복수의 제2 절연 스페이서(122)는 복수의 핀 분리 절연부(FS)와 함께 제2 방향(Y 방향)을 따라 라인 형상으로 연장될 수 있다. 복수의 제1 절연 스페이서(120) 및 복수의 제2 절연 스페이서(122)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제2 절연 스페이서(122)의 수직 방향(Z 방향)으로의 길이, 즉 높이는 복수의 제1 절연 스페이서(120)의 수직 방향(Z 방향)으로의 길이와 다를 수 있다. 일부 실시예들에서, 복수의 제2 절연 스페이서(122)의 수직 방향(Z 방향)으로의 길이는 복수의 제1 절연 스페이서(120)의 수직 방향(Z 방향)으로의 길이보다 더 작을 수 있다. 복수의 제2 절연 스페이서(122)의 최상면의 수직 레벨은 복수의 제1 절연 스페이서(120)의 최상면의 수직 레벨보다 더 낮을 수 있다. 복수의 제2 절연 스페이서(122)의 최저면의 수직 레벨과 복수의 제1 절연 스페이서(120)의 최저면의 수직 레벨은 동일할 수 있다.
도 2a에는 핀 분리 절연부(FS)의 저면이 평탄한 표면을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 일부 실시예들에서, 핀 분리 절연부(FS)의 저면은 원형의 일부 또는 타원형의 일부를 구성하는 곡면(curved surface)을 포함할 수 있다. 다른 일부 실시예들에서, 핀 분리 절연부(FS)의 저면은 기판(110)을 향해 뾰족하게 돌출되는 포인트를 가지는 비평탄면(non-planar surface)을 포함할 수 있다.
복수의 핀형 활성 영역(FA, FB)에서 게이트 구조(GS)의 양 측, 및 핀 분리 절연부(FS)의 양 측에는 리세스(recess)(124R)가 형성될 수 있으며, 하나의 핀형 활성 영역(FA, FB)에 복수의 리세스(124R)가 형성될 수 있다. 복수의 리세스(124R)는 복수의 소스/드레인 영역(124)으로 채워질 수 있다. 복수의 소스/드레인 영역(124)은 게이트 구조(GS)의 양 측, 및 핀 분리 절연부(FS)의 양 측에서 복수의 핀형 활성 영역(FA, FB) 상에 위치할 수 있다. 일부 실시예들에서, 복수의 소스/드레인 영역(124)은 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 다른 일부 실시예들에서, 복수의 소스/드레인 영역(124)은 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다.
일부 실시 예에서, 복수의 소스/드레인 영역(124)은 절연 라이너로 덮일 수 있다. 상기 절연 라이너는 소자분리막(112), 복수의 제1 절연 스페이서(120), 및 복수의 소스/드레인 영역(124)을 컨포멀하게 덮을 수 있다. 상기 절연 라이너는 실리콘 질화막으로 이루어질 수 있다.
소스/드레인 영역(124)과 게이트 구조(GS)는 이들 사이에 개재된 제1 절연 스페이서(120)에 의해 상호 절연될 수 있다. 소스/드레인 영역(124)은 리세스(124R)의 내벽을 이루는 핀형 활성 영역(FA, FB)의 표면으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 일부 실시예들에서, 소스/드레인 영역(124)은 핀형 활성 영역(FA, FB)의 최상면(FT)의 수직 레벨(LV3)과 대략 동일한 수직 레벨의 상면을 가질 수 있으나, 이에 한정되는 것은 아니다. 본 명세서에서 사용되는 용어 "수직 레벨"은 기판(110)의 주면(110M)에 대하여 연직 방향, 즉 ㅁZ 방향을 따르는 길이를 의미한다.
복수의 게이트 구조(GS) 각각의 사이에는 게이트간 절연막(128)이 개재될 수 있다. 복수의 소스/드레인 영역(124)은 게이트간 절연막(128)으로 덮일 수 있다. 복수의 소스/드레인 영역(124)과 게이트간 절연막(128)과의 사이에는 상기 절연 라이너가 개재될 수 있다. 게이트간 절연막(128)은 실리콘 산화막으로 이루어질 수 있다.
기판(110) 상에는 절연 박막(150)이 기판(110)의 주면(110M)과 평행하게 연장될 수 있다. 절연 박막(150)은 복수의 게이트 구조(GS), 복수의 게이트 절연 캡핑층(140), 복수의 제1 절연 스페이서(120), 복수의 상부 핀 분리 절연부(US), 및 게이트간 절연막(128)을 덮을 수 있다. 절연 박막(150)은 실리콘 산화막, 실리콘 질화막, 폴리실리콘막, 또는 이들의 조합으로 이루어질 수 있다. 절연 박막(150) 위에는 층간절연막(160)이 형성될 수 있다. 층간절연막(160)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 콘택 플러그(184)는 층간 절연막(160), 절연 박막(150), 게이트간 절연막(128)을 관통하여 복수의 소스/드레인 영역(124)과 연결될 수 있다. 일부 실시 예에서, 복수의 콘택 플러그(184)의 측면 및 저면은 복수의 도전성 배리어막(182)이 감쌀 수 있다. 일부 실시 예에서, 복수의 도전성 배리어막(182) 및 복수의 콘택 플러그(184)는 복수의 소스/드레인 영역(124)의 내부로 연장될 수 있다.
복수의 콘택 플러그(184)는 예를 들면, W, Cu, Ti, Ta, Ru, Mn 또는 Co와 같은 금속 물질, TiN, TaN, CoN 또는 WN과 같은 금속 질화물, 또는 CoWP(Cobalt Tungsten Phosphide), CoWB(Cobalt Tungsten Boron), CoWBP(Cobalt Tungsten Boron Phosphide)와 같은 합금으로 이루어질 수 있다. 복수의 도전성 배리어막(182)은 예를 들면, Ti, Ta, TiN, TaN 또는 이들의 조합으로 이루어질 수 있다.
일부 실시 예에서, 도전성 배리어막(182)과 소스/드레인 영역(124) 사이에는 실리사이드층이 배치될 수 있다. 상기 실리사이드층(122)은 예를 들면, 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다. 일부 실시 예에서, 상기 실리사이드층은 도전성 배리어막(182)이 포함하는 금속 원자의 금속 실리사이드일 수 있다. 예를 들면, 도전성 배리어막(182)이 Ti, TiN, 또는 이들의 조합으로 이루어진 경우, 상기 실리사이드층은 티타늄 실리사이드로 이루어질 수 있다.
별도로 도시하지는 않았으나, 층간 절연막(160), 절연 박막(150), 게이트 절연 캡핑층(140)을 관통하여 복수의 게이트 라인(GL)과 연결되는 복수의 게이트 콘택이 더 형성될 수 있다. 일부 실시 예에서, 상기 복수의 게이트 콘택의 측면 및 저면은 복수의 도전성 게이트 배리어막이 감쌀 수 있다. 상기 도전성 게이트 배리어막 및 상기 게이트 콘택의 구성은 각각 도전성 배리어막(182) 및 콘택 플러그(184)와 유사하게 이루어질 수 있다. 일부 실시 예에서, 상기 도전성 게이트 배리어막 및 상기 게이트 콘택은 각각 도전성 배리어막(182) 및 콘택 플러그(184)와 동시에 형성될 수 있으나, 이에 한정되지 않고 별도로 형성될 수도 있다.
본 발명에 따른 집적회로 소자(100)는 배선들 및 콘택들간의 절연 거리를 확보하기 위한 핀 분리 절연부(FS)를 이용하여 집적회로 소자(100)가 포함하는 MOS 트랜지스터의 특성을 향상 또는 저하시킬 수 있으므로, 집적회로 소자(100)의 면적을 증가시키지 않으면서도 빠른 동작 속도 및 동작에 관한 정확성을 이룰 수 있다.
도 2b는 본 발명의 다른 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도이다. 구체적으로 도 2b는 도 1의 X1 - X1' 선을 따라 절단한 예시적인 단면도이다. 도 2b에 있어서, 도 1 및 도 2a에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2b를 참조하면, 집적회로 소자(100a)는 도 2a에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100a)는 복수의 제2 핀형 영역(FB)의 복수의 리세스(124R)를 채우는 복수의 소스/드레인 영역(124)과 연결되는 복수의 도전성 배리어막(182) 및 복수의 콘택 플러그(184)가 형성되지 않는다. 복수의 도전성 배리어막(182) 및 복수의 콘택 플러그(184)는 복수의 제1 핀형 영역(FA)의 복수의 리세스(124R)를 채우는 복수의 소스/드레인 영역(124)과 연결되도록 형성될 수 있다.
따라서 복수의 도전성 배리어막(182) 및 복수의 콘택 플러그(184)는 복수의 제1 핀형 영역(FA)과는 수직으로 오버랩되되, 복수의 제2 핀형 영역(FB)과는 수직으로 오버랩되지 않도록 배치될 수 있다.
도 2c는 본 발명의 다른 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도이다. 구체적으로 도 2c는 도 1의 X1 - X1' 선을 따라 절단한 예시적인 단면도이다. 도 2c에 있어서, 도 1 및 도 2a에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2c를 참조하면, 집적회로 소자(100b)는 도 2a에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단 집적회로 소자(100b)는 복수의 핀 분리 절연부(FS) 대신 복수의 핀 분리 절연부(FSa)를 포함한다.
핀 분리 절연부(FSa)는 하부 핀 분리 절연부(LSa) 및 하부 핀 분리 절연부(LSa) 상에 위치하는 상부 핀 분리 절연부(US)로 이루어질 수 있다. 상부 핀 분리 절연부(US)와 하부 핀 분리 절연부(LSa)는 수직 방향(Z 방향)으로 서로 정렬될 수 있다. 상부 핀 분리 절연부(US)의 하면과 하부 핀 분리 절연부(LSa)의 상면은 서로 접할 수 있다. 하부 핀 분리 절연부(LSa)의 상측 방향(Z 방향) 상에는 게이트 구조(GS)가 위치되지 않고, 상부 핀 분리 절연부(US)가 위치할 수 있다. 하부 핀 분리 절연부(LSa)는 단일 물질로 단층 구조를 가지도록 형성될 수 있다.
일부 실시 예에서, 하부 핀 분리 절연부(LSa)는 질화막으로 이루어질 수 있고, 상부 핀 분리 절연부(US)는 산화막으로 이루어질 수 있다.
하부 핀 분리 절연부(LSa)는 기판(110)의 주면(110M)의 수직 레벨(LV1)과 게이트 구조(GS)의 최상면의 수직 레벨(LVG)의 사이에 위치할 수 있다. 하부 핀 분리 절연부(LSa)의 최저면의 수직 레벨(LV2)은 기판(110)의 주면(110M)의 수직 레벨(LV1)보다 높고, 핀형 활성 영역(FA, FB)의 최상면(FT)의 수직 레벨(LV3)로보다 낮을 수 있다. 또한 하부 핀 분리 절연부(LSa)의 최상면의 수직 레벨(LVOa)은 핀형 활성 영역(FA, FB)의 최상면(FT)의 수직 레벨(LV3)보다 높고, 게이트 구조(GS)의 최상면의 수직 레벨(LVG)보다 낮을 수 있다.
상부 핀 분리 절연부(US)의 최저면의 수직 레벨(LVO)은 핀형 활성 영역(FA, FB)의 최상면(FT)의 수직 레벨(LV3)보다 높고, 게이트 구조(GS)의 최상면의 수직 레벨(LVG)보다 낮을 수 있다. 또한 상부 핀 분리 절연부(US)의 최상면의 수직 레벨(LV4)은 게이트 구조(GS)의 최상면의 수직 레벨(LVG)보다 높을 수 있다.
도 2d는 본 발명의 다른 실시 예에 따른 집적회로 소자를 설명하기 위한 단면도이다. 구체적으로 도 2d는 도 1의 X1 - X1' 선을 따라 절단한 예시적인 단면도이다. 도 2d에 있어서, 도 1, 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2d를 참조하면, 집적회로 소자(100c)는 도 2c에 예시한 집적회로 소자(100b)와 대체로 동일한 구성을 가질 수 있다. 단 집적회로 소자(100c)는 복수의 제2 핀형 영역(FB)의 복수의 리세스(124R)를 채우는 복수의 소스/드레인 영역(124)과 연결되는 복수의 도전성 배리어막(182) 및 복수의 콘택 플러그(184)가 형성되지 않는다. 즉, 복수의 도전성 배리어막(182) 및 복수의 콘택 플러그(184)는 복수의 제1 핀형 영역(FA)의 복수의 리세스(124R)를 채우는 복수의 소스/드레인 영역(124)과 연결되도록 형성될 수 있다.
도 3a 및 도 3b, 내지 도 16a, 도 16b, 및 도 16c는 본 발명의 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a는 도 1의 X1 - X1' 선에 대응되는 부분을 도시한 단면도들이고, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 및 도 16은 도 1의 Y1 ?? Y1' 선에 대응되는 부분을 도시한 단면도들이고, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 및 도 16c는 도 1의 Y2 ?? Y2' 선에 대응되는 부분을 도시한 단면도들이다.
도 3a 및 도 3b를 함께 참조하면, 기판(110)의 일부 영역을 식각하여 기판(110)의 주면(110M)으로부터 상측 방향(Z 방향)으로 돌출되고 제1 방향(X 방향)으로 연장되는 복수의 예비 핀형 활성 영역(F2)을 형성하고, 복수의 예비 핀형 활성 영역(F2) 각각의 하부 양 측벽을 덮는 소자분리막(112)을 형성할 수 있다. 소자 영역(RX)에서 복수의 예비 핀형 활성 영역(F2)은 소자분리막(112)의 상면 위로 돌출될 수 있다.
소자분리막(112)의 일부와 기판(110)의 일부를 식각하여 소자 영역(RX)을 정의하는 딥 트렌치(DT)를 형성하고, 딥 트렌치(DT)를 절연막으로 채워 소자간 분리 영역(DTA)을 형성할 수 있다. 일부 실시 예에서, 복수의 예비 핀형 활성 영역(F2) 및 딥 트렌치(DT)를 형성한 후, 소자분리막(112)과 소자간 분리 영역(DTA)을 함께 형성할 수 있다.
도 3a 및 도 3b에 대하여, 도 1의 Y2 ?? Y2' 선에 대응되는 부분의 단면은 도 3b와 실질적으로 동일할 수 있으므로, 도시는 생략한다.
도 4a 및 도 4b를 함께 참조하면, 복수의 예비 핀형 활성 영역(F2) 위에서 복수의 예비 핀형 활성 영역(F2)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다. 복수의 더미 게이트 구조체(DGS)는 각각 예비 핀형 활성 영역(F2) 위에 순차적으로 적층된 더미 게이트 절연막(D12), 더미 게이트 라인(D14), 및 더미 게이트 절연 캡핑층(D16)을 포함할 수 있다. 더미 게이트 절연막(D12)은 실리콘 산화물을 포함할 수 있다. 더미 게이트 라인(D14)은 폴리실리콘을 포함할 수 있다. 더미 게이트 절연 캡핑층(D16)은 실리콘 질화물을 포함할 수 있다.
더미 게이트 구조체(DGS)의 양 측벽에 제1 절연 스페이서(120)를 형성할 수 있다. 제1 절연 스페이서(120)는 ALD(atomic layer deposition) 공정, 또는 CVD(chemical vapor deposition) 공정을 이용하여 형성할 수 있다.
더미 게이트 구조체(DGS)의 양 측에서 예비 핀형 활성 영역(F2)을 일부 식각하여 복수의 리세스(124R)를 형성하고, 복수의 리세스(124R)로부터 에피택셜 성장 공정에 의해 반도체층들을 형성하여 복수의 소스/드레인 영역(124)을 형성할 수 있다.
복수의 소스/드레인 영역(124), 복수의 더미 게이트 구조체(DGS) 및 제1 절연 스페이서(120)에 한정되는 공간을 채우는 게이트간 절연막(128)을 형성할 수 있다. 게이트간 절연막(128)을 형성하기 위하여, 복수의 더미 게이트 구조체(DGS) 및 복수의 소스/드레인 영역(124)을 포함하는 구조물을 충분한 두께로 덮는 절연막을 형성한 후, 더미 게이트 절연 캡핑층(D16)의 상면이 노출되도록 상기 절연막을 평탄화할 수 있다.
일부 실시 예에서, 복수의 소스/드레인 영역(124), 복수의 더미 게이트 구조체(DGS) 및 제1 절연 스페이서(120)를 컨포멀하게 덮는 절연 라이너를 먼저 형성한 후, 상기 절연 라이너 위에 게이트간 절연막(128)을 형성할 수 있다.
도 4a 및 도 4b에 대하여, 도 1의 Y2 ?? Y2' 선에 대응되는 부분의 단면은 도 4b와 실질적으로 동일할 수 있으므로, 도시는 생략한다.
도 5a 및 도 5b를 함께 참조하면, 더미 게이트 라인(D14)의 상면이 노출되도록 제1 절연 스페이서(120)의 일부분, 게이트간 절연막(128)의 일부분, 및 더미 게이트 절연 캡핑층(도 4a 및 도 4b의 D16)을 제거하는 평탄화 공정을 수행한다. 일부 실시 예에서, 도 4a 및 도 4b에 보인 공정과 도 5a 및 도 5b에 보인 공정은 인시츄(in-situ)로 연속적으로 수행될 수 있다.
도 5a 및 도 5b에 대하여, 도 1의 Y2 ?? Y2' 선에 대응되는 부분의 단면은 도 5b와 실질적으로 동일할 수 있으므로, 도시는 생략한다.
도 6a 내지 도 6c를 함께 참조하면, 도 5a 및 도 5b의 결과물 상에 마스크 패턴(M1)을 형성한다. 마스크 패턴(M1)은 더미 게이트 라인(D14)의 일부분을 노출시키는 개구부(OP)를 가질 수 있다. 개구부(OP)의 평면 형상은 도 1에 예시한 서로 인접하는 2개의 핀 분리 절연부(FS)를 함께 포함하되, 복수의 게이트 구조(GS)를 포함하지 않는 평면 형상에 대응될 수 있다. 마스크 패턴(M1)은 복수의 하드마스크층이 적층된 다중층 구조를 가질 수 있다. 일부 실시예들에서, 마스크 패턴(M1)은 실리콘 질화막, 실리콘 산화막, 폴리실리콘막, 탄소 함유막, 또는 이들의 조합으로 이루어질 수 있다. 상기 탄소 함유막은 SOH(spin-on hardmask) 재료를 포함할 수 있다. 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다.
일부 실시 예에서, 하나의 개구부(OP)를 통하여 2개의 더미 게이트 라인(D14) 각각의 일부분이 노출될 수 있다.
도 7a 내지 도 7c를 함께 참조하면, 도 6a 내지 도 6c의 결과물에서 마스크 패턴(M1)을 식각 마스크로 이용하여 개구부(OP)를 통해 노출되는 더미 게이트 라인(D14)의 부분을 식각하여 제거하고, 그 결과 노출되는 더미 게이트 절연막(D12)을 제거한다. 이어서, 더미 게이트 절연막(D12)의 제거 후 개구(OP)를 통해 노출되는 복수의 예비 핀형 활성 영역(F2)을 식각하여 복수의 핀 분리 공간(SS)을 형성한다. 핀 분리 공간(SS)은 기판(110)의 주면(110M)의 수직 레벨(LV1)보다 높은 수직 레벨(LV2)을 가지는 저면을 가질 수 있다.
예비 핀형 활성 영역(F2)의 부분을 제거하여 형성된 핀 분리 공간(SS)에 의하여, 예비 핀형 활성 영역(F2)이 제1 핀형 영역(FA)과 제2 핀형 영역(FB)으로 분리될 수 있다.
핀 분리 공간(SS)을 형성하기 위하여 더미 게이트 라인(D14), 더미 게이트 절연막(D12), 예비 핀형 활성 영역(F2)을 식각하는 동안, 개구(OP)를 통해 식각 분위기에 함께 노출되는 제1 절연 스페이서(120)도 일부 소모되어, 제1 절연 스페이서(120)로부터 높이가 낮아진 결과물인 복수의 제2 절연 스페이서(122)가 형성될 수 있다.
도 8a 내지 도 8c를 함께 참조하면, 핀 분리 공간(SS)의 내면을 컨포멀하게 덮는 제1 하부 핀 분리 절연층(172)을 형성한다. 제1 하부 핀 분리 절연층(172)은 마스크 패턴(M1)의 상면 및 측면도 함께 덮을 수 있다. 제1 하부 핀 분리 절연층(172)은 예를 들면 질화막으로 이루어질 수 있다. 제1 하부 핀 분리 절연층(172)은 ALD 공정을 이용하여 형성할 수 있다.
도 9a 내지 도 9c를 함께 참조하면, 제1 하부 핀 분리 절연층(172)을 덮는 제2 하부 핀 분리 절연층(174)을 형성한다. 제2 하부 핀 분리 절연층(174)은 예를 들면 산화막으로 이루어질 수 있다. 제2 하부 핀 분리 절연층(174)은 ALD 공정, 또는 CVD 공정을 이용하여 형성할 수 있다. 제2 하부 핀 분리 절연층(174)은 핀 분리 공간(SS)의 하측 부분을 채우도록 형성될 수 있다. 제1 하부 핀 분리 절연층(172) 및 제2 하부 핀 분리 절연층(174)은 핀 분리 공간(SS)의 저면으로부터 핀형 활성 영역(FA, FB)의 최상면(FT)의 수직 레벨(LV3)보다 적어도 높은 레벨까지를 모두 채울 수 있다.
도 10a 내지 도 10c를 함께 참조하면, 도 9a 내지 도 9c의 결과물에서, 제2 하부 핀 분리 절연층(174) 및 제1 하부 핀 분리 절연층(172)의 상측 일부분을 제거하여, 하부 핀 분리 절연부(LS)를 형성한다. 하부 핀 분리 절연부(LS)를 형성하기 위하여, 습식 식각 공정 및 건식 식각 공정을 이용하여 제2 하부 핀 분리 절연층(174) 및 제1 하부 핀 분리 절연층(172)의 상측 일부분을 제거할 수 있다.
하부 핀 분리 절연부(LS)는 코어 절연 패턴(LSC), 및 코어 절연 패턴(LSC)의 측면 및 저면을 감싸는 주변 절연 패턴(LSO)으로 이루어질 수 있다. 코어 절연 패턴(LSC) 및 주변 절연 패턴(LSO)은 각각 제2 하부 핀 분리 절연층(174) 및 제1 하부 핀 분리 절연층(172)의 일부분일 수 있다.
하부 핀 분리 절연부(LS)의 최상면의 수직 레벨(LVO)은 핀형 활성 영역(FA, FB)의 최상면(FT)의 수직 레벨(LV3)보다 높고, 더미 게이트 라인(D14)의 최상면의 수직 레벨보다 낮을 수 있다.
도 11a 내지 도 11c를 함께 참조하면, 도 10a 내지 도 10c의 결과물에서 핀 분리 공간(SS)을 모두 채우는 갭필 절연층(192)을 형성한다. 갭필 절연층(192)은 핀 분리 공간(SS)을 모두 채우며, 마스크 패턴(M1)의 상면 및 측면을 함께 덮도록 형성될 수 있다.
도 12a 내지 도 12c를 함께 참조하면, 도 11a 내지 도 11c의 결과물에서 더미 게이트 라인(D14)의 상면이 노출되도록 갭필 절연층(192)을 평탄화하여, 갭필 절연층(192)의 일부분인 상부 핀 분리 절연부(US)를 형성한다. 상부 핀 분리 절연부(US) 및 하부 절연 패턴(LS)은 함께 핀 분리 절연부(FS)를 구성할 수 있다.
도 13a 내지 도 13c를 함께 참조하면, 도 12a 내지 도 12c의 결과물로부터 더미 게이트 라인(D14) 및 데미 게이트 절연막(D12)을 제거하여, 게이트 구조 공간(GA)을 마련한다. 게이트 구조 공간(GA)을 통하여 제1 절연 스페이서(120), 핀형 활성 영역(FA, FB), 및 소자분리막(112)이 노출될 수 있다.
도 14a 내지 도 14c를 함께 참조하면, 복수의 게이트 구조 공간(GA)(도 13a 내지 도 13c 참조) 내에 게이트 절연막(132) 및 게이트 도전층(134)을 형성한다. 게이트 절연막(132)을 형성하기 전에, 복수의 게이트 구조 공간(GA)을 통해 노출되는 핀형 활성 영역(FA, FB)의 표면에 인터페이스막을 더 형성할 수 있다. 상기 인터페이스막은 복수의 게이트 구조 공간(GA)에서 노출되는 핀형 활성 영역(FA, FB)의 일부를 산화시켜 얻어질 수 있다.
게이트 절연막(132) 및 게이트 도전층(134)은 게이트 구조 공간(GA)의 내부를 채우면서 게이트간 절연막(128)의 상면을 덮도록 형성될 수 있다. 게이트 절연막(132) 및 게이트 도전층(134)은 각각 ALD, CVD, PVD (physical vapor deposition), MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
도 15a 내지 도 15c를 함께 참조하면, 게이트간 절연막(128)의 상면이 노출되도록 게이트 절연막(132) 및 게이트 도전층(134)(도 14a 내지 도 14c 참조)의 불필요한 부분들을 제거하고, 게이트 절연막(132) 및 게이트 도전층(134)을 각각 이들의 상부로부터 일부 더 제거하여, 캡핑 공간(CS)을 마련한다. 게이트 도전층(134) 중 게이트 구조 공간(GA)(도 13a 내지 도 13c 참조) 내에 남은 부분은 게이트 라인(GL)을 구성할 수 있다.
게이트 도전층(134)의 일부분을 제거하는 데 있어서, 게이트 도전층(134)을 구성하는 금속막 및/또는 금속 함유막과, 게이트간 절연막(128)을 구성하는 실리콘 산화막의 식각 선택비를 이용할 수 있다. 예를 들면, BCl3 함유 식각 가스를 이용하고 상기 BCl3 함유 식각 가스 내의 BCl3 함량을 제어하여, 실리콘 산화막의 식각은 억제하면서 금속막 및/또는 금속 함유막의 식각 속도는 상대적으로 크게 되도록 할 수 있다. BCl3 함유 식각 가스는 BCl3, 또는 BCl3 및 SiCl4의 조합을 포함할 수 있다. 게이트 도전층(134)이 식각에 의해 제거되는 동안 비교적 얇은 두께를 가지는 게이트 절연막(132)도 함께 제거될 수 있다.
도 16a 내지 도 16c를 함께 참조하면, 도 15a 내지 도 15c의 결과물에서 복수의 캡핑 공간(CS)을 채우는 복수의 게이트 절연 캡핑층(140)을 형성한다.
게이트 절연 캡핑층(140)을 형성하기 위하여 기판(110) 상에 복수의 캡핑 공간(CS)을 채우기에 충분한 두께의 캡핑 절연막을 형성한 후, 게이트간 절연막(128)의 상면이 노출되도록 상기 캡핑 절연막의 불필요한 부분들을 제거할 수 있다. 게이트 절연 캡핑층(140)은 실리콘 질화막으로 이루어질 수 있다.
이후 도 2a에 보인 것과 같이, 도 16a 내지 도 16c의 결과물 상에 절연 박막(150) 및 절연 박막(150)을 덮는 층간 절연막(160)을 형성하고, 층간 절연막(160), 절연 박막(150), 게이트간 절연막(128)을 관통하여 복수의 소스/드레인 영역(124)과 연결되는 복수의 도전성 배리어막(182) 및 복수의 콘택 플러그(184)를 형성하여, 집적회로 소자(100)를 형성할 수 있다.
이때, 복수의 도전성 배리어막(182) 및 복수의 콘택 플러그(184)를 복수의 제1 핀형 영역(FA)의 복수의 리세스(124R)를 채우는 복수의 소스/드레인 영역(124)과는 연결하고, 복수의 제2 핀형 영역(FB)의 복수의 리세스(124R)를 채우는 복수의 소스/드레인 영역(124)과는 연결되지 않도록 하면, 도 2b에 보인 것과 같은 집적회로 소자(100a)를 형성할 수 있다.
일부 실시예들에서, 절연 박막(150)은 게이트 절연 캡핑층(140)의 구성 물질과는 다른 물질로 이루어질 수 있다. 예를 들면, 게이트 절연 캡핑층(140)이 실리콘 질화막으로 이루어진 경우, 절연 박막(150)은 실리콘 산화막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 절연 박막(150)은 실리콘 산화막, 실리콘 질화막, 폴리실리콘막, 또는 이들의 조합으로 이루어질 수 있다. 층간절연막(160)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 17a 내지 도 17d는 본 발명의 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 17a 내지 도 17d는 각각, 도 2c에 보인 집적회로 소자(100a)의 제조 방법을 설명하기 위하여, 도 1의 X1 - X1' 선에 대응되는 부분을 도시한 단면도들이다.
도 17a를 참조하면, 도 7a 내지 도 7c의 결과물에서 핀 분리 공간(SS)의 내면을 컨포멀하게 덮는 하부 핀 분리 절연층(176)을 형성한다. 하부 핀 분리 절연층(176)은 마스크 패턴(M1)의 상면 및 측면도 함께 덮을 수 있다. 하부 핀 분리 절연층(176)은 예를 들면 질화막 또는 산화막으로 이루어질 수 있다. 하부 핀 분리 절연층(176)은 ALD 공정을 이용하여 형성할 수 있다. 하부 핀 분리 절연층(176)은 핀 분리 공간(SS)의 하측 부분을 채우도록 형성될 수 있다. 하부 핀 분리 절연층(176)은 핀 분리 공간(SS)의 저면으로부터 핀형 활성 영역(FA, FB)의 최상면(FT)의 수직 레벨(LV3)보다 적어도 높은 레벨까지를 모두 채울 수 있다.
도 17b를 참조하면, 도 17a의 결과물에서, 하부 핀 분리 절연층(176)의 상측 일부분을 제거하여, 하부 핀 분리 절연부(LSa)를 형성한다. 하부 핀 분리 절연부(LSa)를 형성하기 위하여, 습식 식각 공정 및 건식 식각 공정을 이용하여 하부 핀 분리 절연층(176)의 상측 일부분을 제거할 수 있다.
하부 핀 분리 절연부(LSa)의 최상면의 수직 레벨(LVOa)은 핀형 활성 영역(FA, FB)의 최상면(FT)의 수직 레벨(LV3)보다 높고, 더미 게이트 라인(D14)의 최상면의 수직 레벨보다 낮을 수 있다.
도 17c를 참조하면, 도 17b의 결과물에서 핀 분리 공간(SS)을 모두 채우는 갭필 절연층(192)을 형성한다. 갭필 절연층(192)은 핀 분리 공간(SS)을 모두 채우며, 마스크 패턴(M1)의 상면 및 측면을 함께 덮도록 형성될 수 있다.
도 17d를 함께 참조하면, 도 17c의 결과물에서 더미 게이트 라인(D14)의 상면이 노출되도록 갭필 절연층(192)을 평탄화하여, 상부 핀 분리 절연부(US)를 형성한다. 상부 핀 분리 절연부(US) 및 하부 절연 패턴(LSa)은 함께 핀 분리 절연부(FSa)를 구성할 수 있다.
이후 도 13a 내지 도 16c에서 설명한 제조 방법을 수행하여, 도 2c에 보인 집적회로 소자(100b) 또는 도 2d에 보인 집적회로 소자(100c)를 형성할 수 있다.
도 18a 내지 도 18c는 각각, 본 발명의 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 18a 내지 도 18c에 있어서, 도 1 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18a를 참조하면, 집적회로 소자(1)는 제1 영역(I) 및 제2 영역(II)을 가질 수 있다.
제1 영역(I)의 복수의 핀형 활성 영역(FA-I, FB-I)과 제2 영역(II)의 복수의 핀형 활성 영역(FA-II, FB-II)에서는 각각, 복수의 게이트 구조(GS)를 따라서 서로 다른 도전형의 채널이 형성되는 3차원 구조의 MOS 트랜지스터가 형성될 수 있다. 예를 들면, 제1 영역(I)에서는 복수의 게이트 구조(GS)를 따라서 복수의 pMOS 트랜지스터가 형성될 수 있고, 제2 영역(II)에는 복수의 게이트 구조(GS)를 따라서 복수의 nMOS 트랜지스터가 형성될 수 있다. 또는 예를 들면, 제1 영역(I)에서는 복수의 게이트 구조(GS)를 따라서 복수의 nMOS 트랜지스터가 형성될 수 있고, 제2 영역(II)에서는 복수의 게이트 구조(GS)를 따라서 복수의 pMOS 트랜지스터가 형성될 수 있다.
일부 실시 예에서, 제1 영역(I)의 복수의 핀형 활성 영역(FA-I, FB-I)과 제2 영역(II)의 복수의 핀형 활성 영역(FA-II, FB-II)에서는 각각, 복수의 게이트 구조(GS)를 따라서 동일한 도전형의 채널이 형성되되, 서로 특성이 다른 3차원 구조의 MOS 트랜지스터가 형성될 수 있다. 또는 예를 들면, 제1 영역(I)에서 복수의 게이트 구조(GS)를 따라서 형성되는 복수의 MOS 트랜지스터와, 제2 영역(II)에서 복수의 게이트 구조(GS)를 따라서 형성되는 복수의 MOS 트랜지스터는 서로 다른 동작 속도 및/또는 서로 다른 동작 전압을 가질 수 있다.
제1 영역(I)에 형성된 핀 분리 절연부(FS)와 제2 영역(II)에 형성된 핀 분리 절연부(FSa)는 적어도 일부분이 서로 다른 물질 구성을 가질 수 있다. 제1 영역(I)에 형성된 핀 분리 절연부(FS)는 하부 핀 분리 절연부(LS) 및 하부 핀 분리 절연부(LS) 상에 위치하는 상부 핀 분리 절연부(US)로 이루어질 수 있고, 제2 영역(II)에 형성된 핀 분리 절연부(FSa)는 하부 핀 분리 절연부(LSa) 및 하부 핀 분리 절연부(LSa) 상에 위치하는 상부 핀 분리 절연부(US)로 이루어질 수 있다.
제1 영역(I)에 배치된 핀 분리 절연부, 하부 핀 분리 절연부 및 상부 핀 분리 절연부는 각각 제1 핀 분리 절연부, 제1 하부 핀 분리 절연부, 및 제1 상부 핀 분리 절연부라 호칭할 수 있고, 제2 영역(II)에 배치된 핀 분리 절연부, 하부 핀 분리 절연부 및 상부 핀 분리 절연부는 각각 제2 핀 분리 절연부, 제2 하부 핀 분리 절연부, 및 제2 상부 핀 분리 절연부라 호칭할 수 있다.
일부 실시 예에서, 제1 영역(I) 및 제2 영역(II) 각각에 형성된 상부 핀 분리 절연부(US)는 산화막으로 이루어질 수 있다.
제1 영역(I)에 형성된 하부 핀 분리 절연부(LS)는 코어 절연 패턴(LSC), 및 코어 절연 패턴(LSC)의 측면 및 저면을 감싸는 주변 절연 패턴(LSO)으로 이루어질 수 있다. 제1 영역(I)에 형성된 코어 절연 패턴(LSC)과 주변 절연 패턴(LSO)은 서로 다른 물질로 이루어질 수 있다. 일부 실시 예에서, 주변 절연 패턴(LSO)은 질화막으로 이루어질 수 있고, 코어 절연 패턴(LSC)은 산화막으로 이루어질 수 있다.
제2 영역(II)에 형성된 하부 핀 분리 절연부(LSa)는 제1 영역(I)에 형성된 주변 절연 패턴(LSO)과 동일한 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 영역(I)에 형성된 주변 절연 패턴(LSO)과 제2 영역(II)에 형성된 하부 핀 분리 절연부(LSa)는 질화막으로 이루어질 수 있다.
본 발명에 따른 집적회로 소자(1)는, 제1 영역(I)에 형성된 핀 분리 절연부(FS)와 제2 영역(II)에 형성된 핀 분리 절연부(FSa)의 적어도 일부분이 서로 다른 물질 구성을 가진다. 따라서, 집적회로 소자(1)는, 제1 영역(I)에 형성되는 MOS 트랜지스터의 특성과 제2 영역(II)에 형성되는 MOS 트랜지스터의 특성을 독립적으로 섬세하게 제어할 수 있으므로, 최적의 퍼포먼스를 제공할 수 있다.
도 18b를 참조하면, 집적회로 소자(1a)는 제1 영역(I) 및 제2 영역(II)을 가질 수 있다. 제1 영역(I)에 형성된 핀 분리 절연부(FS)와 제2 영역(II)에 형성된 핀 분리 절연부(FSb)는 적어도 일부분이 서로 다른 물질 구성을 가질 수 있다.
제1 영역(I)에 형성된 핀 분리 절연부(FS)는 하부 핀 분리 절연부(LS) 및 하부 핀 분리 절연부(LS) 상에 위치하는 상부 핀 분리 절연부(US)로 이루어질 수 있고, 제2 영역(II)에 형성된 핀 분리 절연부(FSb)는 하부 핀 분리 절연부(LSb) 및 하부 핀 분리 절연부(LSb) 상에 위치하는 상부 핀 분리 절연부(US)로 이루어질 수 있다.
일부 실시 예에서, 제1 영역(I) 및 제2 영역(II) 각각에 형성된 상부 핀 분리 절연부(US)는 산화막으로 이루어질 수 있다.
제1 영역(I)에 형성된 하부 핀 분리 절연부(LS)는 코어 절연 패턴(LSC), 및 코어 절연 패턴(LSC)의 측면 및 저면을 감싸는 주변 절연 패턴(LSO)으로 이루어질 수 있다.
제2 영역(II)에 형성된 하부 핀 분리 절연부(LSb)는 제1 영역(I)에 형성된 코어 절연 패턴(LSC)과 동일한 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 영역(I)에 형성된 코어 절연 패턴(LSC)과 제2 영역(II)에 형성된 하부 핀 분리 절연부(LSb)는 산화막으로 이루어질 수 있다.
본 발명에 따른 집적회로 소자(1a)는, 제1 영역(I)에 형성된 핀 분리 절연부(FS)와 제2 영역(II)에 형성된 핀 분리 절연부(FSb)의 적어도 일부분이 서로 다른 물질 구성을 가진다. 따라서, 집적회로 소자(1a)는, 제1 영역(I)에 형성되는 MOS 트랜지스터의 특성과 제2 영역(II)에 형성되는 MOS 트랜지스터의 특성을 독립적으로 섬세하게 제어할 수 있으므로, 최적의 퍼포먼스를 제공할 수 있다.
도 18c를 참조하면, 집적회로 소자(1b)는 제1 영역(I) 및 제2 영역(II)을 가질 수 있다. 제1 영역(I)에 형성된 핀 분리 절연부(FSa)와 제2 영역(II)에 형성된 핀 분리 절연부(FSb)는 적어도 일부분이 서로 다른 물질 구성을 가질 수 있다.
제1 영역(I)에 형성된 핀 분리 절연부(FSa)는 하부 핀 분리 절연부(LSa) 및 하부 핀 분리 절연부(LSa) 상에 위치하는 상부 핀 분리 절연부(US)로 이루어질 수 있고, 제2 영역(II)에 형성된 핀 분리 절연부(FSb)는 하부 핀 분리 절연부(LSb) 및 하부 핀 분리 절연부(LSb) 상에 위치하는 상부 핀 분리 절연부(US)로 이루어질 수 있다.
일부 실시 예에서, 제1 영역(I) 및 제2 영역(II) 각각에 형성된 상부 핀 분리 절연부(US)는 산화막으로 이루어질 수 있다.
제1 영역(I)에 형성된 하부 핀 분리 절연부(LSa)와 제2 영역(II)에 형성된 하부 핀 분리 절연부(LSb)는 서로 다른 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 영역(I)에 형성된 코어 절연 패턴(LSCa)는 질화막으로 이루어지고, 제2 영역(II)에 형성된 하부 핀 분리 절연부(LSb)는 산화막으로 이루어질 수 있다.
본 발명에 따른 집적회로 소자(1b)는, 제1 영역(I)에 형성된 핀 분리 절연부(FSa)와 제2 영역(II)에 형성된 핀 분리 절연부(FSb)의 적어도 일부분이 서로 다른 물질 구성을 가진다. 따라서, 집적회로 소자(1b)는, 제1 영역(I)에 형성되는 MOS 트랜지스터의 특성과 제2 영역(II)에 형성되는 MOS 트랜지스터의 특성을 독립적으로 섬세하게 제어할 수 있으므로, 최적의 퍼포먼스를 제공할 수 있다.
도 18a 내지 도 18c에는 각각, 복수의 도전성 배리어막(182) 및 복수의 콘택 플러그(184)가 복수의 제1 핀형 영역(FA)의 복수의 리세스(124R)를 채우는 복수의 소스/드레인 영역(124), 및 복수의 제2 핀형 영역(FB)의 복수의 리세스(124R)를 채우는 복수의 소스/드레인 영역(124)과 연결되는 것으로 도시되었으나, 이에 한정되지 않으며, 도 2b 및 도 2d에 보인 것과 같이 복수의 도전성 배리어막(182) 및 복수의 콘택 플러그(184)가 복수의 제1 핀형 영역(FA)의 복수의 리세스(124R)를 채우는 복수의 소스/드레인 영역(124)과는 연결되도록 형성되고, 복수의 제2 핀형 영역(FB)의 복수의 리세스(124R)를 채우는 복수의 소스/드레인 영역(124)과 연결되지 않도록 형성될 수도 있다.
도 19는 본 발명의 다른 실시 예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 19를 참조하면, 집적회로 소자(2)는 제1 영역(I) 및 제2 영역(II)을 가질 수 있다.
제1 영역(I)의 소자 영역(RX-I)에서, 게이트 구조(GS) 사이에는 2개의 핀 분리 절연부(FS-I)가 배치될 수 있다. 제1 영역(I)의 소자 영역(RX-I)에는 제1 방향(X 방향)을 따라서, 2개의 게이트 구조(GS)와 2개의 핀 분리 절연부(FS-I)가 교번적으로 배치될 수 있다.
제2 영역(II)의 소자 영역(RX-II)에서, 게이트 구조(GS) 사이에는 2개의 핀 분리 절연부(FS-II)가 배치될 수 있다. 제2 영역(II)의 소자 영역(RX-II)에는 제1 방향(X 방향)을 따라서, 1개의 게이트 구조(GS)와 1개의 핀 분리 절연부(FS-II)가 교번적으로 배치될 수 있다.
제1 영역(I)에서 핀 분리 절연부(FS-I)는 일측에 인접하는 핀형 활성 영역(FA-I, FB-I)의 채널 영역에 인장 응역 또는 압축 응력을 인가할 수 있고, 제2 영역(II)에서 핀 분리 절연부(FS-II)는 양측에 각각 인접하는 핀형 활성 영역(FA-II)의 채널 영역에 인장 응역 또는 압축 응력을 인가할 수 있고, 따라서, 제1 영역(I)에서 게이트 구조(GS) 각각을 따라 형성되는 복수의 MOS 트랜지스터에 핀 분리 절연부(FS-I)에 의하여 인가되는 스트레스와, 제2 영역(II)에서 게이트 구조(GS) 각각을 따라 형성되는 복수의 MOS 트랜지스터에 핀 분리 절연부(FS-II)에 의하여 인가되는 스트레스는 서로 다를 수 있다.
따라서, 집적회로 소자(2)는, 제1 영역(I)에 형성되는 MOS 트랜지스터의 특성과 제2 영역(II)에 형성되는 MOS 트랜지스터의 특성을 독립적으로 섬세하게 제어할 수 있으므로, 최적의 퍼포먼스를 제공할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 1c, 2, 100, 100a, 100b, 100c : 집적회로 소자, 110 : 기판, FA, FB : 핀형 활성 영역, GS : 게이트 구조, DGS : 더미 게이트 구조, FS, FSa, FSb : 핀 분리 절연부, LS, LSa, LSb : 하부 핀 분리 절연부, LSC : 코어 절연 패턴, LSO : 주변 절연 패턴, US : 상부 핀 분리 절연부,

Claims (20)

  1. 주면을 가지는 기판;
    상기 기판의 상기 주면으로부터 돌출되녀, 제1 방향을 따라서 상호 평행하게 연장되는 복수의 핀형 활성 영역; 및
    상기 기판 상에서 상기 제1 방향에 교차하는 제2 방향을 따라서 연장되며, 상기 제1 방향을 따라 일정한 피치로 배열되는 복수의 게이트 구조 및 복수의 핀 분리 절연부;를 포함하고,
    상기 복수의 게이트 구조 중 한 쌍의 게이트 구조 사이에는, 상기 복수의 핀 분리 절연부 중 한 쌍의 핀 분리 절연부가 배치되고,
    상기 복수의 핀형 활성 영역은, 상기 제1 방향을 따라 일직선상에서 연장되고, 상기 한 쌍의 핀 분리 절연부를 사이에 두고 서로 이격되어 있는 한 쌍의 제1 핀형 영역 및 상기 한 쌍의 핀 분리 절연부 사이에 배치되는 하나의 제2 핀형 영역을 포함하고,
    상기 복수의 핀 분리 절연부 중 적어도 하나의 최저면의 수직 레벨은, 상기 기판의 상기 주면의 수직 레벨보다 높은 집적회로 소자.
  2. 제1 항에 있어서,
    상기 복수의 핀 분리 절연부 각각은, 수직 방향으로 서로 정렬되고 적어도 일부분이 서로 다른 물질 구성으로 이루어지는 하부 핀 분리 절연부 및 상기 하부 핀 분리 절연부 상에 위치하는 상부 핀 분리 절연부를 포함하고,
    상기 제1 방향으로 상기 상부 핀 분리 절연부의 적어도 일부분의 폭은 상기 게이트 구조의 폭보다 큰 값을 가지는 것을 특징으로 하는 집적회로 소자.
  3. 제2 항에 있어서,
    상기 하부 핀 분리 절연부의 최저면 및 최상면 각각의 수직 레벨은, 상기 핀형 활성 영역의 최상면 및 상기 게이트 구조의 최상면 각각의 수직 레벨보다 낮은 것을 특징으로 하는 집적회로 소자.
  4. 제2 항에 있어서,
    상기 하부 핀 분리 절연부는 코어 절연 패턴 및 상기 코어 절연 패턴의 측면 및 저면을 감싸는 주변 절연 패턴으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  5. 제4 항에 있어서,
    상기 코어 절연 패턴은 산화막으로 이루어지고, 상기 주변 절연 패턴은 질화막으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  6. 제2 항에 있어서,
    상기 하부 핀 분리 절연부는 단일 물질로 이루어지는 것을 특징으로 하는 집적회로 소자.
  7. 제1 항에 있어서,
    상기 복수의 게이트 구조의 양 측벽을 덮는 복수의 제1 절연 스페이서, 및 상기 복수의 핀 분리 절연부의 양 측벽을 덮는 복수의 제2 절연 스페이서를 더 포함하며,
    상기 복수의 제2 절연 스페이서의 최상면의 수직 레벨은 상기 복수의 제1 절연 스페이서의 최상면의 수직 레벨보다 낮은 것을 특징으로 하는 집적회로 소자.
  8. 제1 항에 있어서,
    상기 복수의 게이트 구조는, 상기 핀 분리 절연부를 사이에 두고 상기 제2 방향으로 일직선상에서 연장되는 한 쌍의 더미 게이트 구조를 포함하는 것을 특징으로 하는 집적회로 소자.
  9. 제1 항에 있어서,
    상기 핀 분리 절연부의 최상면의 수직 레벨은 상기 게이트 구조의 최상면의 수직 레벨보다 높은 것을 특징으로 하는 집적회로 소자.
  10. 제9 항에 있어서,
    상기 복수의 게이트의 상면을 덮는 복수의 게이트 절연 캡핑층을 더 포함하며,
    상기 게이트 절연 캡핑층의 최상면과 상기 핀 분리 절연부의 최상면은 동일한 수직 레벨을 가지는 것을 특징으로 하는 집적회로 소자.
  11. 제1 항에 있어서,
    상기 복수의 게이트 구조의 양 측, 및 상기 복수의 핀 분리 절연부의 양 측에서 상기 복수의 핀형 활성 영역 상에 위치하는 복수의 소스/드레인 영역; 및
    상기 복수의 소스/드레인 영역과 연결되는 복수의 콘택 플러그;를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  12. 제11 항에 있어서,
    상기 복수의 콘택 플러그는, 상기 복수의 제1 핀형 영역과는 수직으로 오버랩되되, 상기 복수의 제2 핀형 영역과는 수직으로 오버랩되지 않는 것을 특징으로 하는 집적회로 소자.
  13. 제1 영역 및 제2 영역을 가지며, 제1 방향을 따라서 상호 평행하게 연장되는 복수의 핀형 활성 영역이 돌출되는 기판; 및
    상기 기판 상에서 상기 제1 방향에 교차하는 제2 방향을 따라서 연장되며, 상기 제1 방향을 따라 일정한 피치로 배열되는 복수의 게이트 구조 및 복수의 핀 분리 절연부;를 포함하고,
    상기 복수의 게이트 구조 중 한 쌍의 게이트 구조 사이에는, 상기 복수의 핀 분리 절연부 중 한 쌍의 핀 분리 절연부가 배치되고,
    상기 복수의 핀 분리 절연부는, 상기 제1 영역에 배치되는 제1 핀 분리 절연부와 상기 제2 영역에 배치되는 제2 핀 분리 절연부를 포함하며, 상기 제1 핀 분리 절연부와 상기 제2 핀 분리 절연부는, 적어도 일부분이 서로 다른 물질 구성을 가지는 집적회로 소자.
  14. 제13 항에 있어서,
    상기 제1 핀 분리 절연부는 제1 하부 핀 분리 절연부 및 상기 제1 하부 핀 분리 절연부 상에 위치하는 제1 상부 핀 분리 절연부를 포함하고, 상기 제2 핀 분리 절연부는 제2 하부 핀 분리 절연부 및 상기 제2 하부 핀 분리 절연부 상에 위치하는 제2 상부 핀 분리 절연부를 포함하되, 상기 제1 하부 핀 분리 절연부 및 상기 제2 하부 핀 분리 절연부 각각의 최상면의 수직 레벨은, 상기 핀형 활성 영역의 최상면의 수직 레벨보다 높고, 상기 게이트 구조의 수직 레벨보다 낮으며,
    상기 제1 상부 핀 분리 절연부와 상기 제2 상부 핀 분리 절연부는 동일한 물질로 이루어지고, 상기 제1 하부 핀 분리 절연부와 상기 제2 하부 핀 분리 절연부는 적어도 일부분이 서로 다른 물질 구성을 가지는 것을 특징으로 하는 집적회로 소자.
  15. 제14 항에 있어서,
    상기 제1 하부 핀 분리 절연부는, 서로 다른 물질로 이루어지는 코어 절연 패턴 및 상기 코어 절연 패턴의 측면 및 저면을 감싸는 주변 절연 패턴으로 이루어지고,
    상기 제2 하부 핀 분리 절연부는, 단일 물질로 이루어지는 것을 특징으로 하는 집적회로 소자.
  16. 제15 항에 있어서,
    상기 주변 절연 패턴과 상기 제2 하부 핀 분리 절연부는 동일한 물질로 이루어지는 것을 특징으로 하는 집적회로 소자.
  17. 제15 항에 있어서,
    상기 코어 절연 패턴과 상기 제2 하부 핀 분리 절연부는 동일한 물질로 이루어지는 것을 특징으로 하는 집적회로 소자.
  18. 제13 항에 있어서,
    상기 복수의 게이트 구조의 양 측벽을 덮는 복수의 제1 절연 스페이서, 및 상기 복수의 핀 분리 절연부의 양 측벽을 덮는 복수의 제2 절연 스페이서를 더 포함하며,
    상기 복수의 제2 절연 스페이서의 최상면의 수직 레벨은 상기 복수의 제1 절연 스페이서의 최상면의 수직 레벨보다 낮고,
    상기 복수의 핀 분리 절연부의 최상면의 수직 레벨은 상기 복수의 게이트 구조의 최상면의 수직 레벨보다 높은 것을 특징으로 하는 집적회로 소자.
  19. 제1 영역 및 제2 영역을 가지며, 주면을 가지는 기판;
    상기 기판의 상기 주면으로부터 돌출되며, 제1 방향을 따라서 상호 평행하게 연장되는 복수의 핀형 활성 영역; 및
    상기 기판 상에서 상기 제1 방향에 교차하는 제2 방향을 따라서 연장되며, 상기 제1 방향을 따라 일정한 피치로 배열되는 복수의 게이트 구조 및 복수의 핀 분리 절연부;를 포함하고,
    상기 제1 영역에서, 상기 복수의 게이트 구조 중 한 쌍의 게이트 구조 사이에는 상기 복수의 핀 분리 절연부 중 한 쌍의 핀 분리 절연부가 배치되고,
    상기 제2 영역에서, 상기 복수의 게이트 구조 중 한 쌍의 게이트 구조 사이에는 상기 복수의 핀 분리 절연부 중 하나의 핀 분리 절연부가 배치되고,
    상기 복수의 핀 분리 절연부 중 적어도 하나의 최저면의 수직 레벨은, 상기 기판의 상기 주면의 수직 레벨보다 높은 집적회로 소자.
  20. 제19 항에 있어서,
    상기 복수의 핀 분리 절연부의 최저면의 수직 레벨은 상기 복수의 핀형 활성 영역의 최상면의 수직 레벨보다 낮고, 상기 복수의 핀 분리 절연부의 최상면의 수직 레벨은 상기 복수의 게이트 구조의 최상면의 수직 레벨보다 높은 것을 특징으로 하는 집적회로 소자.
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