KR20240072745A - 집적회로 소자 - Google Patents

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김희섭
임승현
김보미
조은호
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Abstract

집적회로 소자는 콘택 공간을 사이에 두고 제1 수평 방향으로 서로 이격되고, 각각 상기 제1 수평 방향의 일직선을 따라 길게 연장된 제1 핀 부분 및 제2 핀 부분을 포함하는 핀형 활성 영역과, 상기 핀형 활성 영역 위에서 상기 콘택 공간과 수직 방향으로 오버랩되는 위치에 배치된 제1 소스/드레인 영역과, 상기 제1 핀 부분의 위에 배치되며 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 제1 핀 부분 및 상기 제2 핀 부분 각각의 상기 제2 수평 방향에서의 양 측벽을 덮으며 상기 제2 수평 방향에서 상기 콘택 공간의 폭을 한정하는 소자분리막과, 상기 콘택 공간을 채우며 상기 제1 소스/드레인 영역에 전기적으로 연결되도록 구성되고, 상기 제1 핀 부분, 상기 제2 핀 부분, 및 상기 소자분리막 각각에 대면하는 측벽을 가지는 백사이드 소스/드레인 콘택과, 상기 제1 핀 부분 및 상기 제2 핀 부분 각각의 상면에 접하며 상기 제1 핀 부분과 상기 게이트 라인과의 사이에 개재된 식각 정지층을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 백사이드 콘택 구조물을 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 고도로 다운-스케일링된 집적회로 소자에서 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 비교적 작은 면적 내에서 안정적이며 최적화된 배치 구조를 가지는 도전 라인들을 포함하는 배선 구조를 제공할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적 내에 배치되는 복수의 배선 구조물을 포함하는 집적회로 소자에서 상기 복수의 배선 구조물 각각의 사이에 충분한 절연 거리를 확보하여 기생 커패시턴스를 억제할 수 있으며, 집적회로 소자의 소스/드레인 영역에 파워(power) 및/또는 신호를 공급하기 위한 배선들에서의 저항을 감소시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 콘택 공간을 사이에 두고 제1 수평 방향으로 서로 이격되고, 각각 상기 제1 수평 방향의 일직선을 따라 길게 연장된 제1 핀 부분 및 제2 핀 부분을 포함하는 핀형 활성 영역과, 상기 핀형 활성 영역 위에서 상기 콘택 공간과 수직 방향으로 오버랩되는 위치에 배치된 제1 소스/드레인 영역과, 상기 제1 핀 부분의 위에 배치되며 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 제1 핀 부분 및 상기 제2 핀 부분 각각의 상기 제2 수평 방향에서의 양 측벽을 덮으며 상기 제2 수평 방향에서 상기 콘택 공간의 폭을 한정하는 소자분리막과, 상기 콘택 공간을 채우며 상기 제1 소스/드레인 영역에 전기적으로 연결되도록 구성되고, 상기 제1 핀 부분, 상기 제2 핀 부분, 및 상기 소자분리막 각각에 대면하는 측벽을 가지는 백사이드 소스/드레인 콘택과, 상기 제1 핀 부분 및 상기 제2 핀 부분 각각의 상면에 접하며 상기 제1 핀 부분과 상기 게이트 라인과의 사이에 개재된 식각 정지층을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 수평 방향으로 길게 연장되고 상호 평행한 복수의 핀형 활성 영역과, 상기 복수의 핀형 활성 영역 상에 배치된 복수의 소스/드레인 영역과, 상기 복수의 핀형 활성 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 복수의 게이트 라인과, 상기 복수의 핀형 활성 영역 각각의 측벽을 덮는 소자분리막과, 상기 복수의 핀형 활성 영역 중에서 선택된 제1 핀형 활성 영역을 수직 방향으로 관통하여 상기 복수의 소스/드레인 영역 중에서 선택된 제1 소스/드레인 영역에 전기적으로 연결되도록 구성되고, 상기 제1 핀형 활성 영역 및 상기 소자분리막 각각에 대면하는 측벽을 가지는 백사이드 소스/드레인 콘택과, 상기 복수의 소스/드레인 영역 중에서 선택되고 상기 제1 소스/드레인 영역으로부터 이격된 제2 소스/드레인 영역에 전기적으로 연결되도록 구성되고, 상기 제2 소스/드레인 영역을 사이에 두고 상기 복수의 핀형 활성 영역 중에서 선택되는 적어도 하나의 핀형 활성 영역으로부터 상기 수직 방향으로 이격된 프론트사이드 소스/드레인 콘택과, 상기 제1 핀형 활성 영역과 상기 복수의 게이트 라인과의 사이에 개재되고 상기 제1 핀형 활성 영역의 상면에 접하는 식각 정지층을 포함하고, 상기 식각 정지층은 상기 백사이드 소스/드레인 콘택의 측벽에 대면하는 부분을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 콘택 공간을 사이에 두고 제1 수평 방향으로 서로 이격되고, 각각 상기 제1 수평 방향의 일직선을 따라 길게 연장된 제1 핀 부분 및 제2 핀 부분을 포함하는 핀형 활성 영역과, 상기 제1 핀 부분 위에 배치된 적어도 하나의 나노시트와, 상기 핀형 활성 영역 위에서 상기 콘택 공간과 수직 방향으로 오버랩되는 위치에 배치되며 상기 적어도 하나의 나노시트에 접하는 제1 소스/드레인 영역과, 상기 제1 핀 부분의 위에서 상기 적어도 하나의 나노시트를 포위하며 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 제1 핀 부분 위에서 상기 게이트 라인을 사이에 두고 상기 제1 소스/드레인 영역으로부터 상기 제1 수평 방향으로 이격된 위치에 배치되며 상기 적어도 하나의 나노시트에 접하는 제2 소스/드레인 영역과, 상기 제1 핀 부분 및 상기 제2 핀 부분 각각의 상기 제2 수평 방향에서의 양 측벽을 덮으며 상기 제2 수평 방향에서 상기 콘택 공간의 폭을 한정하는 소자분리막과, 상기 콘택 공간을 채우며 상기 제1 소스/드레인 영역에 전기적으로 연결되도록 구성되고, 상기 제1 핀 부분, 상기 제2 핀 부분, 및 상기 소자분리막 각각에 대면하는 측벽을 가지는 백사이드 소스/드레인 콘택과, 상기 제2 소스/드레인 영역에 전기적으로 연결되도록 구성되고, 상기 제2 소스/드레인 영역을 사이에 두고 상기 핀형 활성 영역으로부터 상기 수직 방향으로 이격된 프론트사이드 소스/드레인 콘택과, 상기 제1 핀 부분 및 상기 제2 핀 부분 각각의 상면에 접하며, 상기 제1 핀 부분과 상기 게이트 라인과의 사이에 개재되는 부분과, 상기 백사이드 소스/드레인 콘택의 측벽에 대면하는 부분을 포함하는 식각 정지층을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 복수의 배선 구조물을 포함하는 집적회로 소자에서 상기 복수의 배선 구조물 각각의 사이에 충분한 절연 거리를 확보하여 기생 커패시턴스를 억제할 수 있으며, 집적회로 소자의 소스/드레인 영역에 파워(power) 및/또는 신호를 공급하기 위한 배선들에서의 저항을 감소시킬 수 있다. 또한, 본 발명의 기술적 사상에 의한 집적회로 소자는 그 제조 과정에서 상기 배선들의 형성 공정시 엄격한 디자인 룰을 적용하지 않고도 상기 배선들이 원하는 위치에 용이하게 얼라인할 수 있는 구조를 가진다. 따라서, 본 발명의 기술적 사상에 의한 집적회로 소자는 다운-스케일링에 따라 축소된 면적 내에서도 안정적이며 최적화된 구조의 배선 구조물을 제공할 수 있으며, 이에 따라 집적도 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 셀 블록의 평면 레이아웃을 도시한 도면이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 3a는 도 2의 X1 - X1' 선 단면도이고, 도 3b는 도 2의 Y1 - Y1' 선 단면도이고, 도 3c는 도 2의 Y2 - Y2' 선 단면도이고, 도 3d는 도 2의 Y3 - Y3' 선 단면도이다.
도 4a, 도 4b, 및 도 4c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 8, 도 9, 및 도 10은 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 11a 내지 도 21b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 11a, 도 12a, ..., 및 도 21a는 도 2의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이고, 도 11b, 도 12b, ..., 및 도 21b는 도 2의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이고, 도 11c, 도 12c, ..., 및 도 16c는 도 2의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다.
도 22는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 23a 내지 도 25b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 23a, 도 24a, 및 도 25b는 도 2의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이고, 도 23b, 도 24b, 및 도 25b는 도 2의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 예시적인 셀 블록(12)의 평면 레이아웃을 도시한 도면이다.
도 1을 참조하면, 집적회로 소자(10)의 셀 블록(12)은 다양한 회로들을 구성하기 위한 회로 패턴들을 포함하는 복수의 로직 셀(LC)을 포함할 수 있다. 복수의 로직 셀(LC)은 셀 블록(12) 내에서 폭 방향(X 방향) 및 높이 방향(Y 방향)을 따라 매트릭스 형태로 배열될 수 있다.
복수의 로직 셀(LC)은 적어도 하나의 논리 함수를 수행하기 위하여 PnR(Place and Route) 기법에 따라 설계된 레이아웃을 가지는 회로 패턴을 포함할 수 있다. 복수의 로직 셀(LC)은 다양한 논리 함수를 수행하는 기능을 가질 수 있다. 예시적인 실시예들에서, 복수의 로직 셀(LC)은 복수의 스탠다드 셀(standard cell)을 포함할 수 있다. 예시적인 실시예들에서, 복수의 로직 셀(LC) 중 적어도 일부는 동일한 논리 함수를 수행할 수 있다. 다른 예시적인 실시예들에서, 복수의 로직 셀(LC) 중 적어도 일부는 서로 다른 논리 함수를 수행할 수 있다.
복수의 로직 셀(LC)은 복수의 회로 소자(circuit elements)를 포함하는 다양한 종류의 로직 셀로 이루어질 수 있다. 예를 들면, 복수의 로직 셀(LC)은 각각 AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD (adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT), OAI (OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slave flip-flop), 래치(latch), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
셀 블록(12)에서, 폭 방향(X 방향)을 따라 하나의 행(R1, R2, R3, R4, R5, 또는 R6)을 이루는 복수의 로직 셀(LC)중 적어도 일부는 서로 동일한 폭을 가질 수 있다. 또한, 하나의 행(R1, R2, R3, R4, R5, 또는 R6)을 이루는 복수의 로직 셀(LC) 중 적어도 일부는 각각 동일한 높이를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 도 1에 예시된 바에 한정되지 않으며, 하나의 행(R1, R2, R3, R4, R5, 또는 R6)을 이루는 복수의 로직 셀(LC) 중 적어도 일부가 서로 다른 폭 및 높이를 가질 수도 있다.
집적회로 소자(10)의 셀 블록(12)에 포함된 복수의 로직 셀(LC) 각각의 면적은 셀 바운더리(CBD)에 의해 한정될 수 있다. 복수의 로직 셀(LC) 중 폭 방향(X 방향) 또는 높이 방향(Y 방향)에서 서로 이웃하는 2 개의 로직 셀(LC) 사이에는 각각의 셀 바운더리(CBD)가 만나는 셀 상접부(CBC)가 포함될 수 있다.
예시적인 실시예들에서, 하나의 행(R1, R2, R3, R4, R5, 또는 R6)을 이루는 복수의 로직 셀(LC)에서 폭 방향으로 서로 이웃하는 2 개의 로직 셀(LC)은 이들 사이에 이격 거리 없이 셀 상접부(CBC)에서 서로 접할 수 있다. 다른 예시적인 실시예들에서, 하나의 행(R1, R2, R3, R4, R5, 또는 R6)을 이루는 복수의 로직 셀(LC)에서 폭 방향으로 서로 이웃하는 2 개의 로직 셀(LC)은 이들 사이에 소정의 이격 거리를 사이에 두고 서로 이격될 수 있다.
예시적인 실시예들에서, 하나의 행(R1, R2, R3, R4, R5, 또는 R6)을 이루는 복수의 로직 셀(LC)에서, 서로 이웃하는 2 개의 로직 셀(LC)은 서로 동일한 기능을 수행할 수 있다. 이 경우, 서로 이웃하는 2 개의 로직 셀(LC)은 서로 동일한 구조를 가질 수 있다. 다른 예시적인 실시예들에서, 하나의 행(R1, R2, R3, R4, R5, 또는 R6)을 이루는 복수의 로직 셀(LC)에서, 서로 이웃하는 2 개의 로직 셀(LC)은 서로 다른 기능을 수행할 수 있다.
예시적인 실시예들에서, 집적회로 소자(10)의 셀 블록(12)에 포함된 복수의 로직 셀(LC) 중에서 선택된 어느 하나의 로직 셀(LC)과, 높이 방향(도 1의 Y 방향)에서 상기 선택된 로직 셀(LC)에 이웃하는 다른 로직 셀(LC)은 이들 사이의 셀 상접부(CBC)를 중심으로 서로 대칭 구조를 가질 수 있다. 예를 들면, 제3 행(R3)에 있는 기준 로직 셀(LC_R)과, 제2 행(R2)에 있는 하부 로직 셀(LC_R)은 이들 사이의 셀 상접부(CBC)를 중심으로 서로 대칭 구조를 가질 수 있다. 또한, 제3 행(R3)에 있는 기준 로직 셀(LC_R)과, 제4 행(R2)에 있는 상부 로직 셀(LC_R)은 이들 사이의 셀 상접부(CBC)를 중심으로 서로 대칭 구조를 가질 수 있다.
도 1에는 6 개의 행(R1, R2, ..., R6)을 포함하는 셀 블록(12)을 도시하였으나, 이는 예시에 불과한 것으로, 셀 블록(12)은 필요에 따라 선택되는 다양한 수의 행을 포함할 수 있으며 하나의 행은 필요에 따라 선택되는 다양한 수의 로직 셀을 포함할 수 있다.
폭 방향(X 방향)을 따라 일렬로 배치된 복수의 로직 셀(LC)로 이루어지는 복수의 행(R1, R2, R3, R4, R5, R6) 각각의 사이에는 복수의 접지 라인(VSS) 및 복수의 전원 라인(VDD) 중에서 선택되는 하나가 배치될 수 있다. 복수의 접지 라인(VSS)과 복수의 전원 라인(VDD)은 각각 제1 수평 방향(X 방향)을 따라 연장되고 제2 수평 방향(Y 방향)을 따라 서로 이격되며 교대로 배치될 수 있다. 이에 따라, 복수의 접지 라인(VSS)과 복수의 전원 라인(VDD)은 각각 로직 셀(LC)의 제2 수평 방향(Y)을 따르는 셀 바운더리(CBD)와 오버랩되도록 배치될 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 3a는 도 2의 X1 - X1' 선 단면도이다. 도 3b는 도 2의 Y1 - Y1' 선 단면도이다. 도 3c는 도 2의 Y2 - Y2' 선 단면도이다. 도 3d는 도 2의 Y3 - Y3' 선 단면도이다. 도 2와 도 3a 내지 도 3d를 참조하여, 나노와이어 또는 나노시트 형상의 활성 영역과, 상기 활성 영역을 감싸는 게이트를 포함하는 게이트 올 어라운드(gate-all-around) 구조를 가지는 전계효과 트랜지스터를 포함하는 집적회로 소자(100)에 대하여 설명한다. 집적회로 소자(100)는 도 1에 예시한 복수의 로직 셀(LC) 중 일부를 구성할 수 있다.
도 2와 도 3a 내지 도 3d를 참조하면, 집적회로 소자(100)는 복수의 핀형 활성 영역(F1)을 포함할 수 있다. 복수의 핀형 활성 영역(F1)은 제1 수평 방향(X 방향)으로 길게 연장되고 상호 평행하게 연장될 수 있다. 복수의 핀형 활성 영역(F1)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiGe", "SiC", "GaAs", "InAs", "InGaAs", 및 "InP"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
복수의 핀형 활성 영역(F1) 상에 복수의 게이트 라인(160)이 배치될 수 있다. 복수의 게이트 라인(160)은 각각 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다.
복수의 핀형 활성 영역(F1)과 복수의 게이트 라인(160)이 교차하는 영역들에서 복수의 핀형 활성 영역(F1) 각각의 상부에 복수의 나노시트 스택(NSS)이 배치될 수 있다. 복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(F1)의 상면으로부터 수직 방향(Z 방향)으로 이격된 위치에서 핀형 활성 영역(F1)의 상면과 대면하는 적어도 하나의 나노시트를 포함할 수 있다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미한다. 상기 나노시트는 나노와이어를 포함하는 것으로 이해되어야 한다.
도 3a 및 도 3c에 예시한 바와 같이, 복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(F1) 위에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 핀형 활성 영역(F1)의 상면으로부터의 수직 거리(Z 방향 거리)가 서로 다를 수 있다. 복수의 게이트 라인(160)은 각각 수직 방향(Z 방향)으로 오버랩되어 있는 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 감쌀 수 있다.
도 2에는 나노시트 스택(NSS)의 평면 형상이 대략 사각형인 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 스택(NSS)은 핀형 활성 영역(F1) 및 게이트 라인(160) 각각의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 본 예에서는 1 개의 핀형 활성 영역(F1) 위에 복수의 나노시트 스택(NSS) 및 복수의 게이트 라인(160)이 배치되고, 1 개의 핀형 활성 영역(F1) 위에서 복수의 나노시트 스택(NSS)이 제1 수평 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 1 개의 핀형 활성 영역(F1) 위에 배치되는 나노시트 스택(NSS) 및 게이트 라인(160) 각각의 개수는 특별히 제한되지 않는다.
나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 채널 영역으로 기능할 수 있다. 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 수직 방향(Z 방향)을 따라 실질적으로 동일한 두께를 가질 수 있다. 다른 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 수직 방향(Z 방향)을 따라 서로 다른 두께를 가질 수 있다. 예시적인 실시예들에서, 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 Si 층, SiGe 층, 또는 이들의 조합으로 이루어질 수 있다.
도 3a에 예시한 바와 같이, 1 개의 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 제1 수평 방향(X 방향)에서 서로 동일 또는 유사한 크기를 가질 수 있다. 다른 예시적인 실시예들에서, 도 3a에 예시한 바와 달리, 1 개의 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 제1 수평 방향(X 방향)에서 서로 다른 크기를 가질 수 있다. 본 예에서, 복수의 나노시트 스택(NSS)이 각각 3 개의 나노시트로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 나노시트 스택(NSS)은 적어도 1 개의 나노시트를 포함할 수 있으며, 나노시트 스택(NSS)를 구성하는 나노시트의 개수는 특별히 제한되지 않는다.
도 3a 및 도 3c에 예시한 바와 같이, 복수의 게이트 라인(160)은 각각 메인 게이트 부분(160M)과 복수의 서브 게이트 부분(160S)을 포함할 수 있다. 메인 게이트 부분(160M)은 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 서브 게이트 부분(160S)은 메인 게이트 부분(160M)에 일체로 연결되고, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 사이, 및 제1 나노시트(N1)와 핀형 활성 영역(F1)과의 사이에 각각 하나씩 배치될 수 있다. 수직 방향(Z 방향)에서, 복수의 서브 게이트 부분(160S) 각각의 두께는 메인 게이트 부분(160M)의 두께보다 더 작을 수 있다.
복수의 게이트 라인(160)은 각각 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택될 수 있다. 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 상기 금속 탄화물은 TiAlC일 수 있다. 그러나, 복수의 게이트 라인(160)을 구성하는 물질이 상기 예시한 바에 한정되는 것은 아니다.
나노시트 스택(NSS)과 게이트 라인(160)과의 사이에는 게이트 유전막(152)이 개재될 수 있다. 예시적인 실시예들에서, 게이트 유전막(152)은 인터페이스 유전막과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스 유전막은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 인터페이스 유전막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 약 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 3a 및 도 3c에 예시한 바와 같이, 집적회로 소자는 복수의 핀형 활성 영역(F1) 각각의 상면을 덮는 식각 정지층(ESL)을 포함할 수 있다. 식각 정지층(ESL)은 복수의 핀형 활성 영역(F1) 각각의 상면과 복수의 게이트 라인(160)과의 사이에 개재될 수 있으며, 복수의 핀형 활성 영역(F1) 각각의 상면에 접할 수 있다.
예시적인 실시예들에서, 식각 정지층(ESL)은 절연막으로 이루어질 수 있다. 예를 들면, 식각 정지층(ESL)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN), 및 이들의 조합으로부터 선택되는 적어도 하나로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
복수의 핀형 활성 영역(F1) 상에서 식각 정지층(ESL) 위에는 복수의 소스/드레인 영역(130)이 배치될 수 있다. 복수의 소스/드레인 영역(130) 중 적어도 하나의 소스/드레인 영역(130)은 식각 정지층(ESL)에 접하는 저면을 가질 수 있다. 복수의 소스/드레인 영역(130)은 각각 복수의 게이트 라인(160) 중에서 선택되는 적어도 하나의 게이트 라인(160)에 인접한 위치에 배치될 수 있다. 복수의 소스/드레인 영역(130)은 각각 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 대면하는 표면들을 가질 수 있다. 복수의 소스/드레인 영역(130)은 각각 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 접할 수 있다.
복수의 소스/드레인 영역(130)은 각각 에피택셜 성장된 반도체층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 소스/드레인 영역(130)은 각각 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조 등으로 이루어질 수 있다. 예를 들면, 복수의 소스/드레인 영역(130)이 NMOS 트랜지스터를 구성하는 경우, 복수의 소스/드레인 영역(130)은 n 형 도판트로 도핑된 Si 층, 또는 n 형 도판트로 도핑된 SiC 층으로 이루어질 수 있다. 예를 들면, 복수의 소스/드레인 영역(130)이 PMOS 트랜지스터를 구성하는 경우, 복수의 소스/드레인 영역(130)은 p 형 도판트로 도핑된 SiGe 층으로 이루어질 수 있다. 상기 n 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다. 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
도 3b, 도 3c, 및 도 3d에 예시한 바와 같이, 복수의 핀형 활성 영역(F1) 각각의 사이의 공간에는 복수의 핀형 활성 영역(F1) 각각의 측벽을 덮는 소자분리막(112)이 배치될 수 있다. 예시적인 실시예들에서, 소자분리막(112)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 3a 및 도 3c에 예시한 바와 같이, 게이트 유전막(152) 및 게이트 라인(160) 각각의 상면은 캡핑 절연 패턴(168)으로 덮일 수 있다. 캡핑 절연 패턴(168)은 실리콘 질화막으로 이루어질 수 있다.
게이트 라인(160) 및 캡핑 절연 패턴(168) 각각의 양 측벽은 외측 절연 스페이서(118)로 덮일 수 있다. 외측 절연 스페이서(118)는 복수의 나노시트 스택(NSS)의 상면 위에서 메인 게이트 부분(160M)의 양 측벽을 덮을 수 있다. 외측 절연 스페이서(118)는 게이트 유전막(152)을 사이에 두고 게이트 라인(160)과 이격될 수 있다.
도 3b 및 도 3d에 예시한 바와 같이, 소자분리막(112)의 상면 위에는 복수의 리세스측 절연 스페이서(119)가 배치될 수 있다. 복수의 리세스측 절연 스페이서(119) 중 적어도 일부는 소스/드레인 영역(130)의 측벽을 덮을 수 있다. 예시적인 실시예들에서, 복수의 리세스측 절연 스페이서(119)는 각각 그에 인접한 외측 절연 스페이서(118)와 일체로 연결될 수 있다.
복수의 외측 절연 스페이서(118) 및 복수의 리세스측 절연 스페이서(119)는 각각 실리콘 질화물, 실리콘 산화물, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiCN", "SiBN", "SiON", "SiOCN", "SiBCN", 및 "SiOC"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
복수의 소스/드레인 영역(130) 각각의 상면에는 금속 실리사이드막(172)이 형성될 수 있다. 금속 실리사이드막(172)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd로 이루어지는 금속을 포함할 수 있다. 예를 들면, 금속 실리사이드막(172)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 소스/드레인 영역(130) 및 소자분리막(112)은 절연 라이너(142)로 덮일 수 있다. 절연 라이너(142)는 복수의 외측 절연 스페이서(118) 및 복수의 리세스측 절연 스페이서(119)를 덮을 수 있다. 예시적인 실시예들에서, 절연 라이너(142)는 생략 가능하다. 절연 라이너(142) 위에는 게이트간 절연막(144)이 배치될 수 있다. 절연 라이너(142)가 생략된 경우, 게이트간 절연막(144)은 복수의 소스/드레인 영역(130)에 접할 수 있다. 예시적인 실시예들에서, 절연 라이너(142)는 실리콘 질화물, SiCN, SiBN, SiON, SiOCN, SiBCN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 게이트간 절연막(144)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 게이트 라인(160)에 포함된 복수의 서브 게이트 부분(160S) 각각의 양 측벽은 게이트 유전막(152)을 사이에 두고 소스/드레인 영역(130)으로부터 이격될 수 있다. 게이트 유전막(152)은 게이트 라인(160)에 포함된 서브 게이트 부분(160S)과 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각과의 사이, 및 게이트 라인(160)에 포함된 서브 게이트 부분(160S)과 소스/드레인 영역(130)과의 사이에 개재될 수 있다.
복수의 나노시트 스택(NSS)은 복수의 핀형 활성 영역(F1)과 복수의 게이트 라인(160)이 교차하는 영역들에서 복수의 핀형 활성 영역(F1) 위에 배치되고, 핀형 활성 영역(F1)으로부터 이격된 위치에서 핀형 활성 영역(F1)의 상면과 대면할 수 있다. 복수의 핀형 활성 영역(F1)과 복수의 게이트 라인(160)이 교차하는 부분들에 복수의 나노시트 트랜지스터가 형성될 수 있다.
도 2, 도 3a, 및 도 3b에 예시한 바와 같이, 핀형 활성 영역(F1) 위에 복수의 프론트사이드 소스/드레인 콘택(CA)이 배치될 수 있다. 복수의 프론트사이드 소스/드레인 콘택(CA)은 각각 복수의 소스/드레인 영역(130) 중에서 선택되는 일부의 소스/드레인 영역(130)에 전기적으로 연결되도록 구성될 수 있다. 복수의 프론트사이드 소스/드레인 콘택(CA)은 각각 소스/드레인 영역(130)을 사이에 두고 핀형 활성 영역(F1)으로부터 수직 방향(Z 방향)으로 이격된 위치에 배치될 수 있다.
복수의 프론트사이드 소스/드레인 콘택(CA)은 각각 게이트간 절연막(144) 및 절연 라이너(142)를 수직 방향(Z 방향)으로 관통하여 금속 실리사이드막(172)에 접할 수 있다. 복수의 프론트사이드 소스/드레인 콘택(CA)은 각각 금속 실리사이드막(172)을 통해 복수의 소스/드레인 영역(130) 중에서 선택되는 일부의 소스/드레인 영역(130)에 전기적으로 연결되도록 구성될 수 있다. 도 3a에 예시한 바와 같이, 복수의 프론트사이드 소스/드레인 콘택(CA)은 각각 외측 절연 스페이서(118)를 사이에 두고 게이트 라인(160)의 메인 게이트 부분(160M)으로부터 제1 수평 방향(X 방향)으로 이격될 수 있다.
도 3a 및 도 3b에 예시한 바와 같이, 복수의 프론트사이드 소스/드레인 콘택(CA)은 각각 도전성 배리어 패턴(174) 및 콘택 플러그(176)를 포함할 수 있다. 도전성 배리어 패턴(174)은 콘택 플러그(176)의 저면 및 측벽을 감싸며 콘택 플러그(176)의 저면 및 측벽에 접할 수 있다. 복수의 프론트사이드 소스/드레인 콘택(CA)은 각각 게이트간 절연막(144) 및 절연 라이너(142)를 관통하여 수직 방향(Z 방향)으로 길게 연장될 수 있다. 도전성 배리어 패턴(174)은 금속 실리사이드막(172)과 콘택 플러그(176)와의 사이에 개재될 수 있다. 도전성 배리어 패턴(174)은 금속 실리사이드막(172)에 접하는 표면과, 콘택 플러그(176)에 접하는 표면을 가질 수 있다. 예시적인 실시예들에서, 도전성 배리어 패턴(174)은 금속 또는 금속 질화물로 이루어질 수 있다. 예를 들면, 도전성 배리어 패턴(174)은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 콘택 플러그(176)는 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 이들의 조합, 또는 이들의 합금으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
복수의 소스/드레인 영역(130)을 사이에 두고 프론트사이드 소스/드레인 콘택(CA)이 배치된 프론트사이드측의 반대측인 백사이드측에는 복수의 백사이드 소스/드레인 콘택(DBC)이 배치될 수 있다. 복수의 백사이드 소스/드레인 콘택(DBC)은 각각 복수의 소스/드레인 영역(130) 중에서 선택되고 프론트사이드 소스/드레인 콘택(CA)이 연결되지 않는 다른 일부의 소스/드레인 영역(130)에 전기적으로 연결되도록 구성될 수 있다.
복수의 백사이드 소스/드레인 콘택(DBC)은 각각 복수의 핀형 활성 영역(F1) 중에서 선택된 하나의 핀형 활성 영역(F1)을 수직 방향(Z 방향)으로 관통할 수 있다. 복수의 소스/드레인 영역(130)에서, 프론트사이드 소스/드레인 콘택(CA)이 연결된 소스/드레인 영역(130)과 백사이드 소스/드레인 콘택(DBC)이 연결된 소스/드레인 영역(130)은 수평 방향, 예를 들면 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)으로 이격될 수 있다.
복수의 백사이드 소스/드레인 콘택(DBC)은 각각 백사이드 소스/드레인 콘택(DBC)이 수직 방향(Z 방향)으로 관통하는 핀형 활성 영역(F1)과 그에 인접한 소자분리막(112) 각각에 대면하는 측벽을 가질 수 있다.
도 3a에 예시한 바와 같이, 백사이드 소스/드레인 콘택(DBC)이 수직 방향(Z 방향)으로 관통하는 핀형 활성 영역(F1)은 백사이드 소스/드레인 콘택(DBC)을 사이에 두고 제1 수평 방향(X 방향)으로 서로 이격된 제1 핀 부분(F1A) 및 제2 핀 부분(F1B)을 포함할 수 있다. 제1 핀 부분(F1A) 및 제2 핀 부분(F1B)은 제1 수평 방향(X 방향)의 일직선을 따라 길게 연장될 수 있다. 백사이드 소스/드레인 콘택(DBC)은 제1 핀 부분(F1A)과 제2 핀 부분(F1B)과의 사이에 있는 콘택 공간(DBH)을 채울 수 있다. 백사이드 소스/드레인 콘택(DBC)이 연결된 소스/드레인 영역(130)은 핀형 활성 영역(F1) 위에서 콘택 공간(DBH)과 수직 방향(Z 방향)으로 오버랩되는 위치에 배치될 수 있다.
도 3a에 예시한 바와 같이, 복수의 게이트 라인(160)은 제1 핀 부분(F1A)의 위에 배치된 게이트 라인(160)과, 제2 핀 부분(F1B) 위에 배치된 게이트 라인(160)을 포함할 수 있다. 복수의 프론트사이드 소스/드레인 콘택(CA)은 각각 제1 핀 부분(F1A) 또는 제2 핀 부분(F1B) 상에 배치된 소스/드레인 영역(130)에 연결되도록 구성될 수 있다.
식각 정지층(ESL)은 제1 핀 부분(F1A) 및 제2 핀 부분(F1B) 각각의 상면에 접할 수 있다. 식각 정지층(ESL)은 제1 핀 부분(F1A)과 게이트 라인(160)과의 사이에 개재된 부분과, 제2 핀 부분(F1B)과 게이트 라인(160)과의 사이에 개재된 부분을 포함할 수 있다. 복수의 게이트 라인(160)은 각각 식각 정지층(ESL)을 사이에 두고 핀형 활성 영역(F1)으로부터 수직 방향(Z 방향)으로 이격될 수 있다. 도 3a에 예시한 바와 같이, 복수의 게이트 라인(160)은 각각 식각 정지층(ESL)을 사이에 두고 제1 핀 부분(F1A) 또는 제2 핀 부분(F1B)으로부터 수직 방향(Z 방향)으로 이격될 수 있다. 복수의 나노시트 스택(NSS)은 식각 정지층(ESL)을 사이에 두고 제1 핀 부분(F1A) 위에 배치된 나노시트 스택(NSS)과, 식각 정지층(ESL)을 사이에 두고 제2 핀 부분(F1B) 위에 배치된 나노시트 스택(NSS)을 포함할 수 있다.
도 3b 및 도 3d에 예시한 바와 같이, 소자분리막(112)은 제1 핀 부분(F1A) 및 제2 핀 부분(F1B) 각각의 제2 수평 방향(Y 방향)에서의 양 측벽을 덮으며, 제2 수평 방향(Y 방향)에서 콘택 공간(DBH)의 폭을 한정할 수 있다. 백사이드 소스/드레인 콘택(DBC)은 수직 방향(Z 방향)을 따라 소스/드레인 영역(130) 및 프론트사이드 소스/드레인 콘택(CA)으로부터 멀어질수록 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에서의 폭이 점차 커질 수 있다. 도 3a 및 도 3b에 예시한 바와 같이, 프론트사이드 소스/드레인 콘택(CA)은 수직 방향(Z 방향)을 따라 소스/드레인 영역(130) 및 백사이드 소스/드레인 콘택(DBC)으로부터 멀어질수록 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에서의 폭이 점차 커질 수 있다.
도 3a 및 도 3b에 예시한 바와 같이, 복수의 소스/드레인 영역(130) 중 프론트사이드 소스/드레인 콘택(CA)이 연결된 소스/드레인 영역(130)의 저면은 식각 정지층(ESL)에 접할 수 있다. 프론트사이드 소스/드레인 콘택(CA)이 연결된 소스/드레인 영역(130)은 식각 정지층(ESL)을 사이에 두고 핀형 활성 영역(F1)으로부터 수직 방향(Z 방향)으로 이격될 수 있다. 다른 예시적인 실시예들에서, 도 3a 및 도 3b에 예시한 바와 달리, 프론트사이드 소스/드레인 콘택(CA)이 연결된 소스/드레인 영역(130)은 식각 정지층(ESL)을 수직 방향(Z 방향)으로 관통하여 핀형 활성 영역(F1)에 접할 수도 있다.
도 3a에 예시한 바와 같이, 백사이드 소스/드레인 콘택(DBC)이 연결된 소스/드레인 영역(130)은 식각 정지층(ESL)에 접하는 표면을 가질 수 있다. 다른 예시적인 실시예들에서, 도 3a에 예시한 바와 달리, 백사이드 소스/드레인 콘택(DBC)이 연결된 소스/드레인 영역(130)은 식각 정지층(ESL)에 접하지 않을 수도 있다.
백사이드 소스/드레인 콘택(DBC)과 소스/드레인 영역(130)과의 사이에는 금속 실리사이드막(192)이 개재될 수 있다. 금속 실리사이드막(192)에 대한 보다 상세한 구성은 금속 실리사이드막(172)에 대하여 상술한 바와 대체로 동일하다.
백사이드 소스/드레인 콘택(DBC)은 소스/드레인 영역(130) 상에 차례로 적층된 도전성 배리어 패턴(194) 및 콘택 플러그(196)를 포함할 수 있다. 도전성 배리어 패턴(194)은 금속 실리사이드막(192)과 콘택 플러그(196)와의 사이에 개재될 수 있다. 도전성 배리어 패턴(194)은 금속 실리사이드막(192)에 접하는 표면과, 콘택 플러그(196)에 접하는 표면을 가질 수 있다. 도전성 배리어 패턴(194) 및 콘택 플러그(196)에 대한 보다 상세한 구성은 도전성 배리어 패턴(174) 및 콘택 플러그(176)에 대하여 상술한 바와 대체로 동일하다. 백사이드 소스/드레인 콘택(DBC)은 콘택 공간(DBH)에서 소스/드레인 영역(130)과 수직 방향(Z 방향)으로 오버랩되는 위치에 배치되며, 콘택 공간(DBH)에서 수직 방향(Z 방향)으로 길게 연장될 수 있다.
도 3b 및 도 3d에 예시한 바와 같이, 복수의 백사이드 소스/드레인 콘택(DBC) 각각에서 소스/드레인 영역(130)으로부터 가장 먼 끝부 표면과, 소자분리막(112) 중 소스/드레인 영역(130)으로부터 가장 먼 끝부 표면과, 복수의 핀형 활성 영역(F1) 각각의 소스/드레인 영역(130)으로부터 가장 먼 끝부 표면은 동일 평면 상에서 연장될 수 있다.
도 3a, 도 3b, 및 도 3d에 예시한 바와 같이, 복수의 백사이드 소스/드레인 콘택(DBC) 각각의 측벽은 절연 스페이서(190)로 포위될 수 있다. 절연 스페이서(190)는 콘택 공간(DBH)에서 수직 방향(Z 방향)을 따라 길게 연장될 수 있다. 백사이드 소스/드레인 콘택(DBC)은 절연 스페이서(190)를 사이에 두고 제1 핀 부분(F1A) 및 제2 핀 부분(F1B) 각각으로부터 제1 수평 방향(X 방향)으로 이격될 수 있다. 도 3b 및 도 3d에 예시한 바와 같이, 절연 스페이서(190)는 소자분리막(112)에 접할 수 있다. 절연 스페이서(190)는 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 다른 예시적인 실시예들에서, 절연 스페이서(190) 중 백사이드 소스/드레인 콘택(DBC)과 소자분리막(112)과의 사이에 개재된 부분은 생략 가능하며, 이 경우 백사이드 소스/드레인 콘택(DBC)은 소자분리막(112)과 직접 접할 수 있다.
도 3a에 예시한 바와 같이, 식각 정지층(ESL)은 제1 수평 방향(X 방향)에서 절연 스페이서(190)를 사이에 두고 백사이드 소스/드레인 콘택(DBC)의 측벽에 대면하는 부분을 포함할 수 있다. 다른 예시적인 실시예들에서, 식각 정지층(ESL)과 백사이드 소스/드레인 콘택(DBC)의 측벽과의 사이에 절연 스페이서(190)가 개재되지 않을 수도 있으며, 이 경우 식각 정지층(ESL)은 백사이드 소스/드레인 콘택(DBC)의 측벽에 접할 수 있다.
복수의 백사이드 소스/드레인 콘택(DBC) 각각에서 소스/드레인 영역(130)으로부터 가장 먼 끝부 표면과, 소자분리막(112) 중 소스/드레인 영역(130)으로부터 가장 먼 끝부 표면과, 복수의 핀형 활성 영역(F1) 각각의 소스/드레인 영역(130)으로부터 가장 먼 끝부 표면 위에 백사이드 절연막(109)이 배치될 수 있다. 본 명세서에서, 복수의 백사이드 소스/드레인 콘택(DBC) 각각에서 소스/드레인 영역(130)으로부터 가장 먼 끝부 표면은 백사이드 소스/드레인 콘택(DBC)의 저면으로 칭해지고, 소자분리막(112) 중 소스/드레인 영역(130)으로부터 가장 먼 끝부 표면은 소자분리막(112)의 저면으로 칭해지고, 복수의 핀형 활성 영역(F1) 각각의 소스/드레인 영역(130)으로부터 가장 먼 끝부 표면은 복수의 핀형 활성 영역(F1) 각각의 저면으로 칭해질 수 있다. 복수의 백사이드 소스/드레인 콘택(DBC) 각각의 저면, 소자분리막(112)의 저면, 및 복수의 핀형 활성 영역(F1) 각각의 저면은 백사이드 절연막(109)에 접할 수 있다. 백사이드 절연막(109)은 핀형 활성 영역(F1)의 제1 핀 부분(F1A) 및 제2 핀 부분(F1B)을 사이에 두고 식각 정지층(ESL)으로부터 수직 방향(Z 방향)으로 이격될 수 있다.
예시적인 실시예들에서, 백사이드 절연막(109)은 실리콘 산화막, 실리콘 질화막, 실리콘 탄화막, 저유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 저유전막은 불소 도핑된 실리콘 산화물(fluorine-doped silicon oxide), 유기실리케이트 유리(organosilicate glass), 탄소 도핑된 산화물(carbon-doped oxide), 다공성 실리콘 산화물(porous silicon oxide), 다공성 유기실리케이트 유리(porous organosilicate glass), 스핀-온 유기 폴리머 유전체(spin-on organic polymeric dielectric), 스핀-온 실리콘 기반 유전체(spin-on silicon based polymeric dielectric), 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 3a, 도 3b, 및 도 3d에 예시한 바와 같이, 백사이드 소스/드레인 콘택(DBC) 중 소스/드레인 영역(130)으로부터 가장 먼 끝부에는 백사이드 파워 레일(BPW)이 연결될 수 있다. 백사이드 파워 레일(BPW)은 백사이드 절연막(109)을 수직 방향(Z 방향)으로 관통하고 백사이드 소스/드레인 콘택(DBC)의 상기 끝부에 접할 수 있다. 예시적인 실시예들에서, 백사이드 파워 레일(BPW)은 금속 배선층과, 상기 금속 배선층을 감싸는 도전성 배리어층을 포함할 수 있다. 백사이드 파워 레일(BPW)을 구성하는 상기 금속 배선층은 Ru,, Co, W, 또는 이들의 조합으로 이루어질 수 있다. 백사이드 파워 레일(BPW)을 구성하는 상기 도전성 배리어층은 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
도 3a 내지 도 3d에 예시한 바와 같이, 복수의 프론트사이드 소스/드레인 콘택(CA), 복수의 캡핑 절연 패턴(168), 및 게이트간 절연막(144) 각각의 상면은 상부 절연 구조물(180)로 덮일 수 있다. 상부 절연 구조물(180)은 복수의 프론트사이드 소스/드레인 콘택(CA), 복수의 캡핑 절연 패턴(168), 및 게이트간 절연막(144) 각각의 위에 차례로 적층된 식각 정지막(182) 및 상부 절연막(184)을 포함할 수 있다. 식각 정지막(182)은 실리콘 탄화물(SiC), SiN, 질소-도핑된 실리콘 탄화물(SiC:N), SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 상부 절연막(184)은 산화막, 질화막, 약 2.2 내지 약 2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(ultra low-k) 막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상부 절연막(184)은 TEOS(tetraethylorthosilicate) 막, HDP(high density plasma) 산화막, BPSG(boro-phospho-silicate glass) 막, FCVD(flowable chemical vapor deposition) 산화막, SiON 막, SiN 막, SiOC 막, SiCOH 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 3a 및 도 3b에 예시한 바와 같이, 복수의 프론트사이드 소스/드레인 콘택(CA) 상에 복수의 소스/드레인 비아 콘택(VA)이 배치될 수 있다. 복수의 소스/드레인 비아 콘택(VA)은 각각 상부 절연 구조물(180)을 관통하여 프론트사이드 소스/드레인 콘택(CA)에 접할 수 있다. 복수의 소스/드레인 영역(130) 중 프론트사이드 소스/드레인 콘택(CA)에 연결된 소스/드레인 영역(130)은 금속 실리사이드막(172) 및 프론트사이드 소스/드레인 콘택(CA)을 통해 소스/드레인 비아 콘택(VA)에 전기적으로 연결되도록 구성될 수 있다. 복수의 소스/드레인 비아 콘택(VA) 각각의 저면은 프론트사이드 소스/드레인 콘택(CA)의 상면에 접할 수 있다. 복수의 소스/드레인 비아 콘택(VA)은 각각 몰리브데늄(Mo) 또는 텅스텐(W)으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 2 및 도 3c에 예시한 바와 같이, 게이트 라인(160) 상에 게이트 콘택(CB)이 배치될 수 있다. 게이트 콘택(CB)은 상부 절연 구조물(180) 및 캡핑 절연 패턴(168)을 수직 방향(Z 방향)으로 관통하여 게이트 라인(160)에 연결되도록 구성될 수 있다. 게이트 콘택(CB)의 저면은 게이트 라인(160)의 상면에 접할 수 있다. 게이트 콘택(CB)은 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 이들의 조합, 또는 이들의 합금으로 이루어지는 콘택 플러그를 포함할 수 있으나, 상기 콘택 플러그의 구성 물질이 상기 예시한 바에 한정되는 것은 아니다. 예시적인 실시예들에서, 게이트 콘택(CB)은 상기 콘택 플러그의 일부를 포위하는 도전성 배리어 패턴을 더 포함할 수 있다. 게이트 콘택(CB)에 포함되는 상기 도전성 배리어 패턴은 금속 또는 금속 질화물로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어 패턴은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상부 절연 구조물(180)의 상면은 층간절연막(186)으로 덮일 수 있다. 층간절연막(186)의 구성 물질은 상부 절연막(184)의 구성 물질에 대하여 상술한 바와 대체로 동일하다.
복수의 상부 배선층(M1)이 층간절연막(186)을 관통하도록 배치될 수 있다. 복수의 상부 배선층(M1)은 각각 하부에 있는 복수의 소스/드레인 비아 콘택(VA) 중에서 선택되는 하나의 소스/드레인 비아 콘택(VA), 또는 복수의 게이트 콘택(CB)(도 2 참조) 중에서 선택되는 하나의 게이트 콘택(CB)에 연결될 수 있다. 예시적인 실시예들에서, 복수의 상부 배선층(M1) 중 소스/드레인 비아 콘택(VA)을 통해 프론트사이드 소스/드레인 콘택(CA)에 연결된 상부 배선층(M1)은 신호 라인(SL)으로 이용될 수 있다. 복수의 상부 배선층(M1)은 몰리브데늄(Mo), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 망간(Mn), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 이들의 조합, 또는 이들의 합금으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 2와 도 3a 내지 도 3d를 참조하여 설명한 바와 같이, 집적회로 소자(100)는 복수의 핀형 활성 영역(F1) 위에 배치된 복수의 소스/드레인 영역(130) 중 일부 소스/드레인 영역(130)은 백사이드 소스/드레인 콘택(DBC)에 연결되고, 복수의 소스/드레인 영역(130) 중 다른 일부 소스/드레인 영역(130)은 프론트사이드 소스/드레인 콘택(CA)에 연결되도록 구성될 수 있다. 따라서, 집적회로 소자(100)에서 복수의 백사이드 소스/드레인 콘택(DBC) 및 복수의 프론트사이드 소스/드레인 콘택(CA) 각각의 사이에 충분한 절연 거리를 확보하여 기생 커패시턴스를 억제할 수 있으며, 집적회로 소자(100)의 소스/드레인 영역(130)에 파워(power) 및/또는 신호를 공급하기 위한 배선들에서의 저항을 감소시킬 수 있다.
또한, 본 발명의 기술적 사상에 의한 집적회로 소자(100)의 제조 과정에서 복수의 백사이드 소스/드레인 콘택(DBC)이 배치되는 콘택 공간(DBH)을 형성하기 위한 식각 공정을 수행할 때, 소자분리막(112)을 이용하는 자기정렬 방식의 식각 공정을 이용하여 콘택 공간(DBH)을 용이하게 형성할 수 있다. 따라서, 집적회로 소자(100)는 복수의 백사이드 소스/드레인 콘택(DBC) 및 복수의 프론트사이드 소스/드레인 콘택(CA)을 형성할 때 엄격한 디자인 룰을 적용하지 않고도 이들을 원하는 위치에 용이하게 얼라인할 수 있는 구조를 가질 수 있다. 이와 같이, 본 발명의 기술적 사상에 의한 집적회로 소자(100)는 다운-스케일링에 따라 축소된 면적 내에서도 안정적이며 최적화된 구조의 배선 구조물을 제공할 수 있으며, 집적회로 소자(100)의 집적도 및 신뢰성이 향상될 수 있다.
도 4a, 도 4b, 및 도 4c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도들이다. 보다 구체적으로, 도 4a는 도 2의 Y1 - Y1' 선 단면에 대응하는 부분의 단면도이고, 도 4b는 도 2의 Y2 - Y2' 선 단면에 대응하는 부분의 단면도이고, 도 4c는 도 2의 Y3 - Y3' 선 단면에 대응하는 부분의 단면도이다. 도 4a, 도 4b, 및 도 4c에 있어서, 도 2와 도 3a 내지 도 3d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 4a, 도 4b, 및 도 4c를 참조하면, 집적회로 소자(200)는 도 2와 도 3a 내지 도 3d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 소자분리막(112) 대신 소자분리막(212)을 포함한다.
소자분리막(212)은 서로 다른 물질로 이루어지는 절연 라이너(212A) 및 매립 절연막(212B)을 포함할 수 있다. 매립 절연막(212B)은 절연 라이너(212A)에 의해 포위되는 저면 및 측면을 가질 수 있다.
예시적인 실시예들에서, 절연 라이너(212A) 및 매립 절연막(212B)은 소정의 식각 분위기 하에서 서로 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 절연 라이너(212A)는 실리콘 질화막으로 이루어지고, 매립 절연막(212B)은 실리콘 산화막으로 이루어질 수 있다.
다른 예시적인 실시예들에서, 절연 라이너(212A) 및 매립 절연막(212B)은 서로 다른 치밀도를 가지는 물질로 이루어질 수 있다. 절연 라이너(212A)의 치밀도는 매립 절연막(212B)의 치밀도보다 더 클 수 있다. 예를 들면, 절연 라이너(212A)는 ALD(atomic layer deposition) 공정에 의해 형성된 실리콘 산화막으로 이루어지고, 매립 절연막(212B)은 FCVD(flowable chemical vapor deposition) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니며, 절연 라이너(212A) 및 매립 절연막(212B) 각각의 구성 물질에 대한 다양한 변형 및 변경이 가능하다.
복수의 백사이드 소스/드레인 콘택(DBC)은 각각 절연 라이너(212A)에 대면하는 측벽을 가지며, 절연 라이너(212A)을 사이에 두고, 매립 절연막(212B)으로부터 이격될 수 있다. 복수의 핀형 활성 영역(F1) 각각의 측벽은 절연 라이너(212A)에 접할 수 있다.
집적회로 소자(200)는 절연 라이너(212A) 및 매립 절연막(212B)을 포함하는 소자분리막(212)을 포함으로써, 복수의 백사이드 소스/드레인 콘택(DBC)이 배치되는 콘택 공간(DBH)을 형성하기 위한 식각 공정을 수행할 때, 소자분리막(212)을 이용하는 자기정렬 방식의 식각 공정이 더욱 용이해질 수 있다. 따라서, 집적회로 소자(200)는 복수의 백사이드 소스/드레인 콘택(DBC) 및 복수의 프론트사이드 소스/드레인 콘택(CA)을 형성할 때 엄격한 디자인 룰을 적용하지 않고도 이들을 원하는 위치에 보다 용이하게 얼라인할 수 있는 구조를 가질 수 있다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 단면도들이다. 보다 구체적으로, 도 5a는 도 2의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 5b는 도 2의 Y1 - Y1' 선 단면에 대응하는 부분의 단면도이다. 도 5a 및 도 5b에 있어서, 도 2와 도 3a 내지 도 3d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 5a 및 도 5b를 참조하면, 집적회로 소자(300)는 도 2와 도 3a 내지 도 3d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 복수의 핀형 활성 영역(F1) 각각에 일체로 연결되고 소자분리막(112)의 저면에 접하는 기판(102)을 더 포함한다. 기판(102)은 핀형 활성 영역(F1)의 제1 핀 부분(F1A) 및 제2 핀 부분(F1B) 각각에 일체로 연결될 수 있다. 집적회로 소자(300)에서 백사이드 절연막(109)은 기판(102)을 사이에 두고 소자분리막(112)으로부터 수직 방향(Z 방향)으로 이격될 수 있다. 수직 방향(Z 방향)에서 기판(102)의 두께(102T)는 소자분리막(112)의 두께보다 더 클 수 있다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
백사이드 소스/드레인 콘택(DBC3)이 기판(102) 및 핀형 활성 영역(F1)을 수직 방향(Z 방향)으로 관통하여 복수의 소스/드레인 영역(130) 중 프론트사이드 소스/드레인 콘택(CA)이 연결되어 있지 않은 소스/드레인 영역(130)에 전기적으로 연결되도록 구성될 수 있다. 백사이드 파워 레일(BPW3)은 백사이드 절연막(109)을 수직 방향(Z 방향)으로 관통하여 백사이드 소스/드레인 콘택(DBC3)에 연결될 수 있다. 백사이드 파워 레일(BPW3)에 대한 상세한 구성은 도 3a, 도 3b, 및 도 3d를 참조하여 백사이드 파워 레일(BPW)에 대하여 설명한 바와 대체로 동일하다.
백사이드 소스/드레인 콘택(DBC3)은 제1 핀 부분(F1A)과 제2 핀 부분(F1B)과의 사이에 있는 콘택 공간(DBH3)을 채울 수 있다. 백사이드 소스/드레인 콘택(DBC3)이 연결된 소스/드레인 영역(130)은 핀형 활성 영역(F1) 위에서 콘택 공간(DBH3)과 수직 방향(Z 방향)으로 오버랩되는 위치에 배치될 수 있다.
백사이드 소스/드레인 콘택(DBC3)과 소스/드레인 영역(130)과의 사이에는 금속 실리사이드막(392)이 개재될 수 있다. 금속 실리사이드막(392)에 대한 보다 상세한 구성은 도 3a 및 도 3b를 참조하여 금속 실리사이드막(172)에 대하여 상술한 바와 대체로 동일하다.
백사이드 소스/드레인 콘택(DBC3)은 도전성 배리어 패턴(394) 및 콘택 플러그(396)를 포함할 수 있다. 도전성 배리어 패턴(394)은 금속 실리사이드막(392)과 콘택 플러그(396)와의 사이에 개재될 수 있다. 도전성 배리어 패턴(394)은 금속 실리사이드막(392)에 접하는 표면과, 콘택 플러그(396)에 접하는 표면을 가질 수 있다. 도전성 배리어 패턴(394) 및 콘택 플러그(396)에 대한 보다 상세한 구성은 도 3a 및 도 3b를 참조하여 도전성 배리어 패턴(174) 및 콘택 플러그(176)에 대하여 상술한 바와 대체로 동일하다.
백사이드 소스/드레인 콘택(DBC3)은 콘택 공간(DBH3)에서 소자분리막(112) 및 핀형 활성 영역(F1) 각각에 대면하며 수직 방향(Z 방향)으로 길게 연장되는 제1 부분(P31)과, 제1 부분(P31)에 일체로 연결되고 기판(102)을 수직 방향(Z 방향)으로 관통하는 제2 부분(P32)을 포함할 수 있다. 백사이드 소스/드레인 콘택(DBC3)의 제1 부분(P31)은 핀형 활성 영역(F1) 및 소자분리막(112) 각각에 대면하는 측벽을 가질 수 있다. 백사이드 소스/드레인 콘택(DBC3)의 제2 부분(P32)은 기판(102)에 대면하는 측벽을 가질 수 있다.
수직 방향(Z 방향)에서, 백사이드 소스/드레인 콘택(DBC3)의 제1 부분(P31)의 길이는 백사이드 소스/드레인 콘택(DBC3)의 제2 부분(P32)의 길이보다 더 클 수 있다. 이는 수직 방향(Z 방향)에서 기판(102)의 두께(102T)가 소자분리막(112)의 두께보다 더 큰 것에 기인한다. 이와 같이, 수직 방향(Z 방향)에서 기판(102)이 비교적 작은 두께를 가짐으로써, 집적회로 소자(300)의 제조 과정에서 복수의 백사이드 소스/드레인 콘택(DBC3)이 배치되는 콘택 공간(DBH3)을 형성하기 위한 식각 공정을 수행할 때, 기판(102)의 식각량이 감소되어 콘택 공간(DBH3)의 형성 공정을 비교적 용이하게 수행할 수 있으며, 제1 수평 방향(X 방향)에서 백사이드 소스/드레인 콘택(DBC3)이 연결되는 소스/드레인 영역(130)과 콘택 공간(DBH3)과의 얼라인 정확도가 향상될 수 있다.
제2 수평 방향(Y 방향)에서, 백사이드 소스/드레인 콘택(DBC3)의 제2 부분(P32)의 폭(DW2)은 백사이드 소스/드레인 콘택(DBC3)의 제1 부분(P31)의 폭(DW1)보다 더 클 수 있다. 백사이드 소스/드레인 콘택(DBC3)은 기판(102)과 소자분리막(112)과의 사이의 경계면에 인접한 부분에서 제1 부분(P31)과 제2 부분(P32)과의 사이에 단차부(ST3)를 포함할 수 있다. 이와 같이 제2 수평 방향(Y 방향)에서 백사이드 소스/드레인 콘택(DBC3)의 제2 부분(P32)의 폭(DW2)이 비교적 큰 경우에도 집적회로 소자(300)의 제조 과정에서 복수의 백사이드 소스/드레인 콘택(DBC3)이 배치되는 콘택 공간(DBH3)을 형성하기 위한 식각 공정을 수행할 때, 기판(102)이 식각된 후 소자분리막(112)이 노출되는 시점부터는 핀형 활성 영역(F1) 중 제거 대상의 국부 영역이 소자분리막(112)에 의해 자기정렬되는 방식으로 선택적으로 식각될 수 있다. 따라서, 콘택 공간(DBH3)을 형성하기 위한 식각 공정을 수행할 때, 백사이드 소스/드레인 콘택(DBC3)이 연결되는 소스/드레인 영역(130)과 콘택 공간(DBH3)과의 얼라인 정확도가 향상될 수 있다.
백사이드 소스/드레인 콘택(DBC3)의 측벽은 절연 스페이서(390)로 포위될 수 있다. 절연 스페이서(390)는 콘택 공간(DBH3)에서 핀형 활성 영역(F1) 및 소자분리막(112)에 대면하고 수직 방향(Z 방향)을 따라 길게 연장되는 부분과, 기판(102)을 수직 방향(Z 방향)으로 관통하는 부분을 포함할 수 있다. 도 5a에 예시한 바와 같이, 백사이드 소스/드레인 콘택(DBC3)의 제1 부분(P31)은 절연 스페이서(390)를 사이에 두고 제1 핀 부분(F1A) 및 제2 핀 부분(F1B) 각각으로부터 제1 수평 방향(X 방향)으로 이격될 수 있다. 도 5a 및 도 5b 예시한 바와 같이, 백사이드 소스/드레인 콘택(DBC3)의 제2 부분(P32)은 절연 스페이서(390)를 사이에 두고 기판(102)으로부터 수평 방향, 예를 들면 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 이격될 수 있다.
도 5b에 예시한 바와 같이, 제2 수평 방향(Y 방향)의 단면에서 볼 때, 절연 스페이서(390)는 백사이드 소스/드레인 콘택(DBC3)의 단차부(ST3) 중 일부는 덮지 않도록 끊어지는 부분을 포함할 수 있다. 따라서, 절연 스페이서(390) 중 기판(102)을 덮는 부분과 소자분리막(112)을 덮는 부분이 단차부(ST3)에서 이격되어 있을 수 있다. 이는 절연 스페이서(390)의 형성 공정에서 콘택 공간(DBH3)의 내부 표면들을 컨포멀하게 덮는 절연 스페이서(390)를 형성한 후, 소스/드레인 영역(130)을 노출시키기 위하여 절연 스페이서(390)의 일부 영역을 에치백할 때 절연 스페이서(390) 중 단차부(ST3)를 덮는 부분도 함께 제거된 결과물일 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 도 5b에 예시한 바와 달리, 절연 스페이서(390) 중 기판(102)을 덮는 부분과 소자분리막(112)을 덮는 부분은 끊어짐 없이 연속적으로 연결될 수도 있다. 절연 스페이서(390)에 대한 보다 상세한 구성은 도 3a, 도 3b, 및 도 3d를 참조하여 절연 스페이서(190)에 대하여 설명한 바와 대체로 동일하다.
다른 예시적인 실시예들에서, 절연 스페이서(390) 중 백사이드 소스/드레인 콘택(DBC3)과 소자분리막(112)과의 사이에 개재된 부분은 생략 가능하며, 이 경우 백사이드 소스/드레인 콘택(DBC3)은 소자분리막(112)과 직접 접할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 단면도이다. 도 6에는 도 2의 Y1 - Y1' 선 단면에 대응하는 부분의 단면 구성이 예시되어 있다. 도 6에서, 도 2 내지 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 6을 참조하면, 집적회로 소자(400)는 도 5a 및 도 5b를 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)는 소자분리막(112) 대신 소자분리막(212)을 포함한다. 소자분리막(212)에 대한 상세한 구성은 도 4a, 도 4b, 및 도 4c를 참조하여 설명한 바와 같다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)를 설명하기 위한 단면도이다. 도 7에는 도 2의 Y1 - Y1' 선 단면에 대응하는 부분의 단면 구성이 예시되어 있다. 도 7에서, 도 2 내지 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 7을 참조하면, 집적회로 소자(500)는 도 5a 및 도 5b를 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(500)는 복수의 핀형 활성 영역(F1) 각각에 일체로 연결된 기판(502)과, 복수의 핀형 활성 영역(F1) 각각의 측벽을 덮는 소자분리막(512)을 포함한다. 기판(502) 및 소자분리막(512)은 도 5a 및 도 5b를 참조하여 설명한 기판(102) 및 소자분리막(112)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 수직 방향(Z 방향)에서 기판(502)의 두께(502T)는 소자분리막(512)의 두께보다 더 클 수 있다.
백사이드 소스/드레인 콘택(DBC5)이 기판(502) 및 핀형 활성 영역(F1)을 수직 방향(Z 방향)으로 관통하여 복수의 소스/드레인 영역(130) 중 프론트사이드 소스/드레인 콘택(CA)이 연결되지 않는 소스/드레인 영역(130)에 전기적으로 연결되도록 구성될 수 있다. 백사이드 파워 레일(BPW3)은 백사이드 절연막(109)을 수직 방향(Z 방향)으로 관통하여 백사이드 소스/드레인 콘택(DBC5)에 연결될 수 있다. 백사이드 소스/드레인 콘택(DBC5)과 소스/드레인 영역(130)과의 사이에는 금속 실리사이드막(592)이 개재될 수 있다. 금속 실리사이드막(592)에 대한 보다 상세한 구성은 도 3a 및 도 3b를 참조하여 금속 실리사이드막(172)에 대하여 상술한 바와 대체로 동일하다.
백사이드 소스/드레인 콘택(DBC5)은 도전성 배리어 패턴(594) 및 콘택 플러그(596)를 포함할 수 있다. 도전성 배리어 패턴(594) 및 콘택 플러그(596)에 대한 보다 상세한 구성은 도 3a 및 도 3b를 참조하여 도전성 배리어 패턴(174) 및 콘택 플러그(176)에 대하여 상술한 바와 대체로 동일하다.
백사이드 소스/드레인 콘택(DBC5)의 측벽은 절연 스페이서(590)로 포위될 수 있다. 절연 스페이서(590)는 콘택 공간(DBH5)에서 소자분리막(512)에 접하고 수직 방향(Z 방향)을 따라 길게 연장되는 부분과, 기판(502)을 수직 방향(Z 방향)으로 관통하고 기판(502)에 접하는 부분을 포함할 수 있다. 백사이드 소스/드레인 콘택(DBC5)은 절연 스페이서(590)를 사이에 두고 기판(502)으로부터 이격될 수 있다. 절연 스페이서(590)에 대한 보다 상세한 구성은 도 3a, 도 3b, 및 도 3d를 참조하여 절연 스페이서(190)에 대하여 설명한 바와 대체로 동일하다.
백사이드 소스/드레인 콘택(DBC5)은 콘택 공간(DBH5)에서 소자분리막(512) 및 핀형 활성 영역(F1) 각각에 대면하며 수직 방향(Z 방향)으로 길게 연장되는 제1 부분(P51)과, 제1 부분(P51)에 일체로 연결되고 기판(502)을 수직 방향(Z 방향)으로 관통하는 제2 부분(P52)을 포함할 수 있다. 백사이드 소스/드레인 콘택(DBC5)의 제1 부분(P51)은 핀형 활성 영역(F1) 및 소자분리막(112) 각각에 대면하는 측벽을 가질 수 있다. 백사이드 소스/드레인 콘택(DBC5)의 제2 부분(P52)은 기판(102)에 대면하는 측벽을 가질 수 있다.
수직 방향(Z 방향)에서, 백사이드 소스/드레인 콘택(DBC5)의 제1 부분(P51)의 길이는 백사이드 소스/드레인 콘택(DBC5)의 제2 부분(P52)의 길이보다 더 작을 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 수직 방향(Z 방향)에서, 백사이드 소스/드레인 콘택(DBC5)의 제1 부분(P51)의 길이는 백사이드 소스/드레인 콘택(DBC5)의 제2 부분(P52)의 길이와 같거나 유사할 수도 있다.
제2 수평 방향(Y 방향)에서, 백사이드 소스/드레인 콘택(DBC5)의 제2 부분(P52)의 폭은 백사이드 소스/드레인 콘택(DBC5)의 제1 부분(P51)의 폭보다 더 클 수 있다. 백사이드 소스/드레인 콘택(DBC5)은 기판(502)과 소자분리막(512)과의 사이의 경계면에 인접한 부분에서 제1 부분(P51)과 제2 부분(P52)과의 사이에 단차부(ST5)를 포함할 수 있다. 이와 같이 제2 수평 방향(Y 방향)에서 백사이드 소스/드레인 콘택(DBC5)의 제2 부분(P52)의 폭이 비교적 큰 경우에도 집적회로 소자(500)의 제조 과정에서 복수의 백사이드 소스/드레인 콘택(DBC5)이 배치되는 콘택 공간(DBH5)을 형성하기 위한 식각 공정을 수행할 때, 기판(502)이 식각된 후 소자분리막(512)이 노출되는 시점부터는 핀형 활성 영역(F1) 중 제거 대상의 국부 영역이 소자분리막(512)에 의해 자기정렬되는 방식으로 선택적으로 식각될 수 있다. 따라서, 콘택 공간(DBH5)을 형성하기 위한 식각 공정을 수행할 때, 백사이드 소스/드레인 콘택(DBC5)이 연결되는 소스/드레인 영역(130)과 콘택 공간(DBH5)과의 얼라인 정확도가 향상될 수 있다.
도 8, 도 9, 및 도 10은 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(600, 700, 800)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 8, 도 9, 및 도 10에서 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 8, 도 9, 및 도 10을 참조하면, 집적회로 소자(600, 700, 800)는 도 2와 도 3a 내지 도 3d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(600, 700, 800)에서 복수의 프론트사이드 소스/드레인 콘택(CA)의 평면 형상 및 위치와 복수의 백사이드 소스/드레인 콘택(DBC)의 위치는 도 8, 도 9, 및 도 10에 예시한 바와 같이 다양하게 선택될 수 있다.
이상, 도 2 내지 도 10을 참조하여 본 발명의 기술적 사상에 의한 집적회로 소자들의 예시적인 구성을 설명하였으나, 본 발명의 기술적 사상은 본 명세서에 예시된 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 상세히 설명한다.
도 11a 내지 도 21b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로, 도 11a, 도 12a, ..., 및 도 21a는 도 2의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다. 도 11b, 도 12b, ..., 및 도 21b는 도 2의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다. 도 11c, 도 12c, ..., 및 도 16c는 도 2의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다. 도 11a 내지 도 21b를 참조하여 도 2와 도 3a 내지 도 3d를 참조하여 설명한 집적회로 소자(100)의 제조 방법을 설명한다. 도 11a 내지 도 21b에서, 도 2와 도 3a 내지 도 3d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11a, 도 11b, 및 도 11c를 참조하면, 백사이드 면(102B) 및 프론트사이드 면(102F)을 가지는 기판(102)을 준비하고, 기판(102)의 프론트사이드 면(102F) 위에 희생층(PL)을 형성하고, 희생층(PL) 위에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층할 수 있다.
복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)은 식각 선택비가 서로 다른 반도체 재료로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 나노시트 반도체층(NS)은 Si 층으로 이루어지고, 복수의 희생 반도체층(104)은 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104) 내에서 Ge 함량은 일정할 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층은 약 5 원자% 내지 약 50 원자%, 예를 들면 약 10 원자% 내지 약 40 원자%의 범위 내에서 선택되는 일정한 Ge 함량을 가질 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층 내에서의 Ge 함량은 필요에 따라 다양하게 선택될 수 있다.
희생층(PL)은 복수의 희생 반도체층(104)과 유사하게 SiGe 층으로 이루어질 수 있다. 단, 희생층(PL)을 구성하는 SiGe 층에서의 Ge 함량은 복수의 희생 반도체층(104)을 구성하는 SiGe 층에서의 Ge 함량보다 더 클 수 있다. 예시적인 실시예들에서, 희생층(PL)은 약 60 원자% 내지 약 70 원자%의 범위 내에서 선택되는 Ge 함량을 가질 수 있다. 예를 들면, 희생층(PL)은 약 65 원자%의 Ge 함량을 가질 수 있다.
도 12a, 도 12b, 및 도 12c를 참조하면, 도 11a, 도 11b, 및 도 11c의 결과물에서 복수의 희생 반도체층(104), 복수의 나노시트 반도체층(NS), 희생층(PL), 및 기판(102) 각각의 일부를 식각하여 기판(102)에 트렌치 영역(T1)을 한정하는 복수의 핀형 활성 영역(F1)을 형성할 수 있다. 복수의 핀형 활성 영역(F1) 각각의 상면 위에 희생층(PL), 복수의 희생 반도체층(104), 및 복수의 나노시트 반도체층(NS)의 적층 구조물이 남아 있을 수 있다.
그 후, 상기 적층 구조물의 측벽에서 노출되는 희생층(PL)을 식각 정지층(ESL)으로 치환할 수 있다. 예시적인 실시예들에서, 희생층(PL)을 식각 정지층(ESL)으로 치환하기 위하여, 먼저 상기 적층 구조물의 측벽으로부터 희생층(PL)을 선택적으로 제거한 후, 희생층(PL)이 있던 공간을 식각 정지층(ESL)으로 채울 수 있다. 희생층(PL)을 선택적으로 제거하기 위하여 Ge 함량 차이를 이용하는 선택적 습식 식각 공정을 수행할 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 도 12a, 도 12b, 및 도 12c의 결과물에서 트렌치 영역(T1)을 채우는 소자분리막(112)을 형성할 수 있다. 소자분리막(112)이 형성된 후, 복수의 핀형 활성 영역(F1) 각각의 측벽과 식각 정지층(ESL)의 측벽이 소자분리막(112)으로 덮일 수 있다.
그 후, 식각 정지층(ESL), 복수의 희생 반도체층(104), 및 복수의 나노시트 반도체층(NS)의 적층 구조물 위에 복수의 더미 게이트 구조물(DGS)을 형성할 수 있다. 복수의 더미 게이트 구조물(DGS)은 각각 제2 수평 방향(Y 방향)으로 길게 연장되도록 형성될 수 있다. 복수의 더미 게이트 구조물(DGS)은 각각 산화막(D122), 더미 게이트층(D124), 및 캡핑층(D126)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 더미 게이트층(D124)은 폴리실리콘으로 이루어지고, 캡핑층(D126)은 실리콘 질화막으로 이루어질 수 있다.
복수의 더미 게이트 구조물(DGS) 각각의 양 측벽을 덮는 복수의 외측 절연 스페이서(118)를 형성한 후, 복수의 더미 게이트 구조물(DGS) 및 복수의 외측 절연 스페이서(118)를 식각 마스크로 이용하여 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 식각하여, 나노시트 반도체층(NS)을 복수의 나노시트 스택(NSS)으로 분할하고, 식각 정지층(ESL) 위에 복수의 리세스(R1)를 형성할 수 있다. 복수의 나노시트 스택(NSS)은 각각 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 복수의 리세스(R1)를 형성하기 위하여 건식 식각, 습식 식각, 또는 이들의 조합을 이용하여 식각할 수 있다. 복수의 리세스(R1)가 형성된 후, 핀형 활성 영역(F1) 각각의 양 측에서 소자분리막(112) 위에 복수의 리세스(R1)에 인접하게 배치되는 복수의 리세스측 절연 스페이서(119)가 형성될 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 도 13a, 도 13b, 및 도 13c의 결과물에서 복수의 리세스(R1)를 채우는 복수의 소스/드레인 영역(130)을 형성할 수 있다. 복수의 소스/드레인 영역(130)을 형성하기 위하여, 복수의 리세스(R1)에서 노출되는 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 측벽으로부터 반도체 물질을 에피택셜 성장시킬 수 있다.
그 후, 복수의 소스/드레인 영역(130)이 형성된 결과물을 덮는 절연 라이너(142)를 형성하고, 절연 라이너(142) 위에 게이트간 절연막(144)을 형성한 후, 절연 라이너(142) 및 게이트간 절연막(144) 각각의 일부를 식각하여 복수의 캡핑층(D126)의 상면을 노출시킬 수 있다. 그 후, 복수의 캡핑층(D126)을 제거하여 더미 게이트층(D124)을 노출시키고, 게이트간 절연막(144)의 상면과 더미 게이트층(D124)의 상면이 대략 동일한 레벨로 되도록 절연 라이너(142) 및 게이트간 절연막(144)을 일부 제거할 수 있다.
도 15a, 도 15b, 및 도 15c를 참조하면, 도 14a, 도 14b, 및 도 14c의 결과물로부터 더미 게이트층(D124) 및 그 하부의 산화막(D122)을 제거하여 게이트 공간(GS)을 마련하고, 게이트 공간(GS)을 통해 복수의 나노시트 스택(NSS)을 노출시킬 수 있다. 그 후, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(104)을 게이트 공간(GS)을 통해 제거하여, 게이트 공간(GS)을 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 사이의 공간과, 제1 나노시트(N1)와 식각 정지층(ESL)과의 사이의 공간까지 확장할 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 복수의 희생 반도체층(104)의 식각 선택비 차이를 이용할 수 있다.
복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 액상 또는 기상의 에천트를 사용할 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 CH3COOH 기반 식각액, 예를 들면 CH3COOH, HNO3, 및 HF의 혼합물로 이루어지는 식각액, 또는 CH3COOH, H2O2, 및 HF의 혼합물로 이루어지는 식각액을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 16a, 도 16b, 및 도 16c를 참조하면, 도 15a, 도 15b, 및 도 15c의 결과물에서 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3), 식각 정지층(ESL), 및 소자분리막(112) 각각의 노출된 표면들을 덮는 게이트 유전막(152)을 형성할 수 있다. 게이트 유전막(152)을 형성하기 위하여 ALD(atomic layer deposition) 공정을 이용할 수 있다.
그 후, 게이트 유전막(152) 위에서 게이트 공간(GS)(도 15a 및 도 15c 참조)의 일부를 채우는 게이트 라인(160)과, 게이트 공간(GS)에서 게이트 라인(160) 및 게이트 유전막(152) 각각의 상면을 덮는 캡핑 절연 패턴(168)을 형성할 수 있다.
도 17a 및 도 17b를 참조하면, 도 16a, 도 16b, 및 도 16c의 결과물에서 게이트간 절연막(144) 및 절연 라이너(142)를 관통하여 소스/드레인 영역(130)을 노출시키는 복수의 소스/드레인 콘택홀을 형성한 후, 상기 복수의 소스/드레인 콘택홀을 통해 소스/드레인 영역(130)의 일부 영역을 이방성 식각 공정으로 제거하여 상기 복수의 소스/드레인 콘택홀이 기판(102) 측으로 더 길게 연장되도록 할 수 있다. 그 후, 상기 복수의 소스/드레인 콘택홀 각각에서 노출되는 소스/드레인 영역(130) 위에 금속 실리사이드막(172)을 형성할 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(172)을 형성하기 위하여, 소스/드레인 영역(130)의 노출 표면을 컨포멀하게 덮는 금속 라이너(도시 생략)를 형성하고, 열처리하여 소스/드레인 영역(130)과 상기 금속 라이너를 구성하는 금속과의 반응을 유도하는 공정을 포함할 수 있다. 금속 실리사이드막(172)이 형성된 후, 상기 금속 라이너의 잔류 부분은 제거될 수 있다. 금속 실리사이드막(172)의 형성 공정시 소스/드레인 영역(130)의 일부가 소모될 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(172)이 티타늄 실리사이드막으로 이루어지는 경우, 상기 금속 라이너는 Ti 막으로 이루어질 수 있다.
그 후, 상기 복수의 소스/드레인 콘택홀 각각의 내부에 도전성 배리어 패턴(174) 및 콘택 플러그(176)를 포함하는 프론트사이드 소스/드레인 콘택(CA)을 형성할 수 있다.
도 18a 및 도 18b를 참조하면, 도 17a 및 도 17b의 결과물에서 게이트간 절연막(144), 복수의 프론트사이드 소스/드레인 콘택(CA), 및 복수의 캡핑 절연 패턴(168) 각각의 상면을 덮는 식각 정지막(182) 및 상부 절연막(184)을 차례로 형성하여 상부 절연 구조물(180)을 형성할 수 있다.
그 후, 상부 절연 구조물(180)을 수직 방향(Z 방향)으로 관통하여 복수의 프론트사이드 소스/드레인 콘택(CA)에 연결되는 복수의 소스/드레인 비아 콘택(VA)과, 상부 절연 구조물(180) 및 캡핑 절연 패턴(168)을 수직 방향(Z 방향)으로 관통하여 게이트 라인(160)에 연결되는 게이트 콘택(CB)(도 3c 참조)을 형성할 수 있다. 소스/드레인 비아 콘택(VA) 및 게이트 콘택(CB)는 동시에 형성될 수도 있고 별도의 공정으로 따로 형성될 수도 있다. 소스/드레인 비아 콘택(VA) 및 게이트 콘택(CB)의 형성 순서는 특별히 제한되지 않는다.
그 후, 상부 절연 구조물(180)을 덮는 층간절연막(186)과, 층간절연막(186)을 관통하는 복수의 상부 배선층(M1)을 형성할 수 있다. 복수의 상부 배선층(M1)은 소스/드레인 비아 콘택(VA)에 연결되는 상부 배선층(M1)과, 게이트 콘택(CB)에 연결되는 상부 배선층(M1)을 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 도 18a 및 도 18b의 결과물에서 기판(102)의 백사이드 면(102B)으로부터 기판(102)을 제거하여 복수의 핀형 활성 영역(F1) 각각의 저면과, 소자분리막(112)의 저면을 노출시킬 수 있다. 기판(102)을 제거하기 위하여, 기계적인 그라인딩(grinding) 공정, CMP(chemical mechanical polishing) 공정, 습식 식각 공정, 또는 이들의 조합으로부터 선택되는 적어도 하나의 공정을 이용할 수 있다.
도 20a 및 도 20b를 참조하면, 도 19a 및 도 19b의 결과물에서 노출된 복수의 핀형 활성 영역(F1) 및 소자분리막(112) 각각의 저면 위에 하드마스크 패턴(MB)을 형성할 수 있다. 하드마스크 패턴(MB)은 복수의 핀형 활성 영역(F1) 중 제거 대상의 국부 영역을 노출시키는 개구(MH)를 가질 수 있다. 그 후, 하드마스크 패턴(MB)을 식각 마스크로 이용하고 식각 정지층(ESL)을 식각 종료점으로 이용하여 개구(MH)를 통해 노출된 핀형 활성 영역(F1)의 국부 영역을 이방성 식각하여 식각 정지층(ESL)을 노출시키는 콘택 공간(DBH)을 형성할 수 있다. 하드마스크 패턴(MB)은 핀형 활성 영역(F1) 및 소자분리막(112) 각각의 구성 물질에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 하드마스크 패턴(MB)은 실리콘 질화막, 탄소 함유막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
그 후, 콘택 공간(DBH)을 통해 노출된 식각 정지층(ESL)을 식각하여 소스/드레인 영역(130)을 노출시키고, 콘택 공간(DBH)을 통해 노출된 소스/드레인 영역(130)의 일부 영역을 이방성 식각 공정으로 제거하여 콘택 공간(DBH)이 소스/드레인 영역(130)의 내측으로 더 길게 연장되도록 할 수 있다. 예시적인 실시예들에서, 콘택 공간(DBH)을 형성하기 위한 이방성 식각 공정은 플라즈마를 이용하여 수행될 수 있다.
콘택 공간(DBH)을 형성하기 위하여 핀형 활성 영역(F1)의 국부 영역을 이방성 식각하는 동안 상기 이방성 식각 공정은 소자분리막(112)을 이용하여 자기정렬 방식으로 진행될 수 있다. 이에 따라, 콘택 공간(DBH)을 형성하는 데 있어서 엄격한 디자인 룰을 적용하지 않고도 콘택 공간(DBH)이 원하는 위치에 용이하게 얼라인될 수 있다.
도 21a 및 도 21b를 참조하면, 도 20a 및 도 20b의 결과물에서 콘택 공간(DBH)을 통해 노출되는 소스/드레인 영역(130)의 표면에 금속 실리사이드막(192)을 형성하는 공정과, 콘택 공간(DBH)의 내부 측벽에서 노출되는 표면들, 특히 핀형 활성 영역(F1)의 일부인 제1 핀 부분(F1A) 및 제2 핀 부분(F1B) 중 콘택 공간(DBH)에 대면하는 측벽들을 덮는 절연 스페이서(190)를 형성하는 공정과, 금속 실리사이드막(192) 및 절연 스페이서(190) 위에서 콘택 공간(DBH)을 채우는 백사이드 소스/드레인 콘택(DBC)을 형성하는 공정을 수행할 수 있다. 백사이드 소스/드레인 콘택(DBC)은 도전성 배리어 패턴(194) 및 콘택 플러그(196)를 포함할 수 있다. 금속 실리사이드막(192) 및 백사이드 소스/드레인 콘택(DBC)을 형성하기 위하여, 도 17a 및 도 17b를 참조하여 금속 실리사이드막(172) 및 프론트사이드 소스/드레인 콘택(CA)의 형성 공정에 대하여 설명한 바와 유사한 공정들을 수행할 수 있다.
그 후, 도 21a 및 도 21b의 결과물에서 노출된 복수의 핀형 활성 영역(F1) 및 소자분리막(112) 각각의 저면을 덮는 백사이드 절연막(109)을 형성하고, 백사이드 절연막(109)을 수직 방향(Z 방향)으로 관통하여 백사이드 소스/드레인 콘택(DBC) 의 일단에 접하는 백사이드 파워 레일(BPW)을 형성하여 도 2와 도 3a 내지 도 3d를 참조하여 설명한 집적회로 소자(100)를 제조할 수 있다.
도 22는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다. 도 22에는 도 2의 Y1 - Y1' 선 단면에 대응하는 부분의 중간 공정 과정에서의 단면 구조가 예시되어 있다. 도 22를 참조하여 도 4a 내지 도 4c를 참조하여 설명한 집적회로 소자(200)의 제조 방법을 설명한다. 도 22에서, 도 2 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 22를 참조하면, 도 11a 내지 도 13c를 참조하여 설명한 공정들을 수행할 수 있다. 단, 본 예에서는 소자분리막(112) 대신 소자분리막(212)을 형성할 수 있다. 소자분리막(212)을 형성하기 위하여, 트렌치 영역(T1)에서 기판(102) 및 복수의 핀형 활성 영역(F1) 각각의 노출된 표면을 컨포멀하게 덮는 절연 라이너(212A)를 형성하고 절연 라이너(212A) 상에 남아 있는 트렌치 영역(T1)을 매립 절연막(212B)으로 채울 수 있다. 그 후, 도 14a 내지 도 21b를 참조하여 설명한 공정들을 수행하여 도 4a 내지 도 4c를 참조하여 설명한 집적회로 소자(200)를 제조할 수 있다.
도 23a 내지 도 25b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로, 도 23a, 도 24a, 및 도 25b는 도 2의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다. 도 23b, 도 24b, 및 도 25b는 도 2의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 예시적인 단면 구조를 보여주는 단면도들이다. 도 23a 내지 도 25b를 참조하여 도 5a 및 도 5b를 참조하여 설명한 집적회로 소자(300)의 제조 방법을 설명한다. 도 23a 내지 도 25b에서, 도 2 내지 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 23a 및 도 23b를 참조하면, 도 11a 내지 도 18b를 참조하여 설명한 공정들을 수행할 수 있다. 그 후, 도 18a 및 도 18b의 결과물에서 기판(102)의 백사이드 면(102B)으로부터 기판(102)의 일부를 제거하여 기판(102)의 두께를 감소시킬 수 있다. 이를 위하여, 기계적인 그라인딩 공정, CMP 공정, 습식 식각 공정, 또는 이들의 조합으로부터 선택되는 적어도 하나의 공정을 이용할 수 있다. 기판(102)의 일부가 제거된 후, 감소된 두께를 가지는 기판(102)의 저면(102G)이 노출될 수 있다.
도 24a 및 도 24b를 참조하면, 도 23a 및 도 23b의 결과물에서 노출된 기판(102)의 저면(102G) 위에 개구(MH2)를 가지는 하드마스크 패턴(MB3)을 형성할 수 있다. 개구(MH2)는 핀형 활성 영역(F1) 중 제거 대상의 국부 영역과 수직 방향(Z 방향)으로 얼라인되는 위치에 배치될 수 있다. 하드마스크 패턴(MB2)에 대한 보다 상세한 구성은 도 20a 및 도 20b를 참조하여 하드마스크 패턴(MB)에 대하여 설명한 바와 대체로 동일하다. 단, 제2 수평 방향(Y 방향)에서 하드마스크 패턴(MB2)의 개구(MH2)의 폭은 핀형 활성 영역(F1) 중 제거 대상의 국부 영역의 폭보다 더 클 수 있다.
그 후, 하드마스크 패턴(MB2)을 식각 마스크로 이용하고 식각 정지층(ESL)을 식각 종료점으로 이용하여 개구(MH2)를 통해 노출된 기판(102)을 이방성 식각하고, 이어서 노출되는 핀형 활성 영역(F1)의 국부 영역을 이방성 식각하여 식각 정지층(ESL)을 노출시키는 콘택 공간(DBH3)을 형성할 수 있다. 그 후, 콘택 공간(DBH3)을 통해 노출된 식각 정지층(ESL)을 식각하여 소스/드레인 영역(130)을 노출시키고, 콘택 공간(DBH3)을 통해 노출된 소스/드레인 영역(130)의 일부 영역을 이방성 식각 공정으로 제거하여 콘택 공간(DBH3)이 소스/드레인 영역(130)의 내측으로 더 길게 연장되도록 할 수 있다. 예시적인 실시예들에서, 콘택 공간(DBH3)을 형성하기 위한 이방성 식각 공정은 플라즈마를 이용하여 수행될 수 있다.
콘택 공간(DBH3)을 형성하기 위하여 핀형 활성 영역(F1)의 국부 영역을 이방성 식각하는 동안 상기 이방성 식각 공정은 소자분리막(112)을 이용하여 자기정렬 방식으로 진행될 수 있다. 이에 따라, 콘택 공간(DBH3)을 형성하는 데 있어서 엄격한 디자인 룰을 적용하지 않고도 콘택 공간(DBH3)이 원하는 위치에 용이하게 얼라인될 수 있다.
도 25a 및 도 25b를 참조하면, 도 24a 및 도 24b의 결과물에서 도 21a 및 도 21b를 참조하여 설명한 바와 유사한 공정들을 수행할 수 있다. 즉, 콘택 공간(DBH3)을 통해 노출되는 소스/드레인 영역(130)의 표면에 금속 실리사이드막(392)을 형성하는 공정과, 콘택 공간(DBH3)의 내부 측벽에서 노출되는 표면들, 특히 핀형 활성 영역(F1)의 일부인 제1 핀 부분(F1A) 및 제2 핀 부분(F1B) 중 콘택 공간(DBH3)에 대면하는 측벽들과 기판(102) 중 콘택 공간(DBH3)에 대면하는 측벽을 덮는 절연 스페이서(390)를 형성하는 공정과, 금속 실리사이드막(392) 및 절연 스페이서(390) 위에서 콘택 공간(DBH3)을 채우는 백사이드 소스/드레인 콘택(DBC3)을 형성하는 공정을 수행할 수 있다. 백사이드 소스/드레인 콘택(DBC3)은 도전성 배리어 패턴(394) 및 콘택 플러그(396)를 포함할 수 있다.
그 후, 도 25a 및 도 25b의 결과물에서 노출된 기판(102)의 저면(102G)을 덮는 백사이드 절연막(109)을 형성하고, 백사이드 절연막(109)을 수직 방향(Z 방향)으로 관통하여 백사이드 소스/드레인 콘택(DBC3)의 일단에 접하는 백사이드 파워 레일(BPW)을 형성하여 도 5a 및 도 5b를 참조하여 설명한 집적회로 소자(300)를 제조할 수 있다.
이상, 도 11a 내지 도 25b를 참조하여 도 2 내지 도 5b에 예시한 집적회로 소자(100, 200, 300)의 예시적인 제조 방법들을 설명하였으나, 도 11a 내지 도 25b를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 6 내지 도 10에 예시한 집적회로 소자(400, 500, 600, 700, 800) 및 이들로부터 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당 업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 130: 소스/드레인 영역, 174: 도전성 배리어 패턴, 176: 콘택 플러그, 194: 도전성 배리어 패턴, 196: 콘택 플러그, CA: 프론트사이드 소스/드레인 콘택, CB: 게이트 콘택, DBC: 백사이드 소스/드레인 콘택.

Claims (10)

  1. 콘택 공간을 사이에 두고 제1 수평 방향으로 서로 이격되고, 각각 상기 제1 수평 방향의 일직선을 따라 길게 연장된 제1 핀 부분 및 제2 핀 부분을 포함하는 핀형 활성 영역과,
    상기 핀형 활성 영역 위에서 상기 콘택 공간과 수직 방향으로 오버랩되는 위치에 배치된 제1 소스/드레인 영역과,
    상기 제1 핀 부분의 위에 배치되며 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 게이트 라인과,
    상기 제1 핀 부분 및 상기 제2 핀 부분 각각의 상기 제2 수평 방향에서의 양 측벽을 덮으며 상기 제2 수평 방향에서 상기 콘택 공간의 폭을 한정하는 소자분리막과,
    상기 콘택 공간을 채우며 상기 제1 소스/드레인 영역에 전기적으로 연결되도록 구성되고, 상기 제1 핀 부분, 상기 제2 핀 부분, 및 상기 소자분리막 각각에 대면하는 측벽을 가지는 백사이드 소스/드레인 콘택과,
    상기 제1 핀 부분 및 상기 제2 핀 부분 각각의 상면에 접하며 상기 제1 핀 부분과 상기 게이트 라인과의 사이에 개재된 식각 정지층을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 핀 부분 및 상기 제2 핀 부분을 사이에 두고 상기 식각 정지층으로부터 상기 수직 방향으로 이격된 백사이드 절연막과,
    상기 백사이드 절연막을 상기 수직 방향으로 관통하여 상기 백사이드 소스/드레인 콘택에 연결된 백사이드 파워 레일을 더 포함하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 게이트 라인은 상기 식각 정지층을 사이에 두고 상기 제1 핀 부분으로부터 상기 수직 방향으로 이격된 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 핀 부분의 위에 배치되며 상기 제1 소스/드레인 영역에 접하는 적어도 하나의 나노시트를 더 포함하고,
    상기 게이트 라인은 상기 적어도 하나의 나노시트를 포위하도록 구성된 집적회로 소자.
  5. 제1항에 있어서,
    상기 핀형 활성 영역의 상기 제1 핀 부분 위에 배치되며 상기 게이트 라인을 사이에 두고 상기 제1 소스/드레인 영역으로부터 상기 제1 수평 방향으로 이격된 제2 소스/드레인 영역과,
    상기 제2 소스/드레인 영역에 전기적으로 연결되도록 구성되며 상기 제2 소스/드레인 영역을 사이에 두고 상기 제1 핀 부분으로부터 상기 수직 방향으로 이격된 프론트사이드 소스/드레인 콘택을 더 포함하고,
    상기 제2 소스/드레인 영역은 상기 식각 정지층에 접하는 저면을 가지고,
    상기 프론트사이드 소스/드레인 콘택은 상기 제2 소스/드레인 영역을 사이에 두고 상기 제1 핀 부분으로부터 상기 수직 방향으로 이격되어 있는 집적회로 소자.
  6. 제1항에 있어서,
    상기 제1 핀 부분의 위에 배치되며 상기 게이트 라인에 의해 포위되고, 상기 제1 소스/드레인 영역에 접하는 적어도 하나의 나노시트와,
    상기 제1 핀 부분 위에 배치되며 상기 게이트 라인을 사이에 두고 상기 제1 소스/드레인 영역으로부터 상기 제1 수평 방향으로 이격되고, 상기 식각 정지층에 접하는 저면과 상기 적어도 하나의 나노시트에 접하는 표면을 가지는 제2 소스/드레인 영역과,
    상기 제2 소스/드레인 영역에 전기적으로 연결되도록 구성되며 상기 제2 소스/드레인 영역을 사이에 두고 상기 제1 핀 부분으로부터 상기 수직 방향으로 이격된 프론트사이드 소스/드레인 콘택을 더 포함하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 제1 핀 부분 및 상기 제2 핀 부분 각각에 일체로 연결되고 상기 소자분리막의 저면에 접하는 기판과,
    상기 기판을 사이에 두고 상기 소자분리막으로부터 상기 수직 방향으로 이격된 백사이드 절연막과,
    상기 백사이드 절연막을 상기 수직 방향으로 관통하여 상기 백사이드 소스/드레인 콘택에 연결된 백사이드 파워 레일을 더 포함하고,
    상기 백사이드 소스/드레인 콘택은 상기 콘택 공간을 채우며 상기 소자분리막, 상기 제1 핀 부분, 및 상기 제2 핀 부분 각각에 대면하는 제1 부분과, 상기 기판을 상기 수직 방향으로 관통하며 상기 제1 부분에 일체로 연결된 제2 부분을 포함하고, 상기 제2 수평 방향에서 상기 제2 부분의 폭은 상기 제1 부분의 폭보다 더 크고,
    상기 백사이드 소스/드레인 콘택은 상기 기판과 상기 소자분리막과의 사이의 경계면에 인접한 부분에서 상기 제1 부분과 상기 제2 부분과의 사이에 단차부를 포함하는 집적회로 소자.
  8. 제1 수평 방향으로 길게 연장되고 상호 평행한 복수의 핀형 활성 영역과,
    상기 복수의 핀형 활성 영역 상에 배치된 복수의 소스/드레인 영역과,
    상기 복수의 핀형 활성 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 복수의 게이트 라인과,
    상기 복수의 핀형 활성 영역 각각의 측벽을 덮는 소자분리막과,
    상기 복수의 핀형 활성 영역 중에서 선택된 제1 핀형 활성 영역을 수직 방향으로 관통하여 상기 복수의 소스/드레인 영역 중에서 선택된 제1 소스/드레인 영역에 전기적으로 연결되도록 구성되고, 상기 제1 핀형 활성 영역 및 상기 소자분리막 각각에 대면하는 측벽을 가지는 백사이드 소스/드레인 콘택과,
    상기 복수의 소스/드레인 영역 중에서 선택되고 상기 제1 소스/드레인 영역으로부터 이격된 제2 소스/드레인 영역에 전기적으로 연결되도록 구성되고, 상기 제2 소스/드레인 영역을 사이에 두고 상기 복수의 핀형 활성 영역 중에서 선택되는 적어도 하나의 핀형 활성 영역으로부터 상기 수직 방향으로 이격된 프론트사이드 소스/드레인 콘택과,
    상기 제1 핀형 활성 영역과 상기 복수의 게이트 라인과의 사이에 개재되고 상기 제1 핀형 활성 영역의 상면에 접하는 식각 정지층을 포함하고,
    상기 식각 정지층은 상기 백사이드 소스/드레인 콘택의 측벽에 대면하는 부분을 포함하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 복수의 핀형 활성 영역 각각에 일체로 연결되고 상기 소자분리막의 저면에 접하는 기판과,
    상기 기판을 사이에 두고 상기 소자분리막으로부터 상기 수직 방향으로 이격된 백사이드 절연막과,
    상기 백사이드 절연막을 상기 수직 방향으로 관통하여 상기 백사이드 소스/드레인 콘택에 연결된 백사이드 파워 레일을 더 포함하고,
    상기 백사이드 소스/드레인 콘택은 상기 제1 핀형 활성 영역에 대면하는 측벽을 가지는 제1 부분과, 상기 기판에 대면하는 측벽을 가지고 상기 제1 부분에 일체로 연결된 제2 부분을 포함하고, 상기 제2 수평 방향에서 상기 제2 부분의 폭은 상기 제1 부분의 폭보다 더 크고,
    상기 백사이드 소스/드레인 콘택은 상기 기판과 상기 소자분리막과의 사이의 경계면에 인접한 부분에서 상기 제1 부분과 상기 제2 부분과의 사이에 단차부를 포함하는 집적회로 소자.
  10. 콘택 공간을 사이에 두고 제1 수평 방향으로 서로 이격되고, 각각 상기 제1 수평 방향의 일직선을 따라 길게 연장된 제1 핀 부분 및 제2 핀 부분을 포함하는 핀형 활성 영역과,
    상기 제1 핀 부분 위에 배치된 적어도 하나의 나노시트와,
    상기 핀형 활성 영역 위에서 상기 콘택 공간과 수직 방향으로 오버랩되는 위치에 배치되며 상기 적어도 하나의 나노시트에 접하는 제1 소스/드레인 영역과,
    상기 제1 핀 부분의 위에서 상기 적어도 하나의 나노시트를 포위하며 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 게이트 라인과,
    상기 제1 핀 부분 위에서 상기 게이트 라인을 사이에 두고 상기 제1 소스/드레인 영역으로부터 상기 제1 수평 방향으로 이격된 위치에 배치되며 상기 적어도 하나의 나노시트에 접하는 제2 소스/드레인 영역과,
    상기 제1 핀 부분 및 상기 제2 핀 부분 각각의 상기 제2 수평 방향에서의 양 측벽을 덮으며 상기 제2 수평 방향에서 상기 콘택 공간의 폭을 한정하는 소자분리막과,
    상기 콘택 공간을 채우며 상기 제1 소스/드레인 영역에 전기적으로 연결되도록 구성되고, 상기 제1 핀 부분, 상기 제2 핀 부분, 및 상기 소자분리막 각각에 대면하는 측벽을 가지는 백사이드 소스/드레인 콘택과,
    상기 제2 소스/드레인 영역에 전기적으로 연결되도록 구성되고, 상기 제2 소스/드레인 영역을 사이에 두고 상기 핀형 활성 영역으로부터 상기 수직 방향으로 이격된 프론트사이드 소스/드레인 콘택과,
    상기 제1 핀 부분 및 상기 제2 핀 부분 각각의 상면에 접하며, 상기 제1 핀 부분과 상기 게이트 라인과의 사이에 개재되는 부분과, 상기 백사이드 소스/드레인 콘택의 측벽에 대면하는 부분을 포함하는 식각 정지층을 포함하는 집적회로 소자.
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