KR20210120718A - 집적회로 소자 - Google Patents

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KR20210120718A
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insulating
line
capping
region
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배덕한
박주훈
엄명윤
장광용
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삼성전자주식회사
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    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

집적회로 소자는 기판 상에서 제1 수평 방향으로 연장된 핀형 활성 영역과, 상기 핀형 활성 영역 상에서 제2 수평 방향으로 연장된 게이트 라인과, 상기 핀형 활성 영역 위에서 게이트 라인의 제1 측벽에 인접하게 배치된 제1 소스/드레인 영역과, 상기 핀형 활성 영역 위에서 게이트 라인의 제2 측벽에 인접하게 배치된 제2 소스/드레인 영역과, 상기 제1 소스/드레인 영역에 연결되고, 수직 방향을 따라 제1 높이를 가지는 제1 세그먼트를 가지는 제1 소스/드레인 콘택 패턴과, 상기 제2 소스/드레인 영역에 연결되고, 상기 수직 방향을 따라 상기 제1 높이보다 작은 제2 높이를 가지는 제2 세그먼트를 가지는 제2 소스/드레인 콘택 패턴과, 상기 게이트 라인 위에서 상기 제2 수평 방향으로 연장되고, 상기 제1 세그먼트와 상기 제2 세그먼트와의 사이에서 상기 제1 수평 방향을 따라 가변적인 두께를 가지는 비대칭 캡핑 부분을 포함하는 절연 캡핑 라인을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성을 확보할 필요가 있다. 이에 따라, 비교적 작은 면적 내에서 배선들 및 콘택들이 차지하는 면적을 줄이면서 배선들 및 콘택들간의 절연 거리를 안정적으로 확보할 수 있고, 신뢰성을 향상시킬 수 있는 집적회로 소자에 대한 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 신뢰도를 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 연장된 핀형 활성 영역과, 상기 핀형 활성 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장된 게이트 라인과, 상기 핀형 활성 영역 위에서 게이트 라인의 제1 측벽에 인접하게 배치된 제1 소스/드레인 영역과, 상기 핀형 활성 영역 위에서 게이트 라인의 상기 제1 측벽의 반대측인 제2 측벽에 인접하게 배치된 제2 소스/드레인 영역과, 상기 제1 소스/드레인 영역에 연결되고, 수직 방향을 따라 제1 높이를 가지는 제1 세그먼트를 가지는 제1 소스/드레인 콘택 패턴과, 상기 제2 소스/드레인 영역에 연결되고, 상기 수직 방향을 따라 상기 제1 높이보다 작은 제2 높이를 가지는 제2 세그먼트를 가지는 제2 소스/드레인 콘택 패턴과, 상기 게이트 라인 위에서 상기 제2 수평 방향으로 연장되고, 상기 제1 세그먼트와 상기 제2 세그먼트와의 사이에서 상기 제1 수평 방향을 따라 가변적인 두께를 가지는 비대칭 캡핑 부분을 포함하는 절연 캡핑 라인을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 상호 평행하게 연장된 복수의 핀형 활성 영역과, 상기 복수의 핀형 활성 영역 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장된 복수의 게이트 라인과, 상기 복수의 게이트 라인을 덮으며 상기 제2 수평 방향으로 연장된 복수의 절연 캡핑 라인과, 상기 복수의 핀형 활성 영역 상에 형성되고 상기 복수의 게이트 라인 각각의 사이에 하나씩 개재된 복수의 소스/드레인 영역과, 상기 복수의 소스/드레인 영역에 연결된 복수의 소스/드레인 콘택 패턴을 포함하고, 상기 복수의 절연 캡핑 라인 중 적어도 하나의 절연 캡핑 라인은 상기 복수의 소스/드레인 콘택 패턴 중 서로 이웃하는 2 개의 소스/드레인 콘택 패턴 사이에 개재되는 비대칭 캡핑 부분을 포함하고, 상기 비대칭 캡핑 부분은 상기 제1 수평 방향을 따라 가변적인 두께를 가진다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 제1 소자 영역, 제2 소자 영역, 및 상기 제1 소자 영역과 상기 제2 소자 영역과의 사이에 개재된 소자간 분리 영역을 가지는 기판과, 상기 제1 소자 영역 및 상기 제2 소자 영역에서 제1 수평 방향으로 상호 평행하게 연장된 복수의 핀형 활성 영역과, 상기 제1 소자 영역, 상기 제2 소자 영역, 및 상기 소자간 분리 영역에서 제2 수평 방향으로 연장되고 상기 복수의 핀형 활성 영역을 덮는 게이트 라인과, 상기 제1 소자 영역, 상기 제2 소자 영역, 및 상기 소자간 분리 영역에서 상기 제2 수평 방향으로 연장되고 상기 게이트 라인을 덮는 절연 캡핑 라인과, 상기 제1 소자 영역에서 상기 게이트 라인의 양측에 배치된 제1 쌍의 소스/드레인 영역과, 상기 제1 소자 영역에서 상기 제1 쌍의 소스/드레인 영역에 연결된 제1 쌍의 소스/드레인 콘택 패턴을 포함하고, 상기 절연 캡핑 라인은 상기 제1 쌍의 소스/드레인 콘택 패턴 사이에 개재되는 비대칭 캡핑 부분을 포함하고, 상기 비대칭 캡핑 부분은 상기 제1 수평 방향을 따라 가변적인 두께를 가진다.
본 발명의 기술적 사상에 의한 집적회로 소자는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 게이트 라인을 덮는 절연 캡핑 라인이 위치에 따라 가변적인 두께를 가짐으로써, 도전 영역들 간의 충분한 절연 거리를 확보하면서도 집적회로 소자의 제조 공정에서 불량 발생 가능성을 줄이는 등 안정적인 공정 수행이 가능하게 될 수 있다. 또한, 원하지 않는 기생 커패시턴스를 줄일 수 있으며, 트랜지스터들에서의 한계 전압 산포가 최소화되어 집적회로 소자의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들로서, 도 2a는 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2b는 도 1의 Y1 - Y1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2c는 도 1의 Y2 - Y2' 선 단면의 일부 구성을 보여주는 단면도이다.
도 3은 도 1에서 "XA" 및 "XB"로 표시한 영역들을 확대하여 도시한 단면도이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들로서, 도 4a는 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면에 대응하는 영역들의 일부 구성을 보여주는 단면도이고, 도 4b는 도 1의 Y1 - Y1' 선 단면에 대응하는 영역의 일부 구성을 보여주는 단면도이고, 도 4c는 도 1의 Y2 - Y2' 선 단면에 대응하는 영역의 일부 구성을 보여주는 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 6은 도 5의 X4 - X4' 선 단면의 일부 구성을 보여주는 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 회로도이다.
도 8은 도 7에 예시한 집적회로 소자의 평면 레이아웃 다이어그램이다.
도 9는 도 8의 X8 - X8' 선 단면도이다.
도 10a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃 다이어그램이고, 도 10b는 도 10a의 X9 - X9' 선 단면도이고, 도 10c는 도 10a의 Y9 - Y9' 선 단면도이다.
도 11a 내지 도 21c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 11a, 도 12a, ..., 및 도 21a는 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면에 대응하는 부분들의 공정 순서에 따른 단면도들이고, 도 11b, 도 12b, ..., 및 도 21b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이고, 도 11c, 도 12c, ..., 및 도 21c는 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이다.
도 22a 내지 도 28은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 22a, 도 23a, ..., 및 도 28은 도 10a의 X9 - X9' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이고, 도 22b, 도 23b, ..., 및 도 27b는 도 10a의 Y9 - Y9' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 단면도들로서, 도 2a는 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2b는 도 1의 Y1 - Y1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2c는 도 1의 Y2 - Y2' 선 단면의 일부 구성을 보여주는 단면도이다. 도 3은 도 1에서 "XA" 및 "XB"로 표시한 영역들을 확대하여 도시한 단면도이다.
도 1, 도 2a 내지 도 2c, 및 도 3을 참조하면, 집적회로 소자(100)는 FinFET(fin field effect transistor) 소자를 포함하는 논리 셀을 구성할 수 있다. 집적회로 소자(100)는 기판(110) 상의 셀 바운더리(BN)에 의해 한정되는 영역에 형성된 로직 셀(LC)을 포함한다.
기판(110)은 수평 방향 (X-Y 평면 방향)으로 연장되는 주면(110M)을 가진다. 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
로직 셀(LC)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함한다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에는 각각 기판(110)으로부터 돌출된 복수의 핀형(fin-type) 활성 영역(FA)이 형성되어 있다. 제1 소자 영역(RX1)과 제2 소자 영역(RX2)과의 사이에 소자간 분리 영역(DTA)이 배치될 수 있다.
복수의 핀형 활성 영역(FA)은 로직 셀(LC)의 폭 방향, 즉 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 도 2b 및 도 2c에 예시된 바와 같이, 복수의 핀형 활성 영역(FA) 각각의 사이에서 기판(110) 상에 소자분리막(112)이 형성될 수 있고, 소자간 분리 영역(DTA)에서 기판(110) 상에 소자간 분리 절연막(114)이 형성될 수 있다. 소자분리막(112) 및 소자간 분리 절연막(114)은 각각 산화막으로 이루어질 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112) 위로 핀(fin) 형상으로 돌출될 수 있다.
기판(110)상에는 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)이 복수의 핀형 활성 영역(FA)과 교차하는 방향인 로직 셀(LC)의 높이 방향, 즉 제2 수평 방향(Y 방향)으로 연장되어 있다. 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)은 복수의 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면과, 소자간 분리 절연막(114)의 상면을 덮을 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 게이트 라인(GL)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다.
제2 수평 방향(Y 방향)을 따라 연장되는 셀 바운더리(BN)를 따라 더미 게이트 라인(DGL)이 연장될 수 있다. 더미 게이트 라인(DGL)은 복수의 게이트 라인(GL)과 동일한 재료로 구성될 수 있으나, 집적회로 소자(100)의 동작중에는 전기적 플로팅(floating) 상태를 유지함으로써, 로직 셀(LC)과 그 주위의 다른 로직 셀과의 사이에서 전기적 분리 영역으로 기능할 수 있다.
복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 제1 수평 방향(X 방향)에서 동일한 폭을 가지고, 제1 수평 방향(X 방향)을 따라 일정한 피치로 배열될 수 있다.
복수의 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 핀형 활성 영역(FA)과 게이트 절연막(118)과의 사이에 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 및 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 절연 스페이서(120)가 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL) 각각의 양 측벽을 덮을 수 있다. 복수의 절연 스페이서(120)는 각각 로직 셀(LC)의 길이 방향 (Y 방향)을 따라 라인 형상으로 연장될 수 있다. 복수의 절연 스페이서(120)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
복수의 게이트 라인(GL), 복수의 게이트 절연막(118), 복수의 절연 스페이서(120), 및 복수의 더미 게이트 라인(DGL) 각각의 상면은 절연 캡핑 라인(140)으로 덮일 수 있다. 복수의 절연 캡핑 라인(140)은 실리콘 질화막으로 이루어질 수 있다.
복수의 핀형 활성 영역(FA)의 상면에서 게이트 라인(GL) 각각의 양측에 복수의 리세스 영역(RR)이 형성되고, 복수의 리세스 영역(RR)에 복수의 소스/드레인 영역(SD)이 형성될 수 있다. 게이트 라인(GL)과 소스/드레인 영역(SD)은 게이트 절연막(118) 및 절연 스페이서(120)를 사이에 두고 서로 이격될 수 있다. 복수의 소스/드레인 영역(SD)은 핀형 활성 영역(FA)에 형성된 복수의 리세스 영역(RR)으로부터 에피택셜 성장된 반도체 에피택셜층, 또는 이들의 조합으로 이루어질 수 있다. 복수의 소스/드레인 영역(SD)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다. 게이트간 절연막(164)은 실리콘 산화막으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 소스/드레인 영역(SD)은 절연 라이너(도시 생략)로 덮일 수 있다. 상기 절연 라이너는 복수의 소스/드레인 영역(SD) 각각의 표면을 컨포멀하게 덮을 수 있다. 상기 절연 라이너는 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에서, 제1 소자 영역(RX1)은 NMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)은 PMOS 트랜지스터 영역일 수 있다. 이 경우, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(SD)은 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어지고, 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(SD)은 에피택셜 성장된 복수의 SiGe 층으로 이루어질 수 있다. 도 2c에 예시한 바와 같이, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(SD)과 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(SD)은 서로 다른 형상 및 크기를 가질 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 다양한 형상 및 크기를 가지는 복수의 소스/드레인 영역(SD)이 형성될 수 있다.
복수의 소스/드레인 영역(SD) 상에는 복수의 소스/드레인 콘택 패턴(CAP)이 형성될 수 있다. 복수의 소스/드레인 영역(SD)은 복수의 소스/드레인 콘택 패턴(CAP)을 통해 상부의 도전 라인(도시 생략)에 연결될 수 있다. 복수의 소스/드레인 콘택 패턴(CAP)은 도전성 배리어막(154)과 금속 플러그(156)를 포함할 수 있다. 도전성 배리어막(154)은 금속 플러그(156)의 측벽 및 저면을 감쌀 수 있다. 소스/드레인 영역(SD)과 소스/드레인 콘택 패턴(CAP)과의 사이에는 금속 실리사이드막(152)이 형성될 수 있다.
예시적인 실시예들에서, 금속 실리사이드막(152)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd를 포함할 수 있다. 예를 들면, 금속 실리사이드막(152)은 티타늄 실리사이드로 이루어질 수 있다. 도전성 배리어막(154)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어지고, 금속 플러그(156)는 W, Co, Cu, Ru, Mn, 또는 이들의 조합으로 이루어질 수 있다.
복수의 소스/드레인 콘택 패턴(CAP) 각각의 측벽은 콘택 절연 스페이서(150)로 덮일 수 있다. 예시적인 실시예들에서, 콘택 절연 스페이서(150)는 SiCN, SiCON, 실리콘 질화물(SiN), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
복수의 소스/드레인 콘택 패턴(CAP)은 위치에 따라 서로 다른 높이를 가질 수 있다. 복수의 소스/드레인 콘택 패턴(CAP)은 각각 수직 방향(Z 방향)을 따라 서로 다른 높이를 가지고 서로 일체로 연결된 제1 세그먼트(S1) 및 제2 세그먼트(S2)를 포함할 수 있다.
핀형 활성 영역(FA) 위에서 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)는 수직 방향(Z 방향)을 따라 제1 높이(H1)를 가지고, 소스/드레인 콘택 패턴(CAP)의 제2 세그먼트(S2)는 수직 방향(Z 방향)을 따라 제1 높이(H1)보다 더 작은 제2 높이(H2)를 가질 수 있다. 예시적인 실시예들에서, 수직 방향(Z 방향)에서 제1 세그먼트(S1)의 최상면의 높이는 복수의 게이트 라인(GL)의 최상면의 높이보다 더 높고, 제2 세그먼트(S2)의 최상면의 높이는 복수의 게이트 라인(GL)의 최상면의 높이보다 더 낮을 수 있다. 즉, 수직 방향(Z 방향)에서 기판(110)의 주면(110M)으로부터 제1 세그먼트(S1)의 최상면까지의 거리는 기판(110)의 주면(110M)으로부터 복수의 게이트 라인(GL)의 최상면까지의 거리보다 더 크고, 기판(110)의 주면(110M)으로부터 제2 세그먼트(S2)의 최상면까지의 거리는 기판(110)의 주면(110M)으로부터 복수의 게이트 라인(GL)의 최상면까지의 거리보다 더 작을 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 수직 방향(Z 방향)에서 제1 세그먼트(S1) 및 제2 세그먼트(S2) 각각의 최상면의 높이가 복수의 게이트 라인(GL)의 최상면의 높이보다 더 높을 수 있다.
복수의 절연 캡핑 라인(140) 중 적어도 일부는 제1 수평 방향(X 방향)에서 하나의 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)와 다른 하나의 소스/드레인 콘택 패턴(CAP)의 제2 세그먼트(S2)와의 사이에 개재되는 비대칭 캡핑 부분(140AS)을 포함할 수 있다. 예를 들면, 도 2a에서 도 1의 "XC"로 표시한 영역에 대응하는 일부 영역에 예시한 바와 같이, 하나의 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)와 다른 하나의 소스/드레인 콘택 패턴(CAP)의 제2 세그먼트(S2)와의 사이에 개재된 절연 캡핑 라인(140)은 제1 수평 방향(X 방향)을 따라 가변적인 두께를 가지는 비대칭 캡핑 부분(140AS)을 포함할 수 있다. 상기 하나의 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)는 절연 캡핑 라인(140)의 비대칭 캡핑 부분(140AS)으로 덮이는 게이트 라인(GL)의 양 측벽중 일 측벽에 인접하게 배치된 것이고, 상기 다른 하나의 소스/드레인 콘택 패턴(CAP)의 제2 세그먼트(S2)는 상기 절연 캡핑 라인(140)의 비대칭 캡핑 부분(140AS)으로 덮이는 게이트 라인(GL)의 양 측벽중 상기 일 측벽의 반대측인 다른 측벽에 인접하게 배치된 것일 수 있다.
절연 캡핑 라인(140)의 비대칭 캡핑 부분(140AS)은 제1 수평 방향(X 방향)을 따라 제2 세그먼트(S2)에 가까워질수록 더 작은 두께를 가질 수 있다. 예시적인 실시예들에서, 절연 캡핑 라인(140)의 비대칭 캡핑 부분(140AS)은 제1 수평 방향(X 방향)에서 제1 세그먼트(S1)에 가장 가까운 부분이 수직 방향(Z 방향)으로 가장 큰 두께를 가지고, 제2 세그먼트(S2)에 가장 가까운 부분이 수직 방향(Z 방향)으로 가장 작은 두께를 가질 수 있다.
예시적인 실시예들에서, 절연 캡핑 라인(140)의 비대칭 캡핑 부분(140AS)을 사이에 두고 서로 이웃하는 2 개의 소스/드레인 콘택 패턴(CAP)은 비대칭 캡핑 부분(140AS)을 사이에 두고 서로 대면하는 위치에서 수직 방향(Z 방향)으로 서로 다른 높이를 가지도록 배치될 수 있다.
예시적인 실시예들에서, 복수의 절연 캡핑 라인(140) 중 서로 가장 인접한 한 쌍의 절연 캡핑 라인(140) 사이에 하나의 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)가 개재될 수 있다. 이 경우, 상기 한 쌍의 절연 캡핑 라인(140)은 각각 제1 수평 방향(X 방향)에서 상기 한 쌍의 절연 캡핑 라인(140) 사이에 개재된 제1 세그먼트(S1)와 일직선상에 배치되는 비대칭 캡핑 부분(140AS)을 포함할 수 있다. 상기 한 쌍의 절연 캡핑 라인(140) 각각의 비대칭 캡핑 부분(140AS)은 상기 한 쌍의 절연 캡핑 라인(140) 사이에 있는 제1 세그먼트(S1)에 가까워질수록 더 큰 두께를 가질 수 있다.
다른 예시적인 실시예들에서, 복수의 절연 캡핑 라인(140) 중 서로 가장 인접한 한 쌍의 절연 캡핑 라인(140) 사이에 하나의 소스/드레인 콘택 패턴(CAP)의 제2 세그먼트(S2)가 개재될 수 있다. 이 경우, 상기 한 쌍의 절연 캡핑 라인(140)은 각각 제1 수평 방향(X 방향)에서 상기 한 쌍의 절연 캡핑 라인(140) 사이에 개재된 제2 세그먼트(S2)와 일직선상에 배치되는 비대칭 캡핑 부분(140AS)을 포함할 수 있다. 상기 한 쌍의 절연 캡핑 라인(140) 각각의 비대칭 캡핑 부분(140AS)은 상기 한 쌍의 절연 캡핑 라인(140) 사이에 있는 제2 세그먼트(S2)에 가까워질수록 더 작은 두께를 가질 수 있다.
예시적인 실시예들에서, 도 2b 및 도 3에 예시한 바와 같이, 복수의 절연 캡핑 라인(140)에서, 서로 이웃하는 한 쌍의 제1 세그먼트(S1) 사이에 개재된 부분은 수직 방향(Z 방향)에서 제1 두께(TH1)로 게이트 라인(GL)을 덮을 수 있다. 복수의 절연 캡핑 라인(140)에서, 서로 이웃하는 한 쌍의 제2 세그먼트(S2) 사이에 개재된 부분은 수직 방향(Z 방향)에서 제1 두께(TH1)보다 더 작은 제2 두께(TH2)로 게이트 라인(GL)을 덮을 수 있다. 따라서, 복수의 게이트 라인(GL) 중 서로 이웃하는 한 쌍의 제1 세그먼트(S1) 사이에 개재된 부분들은 절연 캡핑 라인(140) 중 비교적 큰 두께인 제1 두께(TH1)를 가지는 부분으로 덮이고, 복수의 게이트 라인(GL) 중 서로 이웃하는 한 쌍의 제2 세그먼트(S2) 사이에 개재된 부분들은 절연 캡핑 라인(140) 중 비교적 작은 두께인 제2 두께(TH2)를 가지는 부분으로 덮일 수 있다.
예시적인 실시예들에서, 도 2b에 예시한 바와 같이, 비대칭 캡핑 부분(140AS)의 일부는 제1 두께(TH1)보다 더 작고, 제2 두께(TH2)와 같거나 더 큰 두께로 게이트 라인(GL)을 덮을 수 있다. 예를 들면, 도 2b에서 도 1의 "YA"로 표시한 영역에 예시한 바와 같이, 비대칭 캡핑 부분(140AS)의 일부는 제1 두께(TH1)보다 더 작고, 제2 두께(TH2)보다 더 큰 제3 두께(TH3)로 게이트 라인(GL)을 덮을 수 있다.
절연 캡핑 라인(140) 중 소자간 분리 영역(DTA)에서 소자간 분리 절연막(114)을 덮는 부분의 최대 두께는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 중 어느 하나의 영역을 덮는 부분의 최대 두께보다 더 작을 수 있다. 예시적인 실시예들에서, 소자간 분리 영역(DTA)에서 절연 캡핑 라인(140)은 제1 두께(TH1)보다 작고 제2 두께(TH2)와 같거나 제2 두께(TH2)와 유사한 두께를 가질 수 있다. 본 명세서에서, 제2 두께(TH2)와 유사한 두께는 제2 두께(TH2)의 약 ±10 %인 범위 내에서 선택되는 두께일 수 있다.
예시적인 실시예들에서, 도 2b에 예시한 바와 같이, 복수의 절연 캡핑 라인(140) 중 적어도 하나의 절연 캡핑 라인(140)은 제2 수평 방향(Y 방향)을 따라 가변적인 두께를 가질 수 있다. 상기 적어도 하나의 절연 캡핑 라인(140)에서, 서로 이웃하는 한 쌍의 제1 세그먼트(S1) 사이에 개재된 부분은 게이트 라인(GL)을 제1 두께(TH1)로 덮을 수 있다. 상기 적어도 하나의 절연 캡핑 라인(140)에서, 서로 이웃하는 한 쌍의 제2 세그먼트(S2) 사이에 개재된 부분은 게이트 라인(GL)을 제1 두께(TH1)보다 더 작은 제2 두께(TH2)로 덮을 수 있다. 상기 적어도 하나의 절연 캡핑 라인(140)에서, 비대칭 캡핑 부분(140AS)은 제1 두께(TH1)보다 더 작고, 제2 두께(TH2)보다 더 큰 제3 두께(TH3)로 게이트 라인(GL)을 덮을 수 있다. 상기 적어도 하나의 절연 캡핑 라인(140)에서, 소자간 분리 영역(DTA)에 있는 소자간 분리 절연막(114)을 덮는 부분은 제1 두께(TH1)보다 작고 제2 두께(TH2)와 같거나 유사한 두께를 가질 수 있다.
예시적인 실시예들에서, 도 2a 및 도 3에 예시한 바와 같이, 절연 캡핑 라인(140)의 비대칭 캡핑 부분(140AS)은 하나의 핀형 활성 영역(FA)과 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다. 절연 캡핑 라인(140)의 비대칭 캡핑 부분(140AS)으로 덮이는 하나의 게이트 라인(GL)의 일 측벽에 가장 인접한 하나의 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)는 소스/드레인 영역(SD)을 사이에 두고 상기 하나의 핀형 활성 영역(FA)과 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다. 상기 하나의 게이트 라인(GL)의 상기 일 측벽의 반대측인 다른 측벽에 인접한 다른 하나의 소스/드레인 콘택 패턴(CAP)의 제2 세그먼트(S2)는 소스/드레인 영역(SD)을 사이에 두고 상기 하나의 핀형 활성 영역(FA)과 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다.
다른 예시적인 실시예들에서, 절연 캡핑 라인(140)의 비대칭 캡핑 부분(140AS)은 복수의 핀형 활성 영역(FA) 각각의 사이에 있는 소자분리막(112)과 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다.
집적회로 소자(100)는 복수의 소스/드레인 콘택 패턴(CAP) 각각의 제2 세그먼트(S2)의 상면과 절연 캡핑 라인(140)의 상면을 덮는 매립 절연막(170)과, 매립 절연막(170)의 상면을 덮는 절연 구조물(180)을 포함할 수 있다. 매립 절연막(170)은 복수의 제2 세그먼트(S2) 각각의 상면과 복수의 절연 캡핑 라인(140) 각각의 상면에 접할 수 있다. 절연 구조물(180)은 매립 절연막(170) 및 소스/드레인 콘택 패턴(CAP) 위에 차례로 적층된 식각 정지막(182) 및 층간절연막(184)을 포함할 수 있다. 매립 절연막(170)은 평탄화된 상면을 가질 수 있다. 매립 절연막(170)은 복수의 게이트 라인(GL) 각각의 사이에서 복수의 소스/드레인 콘택 패턴(CAP) 각각의 제2 세그먼트(S2)의 상부 공간을 채우는 부분을 포함할 수 있다. 매립 절연막(170)의 최저면은 소스/드레인 콘택 패턴(CAP)의 제2 세그먼트(S2)의 상면에 접할 수 있다. 매립 절연막(170)의 최상면은 식각 정지막(182)의 저면에 접할 수 있다.
매립 절연막(170)은 실리콘 산화막, SiOC, SiOCN, SiON, SiCN, SiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 식각 정지막(182)은 실리콘 탄화물(SiC), SiN, 질소-도핑된 실리콘 탄화물(SiC:N), SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 층간절연막(184)은 산화막, 질화막, 약 2.2 ∼ 2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(ultra low-k) 막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 층간절연막(184)은 TEOS(tetraethylorthosilicate) 막, HDP(high density plasma) 막, BPSG(boro-phospho-silicate glass) 막, FCVD(flowable chemical vapor deposition) 산화막, SiON 막, SiN 막, SiOC 막, SiCOH 막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 소스/드레인 콘택 패턴(CAP) 상에 복수의 비아 콘택(CAV)이 형성될 수 있다. 복수의 비아 콘택(CAV)은 각각 절연 구조물(180)을 관통하여 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)의 상면에 접할 수 있다. 복수의 비아 콘택(CAV)은 각각 매립 절연막(170)으로부터 이격되어 있고 매립 절연막(170)보다 더 높은 레벨에 배치될 수 있다.
복수의 게이트 라인(GL) 상에 복수의 게이트 콘택(CB)이 형성될 수 있다. 복수의 게이트 콘택(CB)은 각각 절연 구조물(180), 매립 절연막(170), 및 절연 캡핑 라인(140)을 관통하여 게이트 라인(GL)의 상면에 연결될 수 있다. 절연 캡핑 라인(140) 중 게이트 콘택(CB)이 관통하는 부분은 절연 캡핑 라인(140) 중 비교적 작은 두께를 가지는 부분일 수 있다. 절연 캡핑 라인(140) 중 게이트 콘택(CB)이 관통하는 부분은 서로 이웃하는 한 쌍의 제1 세그먼트(S1) 사이에서 제1 두께(TH1)를 가지는 부분보다 더 작은 두께를 가질 수 있다. 절연 캡핑 라인(140) 중 게이트 콘택(CB)이 관통하는 부분은 비대칭 캡핑 부분(140AS) 중 게이트 라인(GL)을 덮는 부분의 최대 두께보다 더 작은 두께를 가질 수 있다. 예시적인 실시예들에서, 복수의 게이트 콘택(CB)은 각각 절연 캡핑 라인(140) 중 비교적 얇은 제2 두께(TH2) 또는 제2 두께(TH2)와 유사한 두께를 가지는 부분을 관통하여 게이트 라인(GL)의 상면에 접할 수 있다.
복수의 비아 콘택(CAV) 및 복수의 게이트 콘택(CB)은 각각 매립 금속막과 상기 매립 금속막을 포위하는 도전성 배리어막을 포함할 수 있다. 상기 매립 금속막은 Co, Cu, W, Ru, Mn, 또는 이들의 조합으로 이루어지고, 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 복수의 비아 콘택(CAV) 및 복수의 게이트 콘택(CB) 각각의 측벽들은 절연 라이너(도시 생략)로 덮일 수 있다. 상기 절연 라이너는 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
로직 셀(LC)에서, 접지선(VSS)은 복수의 소스/드레인 콘택 패턴(CAP) 중 일부의 소스/드레인 콘택 패턴(CAP)을 통해 제1 소자 영역(RX1)에 있는 핀형 활성 영역(FA)에 연결되고, 전원선(VDD)은 복수의 소스/드레인 콘택 패턴(CAP) 중 다른 일부의 소스/드레인 콘택 패턴(CAP)을 통해 제2 소자 영역(RX2)에 있는 핀형 활성 영역(FA)에 연결될 수 있다. 접지선(VSS) 및 전원선(VDD)은 복수의 소스/드레인 콘택 패턴(CAP) 및 복수의 게이트 콘택(CB) 각각의 상면보다 더 높은 레벨에 형성될 수 있다. 접지선(VSS) 및 전원선(VDD)은 각각 도전성 배리어막과 배선용 도전층으로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 Co, Cu, W, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
도 1, 도 2a 내지 도 2c, 및 도 3에 예시한 집적회로 소자(100)에서, 게이트 라인(GL)에 연결되는 게이트 콘택(CB)은 소자간 분리 영역(DTA)에는 배치되지 않고 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에만 배치될 수 있다. 따라서, 로직 셀(LC)에서 소자간 분리 영역(DTA)이 차지하는 면적을 줄여 로직 셀(LC)의 사이즈를 줄이는 데 기여할 수 있다.
도 1, 도 2a 내지 도 2c, 및 도 3에 예시한 집적회로 소자(100)에서, 복수의 게이트 콘택(CB)은 절연 캡핑 라인(140) 중 비교적 작은 두께를 가지는 부분을 관통하는 구조를 가질 수 있다. 따라서, 복수의 게이트 콘택(CB)을 형성하기 위하여 절연 구조물(180), 매립 절연막(170), 및 절연 캡핑 라인(140)을 관통하는 게이트 콘택홀(CBH)을 형성할 때, 절연 캡핑 라인(140) 중 비교적 작은 두께를 가지는 부분을 식각하게 되므로, 게이트 콘택홀(CBH) 형성을 위한 식각 공정시 절연 캡핑 라인(140)의 식각 타겟 두께를 줄일 수 있어 공정 마진을 향상시킬 수 있다.
또한, 도 1, 도 2a 내지 도 2c, 및 도 3에 예시한 집적회로 소자(100)의 매립 절연막(170)을 형성하는 데 있어서, 절연 캡핑 라인(140) 중 제1 세그먼트(S1)와 제2 세그먼트(S2)와의 사이에 개재된 비대칭 캡핑 부분(140AS)은 비교적 낮은 레벨의 상면을 가지는 제2 세그먼트(S2)에 가까워짐에 따라 점차 작은 두께를 가지도록 제1 수평 방향(X 방향)을 따라 가변적인 두께를 가지므로, 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)에 인접한 영역에서 제2 세그먼트(S2)의 상부 공간이 보이드(void) 또는 매립 불량에 따른 문제 없이 매립 절연막(170)으로 잘 매립할 수 있다. 따라서, 집적회로 소자(100)의 제조 공정을 단순화할 수 있으며, 서로 인접한 도전 영역들간에 발생될 수 있는 원하지 않는 단락 등과 같은 문제를 방지할 수 있는 구조를 제공할 수 있다.
도 4a 내지 도 4c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도들로서, 도 4a는 집적회로 소자(200) 중 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면에 대응하는 영역들의 일부 구성을 보여주는 단면도이고, 도 4b는 집적회로 소자(200) 중 도 1의 Y1 - Y1' 선 단면에 대응하는 영역의 일부 구성을 보여주는 단면도이고, 도 4c는 집적회로 소자(200) 중 도 1의 Y2 - Y2' 선 단면에 대응하는 영역의 일부 구성을 보여주는 단면도이다.
도 4a, 도 4b, 및 도 4c를 참조하면, 집적회로 소자(200)는 도 1, 도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 복수의 비아 콘택(CAV) 위에서 복수의 게이트 라인(GL)과 교차하는 방향으로 연장되는 복수의 도전 라인(ML)을 포함한다.
도 4a 및 도 4c에 예시한 바와 같이, 복수의 도전 라인(ML) 중 일부 도전 라인(ML)은 비아 콘택(CAV) 및 소스/드레인 콘택 패턴(CAP)을 통해 소스/드레인 영역(SD)에 연결될 수 있다. 도 4b에 예시한 바와 같이, 복수의 도전 라인(ML) 중 다른 일부 도전 라인(ML)은 게이트 콘택(CB)을 통해 게이트 라인(GL)에 연결될 수 있다.
복수의 도전 라인(ML)은 기판(110) 상에서 접지선(VSS) 및 전원선(VDD)과 동일 레벨에 형성될 수 있다. 복수의 도전 라인(ML)은 제1 수평 방향(X 방향)으로 상호 평행하게 연장되는 복수의 단방향 배선층(unidirectional wiring layers)일 수 있다. 복수의 도전 라인(ML)은 각각 도전성 배리어막과 배선용 도전층을 포함할 수 있다. 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 Co, Cu, W, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 6은 도 5의 X4 - X4' 선 단면의 일부 구성을 보여주는 단면도이다.
도 5 및 도 6을 참조하면, 집적회로 소자(300)는 도 1, 도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 소자간 분리 영역(DTA)에서 복수의 게이트 라인(GL)에 공통으로 연결되는 멀티게이트 콘택(RCB)을 더 포함한다.
멀티게이트 콘택(RCB)은 복수의 게이트 라인(GL) 위에서 복수의 게이트 라인(GL)과 교차하는 방향, 예를 들면 제1 수평 방향(X 방향)으로 길게 연장될 수 있다. 멀티게이트 콘택(RCB)은 소자간 분리 영역(DTA)에서 복수의 게이트 라인(GL) 및 소자간 분리 절연막(114)과 수직으로 오버랩될 수 있다.
멀티게이트 콘택(RCB)은 절연 구조물(180), 매립 절연막(170), 및 절연 캡핑 라인(140)을 관통하는 멀티게이트 콘택홀(RCBH) 내에 형성될 수 있다. 멀티게이트 콘택(RCB)은 멀티게이트 콘택홀(RCBH) 내에서 복수의 게이트 라인(GL)의 상면에 접할 수 있다. 멀티게이트 콘택(RCB)의 저면은 복수의 게이트 라인(GL)의 상면에 접하는 제1 저면 부분(BT1)과 상기 복수의 게이트 라인(GL) 사이에서 게이트간 절연막(128)에 접하는 제2 저면 부분(BT2)을 포함할 수 있다.
예시적인 실시예들에서, 멀티게이트 콘택(RCB)의 제2 저면 부분(BT2)은 도 6에 예시한 제1 저면 부분(BT1)보다 기판(110)에 더 가까울 수 있다. 다른 예시적인 실시예들에서, 멀티게이트 콘택(RCB)의 제1 저면 부분(BT1) 및 제2 저면 부분(BT2) 각각의 수직 레벨은 대략 동일 또는 유사할 수 있다. 도 6에는 멀티게이트 콘택(RCB)의 제2 저면 부분(BT2)이 게이트간 절연막(128)에 접하는 구조를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 멀티게이트 콘택홀(RCBH)은 절연 구조물(180), 매립 절연막(170), 절연 캡핑 라인(140), 및 게이트간 절연막(128)을 관통하여 복수의 게이트 라인(GL)의 최저면보다 더 낮은 레벨, 또는 소자간 분리 절연막(114)의 최상면보다 더 낮은 레벨까지 기판(110)을 향해 연장될 수 있다. 이 경우, 멀티게이트 콘택(RCB)의 최저면의 수직 레벨은 복수의 게이트 라인(GL)의 최저면보다 더 낮거나 소자간 분리 절연막(114)의 최상면보다 더 낮을 수 있다.
집적회로 소자(300)에서, 멀티게이트 콘택(RCB)은 소자간 분리 영역(DTA)에서 절연 캡핑 라인(140) 중 비교적 작은 두께를 가지는 부분을 관통하여 형성될 수 있다. 따라서, 멀티게이트 콘택(RCB)의 형성을 위하여 멀티게이트 콘택홀(RCBH)을 형성하는 동안 절연 캡핑 라인(140)의 식각 타겟 두께가 감소될 수 있다.
비교예로서, 절연 캡핑 라인(140)의 식각 타겟 두께가 너무 큰 경우, 멀티게이트 콘택홀(RCBH)을 형성하기 위하여 절연 캡핑 라인(140)을 식각하는 동안 절연 캡핑 라인(140)과 함께 식각 분위기에 노출되는 주변의 다른 절연막들, 예를 들면 소자간 분리 절연막(114)이 과도 식각되어 멀티게이트 콘택홀(RCBH)이 소자간 분리 절연막(114)의 내부로 너무 깊이 연장될 수 있다. 이 경우, 소자간 분리 절연막(114)의 과도 식각된 부분을 다른 절연막으로 다시 채워야 하는 등 멀티게이트 콘택(RCB) 형성 공정이 복잡해질 수 있다.
본 발명의 기술적 사상에 의하면, 멀티게이트 콘택(RCB)은 소자간 분리 영역(DTA)에서 절연 캡핑 라인(140) 중 비교적 작은 두께를 가지는 부분을 관통하여 형성되므로, 멀티게이트 콘택홀(RCBH)을 형성하는 동안 절연 캡핑 라인(140)의 식각 타겟 두께가 감소되어 소자간 분리 절연막(114)의 과도 식각을 방지할 수 있고, 멀티게이트 콘택홀(RCBH)이 너무 깊은 레벨까지 형성되는 것을 방지할 수 있다. 따라서, 멀티게이트 콘택(RCB)의 형성 공정이 복잡해지거나 멀티게이트 콘택(RCB)의 형성 중에 불량이 발생되거나 전기적 특성이 열화되는 구조가 얻어지는 등의 문제를 방지할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 회로도이다. 도 7에는 6 개의 트랜지스터를 포함하는 6T SRAM (static random access memory) 셀의 회로도를 예시한다.
도 7을 참조하면, 집적회로 소자(400)는 전원 노드(NVDD)와 접지 노드(NVSS) 사이에 병렬 연결된 한 쌍의 인버터(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)의 게이트는 각각 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터로 이루어질 수 있다.
제1 인버터(INV1) 및 제2 인버터(INV2)가 하나의 래치 회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
도 8은 도 7에 예시한 집적회로 소자(400)를 보다 상세히 설명하기 위한 평면 레이아웃 다이어그램이다. 도 9는 도 8의 X8 - X8' 선 단면도이다. 도 8 및 도 9에 있어서, 도 1과 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다. 도 7 및 도 8에 예시한 집적회로 소자(400)는 기판(110)상에 행렬로 배열된 복수의 SRAM 셀을 포함하는 SRAM 어레이로 이루어질 수 있다. 상기 복수의 SRAM 셀은 도 7에 예시한 회로 구성을 가질 수 있다.
도 8 및 도 9를 참조하면, 집적회로 소자(400)는 제1 방향(X 방향)을 따라 서로 평행하게 연장되는 복수의 핀형 활성 영역(FA)과, 복수의 핀형 활성 영역(FA) 상에서 제2 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 게이트 라인(GL)을 포함한다.
복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(GL)과의 교차점에서 각각 트랜지스터가 형성될 수 있다. 집적회로 소자(400)에 포함된 복수의 SRAM 셀은 각각 도 7에 예시한 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 패스 트랜지스터(PS1), 및 제2 패스 트랜지스터(PS2)는 NMOS 트랜지스터로 이루어질 수 있다. 집적회로 소자(400)는 게이트 라인(GL)과 소스/드레인 영역(SD)을 공통으로 연결하기 위한 복수의 공유 콘택(shared contact)(SC)을 포함할 수 있다.
도 9에 예시한 바와 같이, 집적회로 소자(400)에서, 복수의 절연 캡핑 라인(140) 중 적어도 일부는 제1 수평 방향(X 방향)에서 하나의 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)와 다른 하나의 소스/드레인 콘택 패턴(CAP)의 제2 세그먼트(S2)와의 사이에 개재되는 비대칭 캡핑 부분(140AS)을 포함할 수 있다. 비대칭 캡핑 부분(140AS)은 제1 수평 방향(X 방향)을 따라 가변적인 두께를 가질 수 있다. 절연 캡핑 라인(140)의 비대칭 캡핑 부분(140AS)을 사이에 두고 서로 이웃하는 2 개의 소스/드레인 콘택 패턴(CAP)은 비대칭 캡핑 부분(140AS)을 사이에 두고 서로 대면하는 위치에서 수직 방향(Z 방향)으로 서로 다른 높이를 가지도록 배치될 수 있다. 복수의 절연 캡핑 라인(140)의 비대칭 캡핑 부분(140AS)은 제1 수평 방향(X 방향)에서 가장 인접한 제1 세그먼트(S1)에 가까워질수록 더 큰 두께를 가질 수 있다. 복수의 절연 캡핑 라인(140)의 비대칭 캡핑 부분(140AS)은 제1 수평 방향(X 방향)에서 가장 인접한 제2 세그먼트(S2)에 가까워질수록 더 작은 두께를 가질 수 있다. 복수의 절연 캡핑 라인(140)에서, 서로 이웃하는 한 쌍의 제2 세그먼트(S2) 사이에 개재된 부분은 수직 방향(Z 방향)에서 비교적 작은 두께(TH9)로 게이트 라인(GL)을 덮을 수 있다.
도 8 및 도 9에 예시한 집적회로 소자(400)에서 위치에 따라 다양한 두께를 가지는 복수의 절연 캡핑 라인(140)을 구비함으로써, 도 1과 도 2a 내지 도 2c를 참조하여 설명한 바와 동일한 효과를 제공할 수 있다.
도 10a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(900)의 일부 구성들의 평면 레이아웃 다이어그램이고, 도 10b는 도 10a의 X9 - X9' 선 단면도이고, 도 10c는 도 10a의 Y9 - Y9' 선 단면도이다.
도 10a 내지 도 10c를 참조하면, 집적회로 소자(900)는 기판(902)으로부터 돌출되고 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 핀형 활성 영역(F9)과, 복수의 핀형 활성 영역(F9)으로부터 수직 방향(Z 방향) 상측으로 이격된 위치에서 복수의 핀형 활성 영역(F9)의 상면(FT)과 대면하는 복수의 나노시트 스택(NSS)를 포함한다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미한다. 상기 나노시트는 나노와이어를 포함하는 것으로 이해되어야 한다.
기판(902)에는 복수의 핀형 활성 영역(F9)을 한정하는 트렌치(T9)가 형성되고, 트렌치(T9)는 소자분리막(912)으로 채워질 수 있다. 기판(902), 복수의 핀형 활성 영역(F9), 및 소자분리막(912)은 도 2a 내지 도 2c에 예시한 기판(110), 핀형 활성 영역(FA), 및 소자분리막(112)에 대하여 설명한 바와 같은 구성을 가질 수 있다.
복수의 핀형 활성 영역(F9) 상에는 복수의 게이트 라인(960)이 제2 수평 방향(Y 방향)으로 연장되어 있다. 복수의 나노시트 스택(NSS)은 복수의 핀형 활성 영역(F9)과 복수의 게이트 라인(960)이 교차하는 영역들에서 복수의 핀형 활성 영역(F9) 각각의 상면(FT) 위에 배치되고, 핀형 활성 영역(F9)으로부터 이격된 위치에서 핀형 활성 영역(F9)의 상면(FT)과 대면할 수 있다. 기판(902) 상에서 복수의 핀형 활성 영역(F9)과 복수의 게이트 라인(960)이 교차하는 부분들에 복수의 나노시트 트랜지스터가 형성될 수 있다.
복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(F9)의 상면(FT) 위에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다. 복수의 나노시트(N1, N2, N3)는 핀형 활성 영역(F9)의 상면(FT)으로부터의 수직 방향 거리가 서로 다른 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다.
도 10a에는 나노시트 스택(NSS)의 평면 형상이 대략 사각형 형상을 가지는 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 스택(NSS)은 핀형 활성 영역(F9) 및 게이트 라인(960) 각각의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 본 예에서는 1 개의 핀형 활성 영역(F9) 위에 복수의 나노시트 스택(NSS) 및 복수의 게이트 라인(960)이 형성되고, 1 개의 핀형 활성 영역(F9) 위에서 복수의 나노시트 스택(NSS)이 제1 수평 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 본 발명의 기술적 사상에 의하면 1 개의 핀형 활성 영역(F9) 위에 배치되는 나노시트 스택(NSS)의 수는 특별히 제한되지 않는다. 예를 들면, 1 개의 핀형 활성 영역(F9) 위에 1 개의 나노시트 스택(NSS)이 형성될 수도 있다. 본 예에서, 복수의 나노시트 스택(NSS)이 각각 3 개의 나노시트로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 나노시트 스택(NSS)은 적어도 2 개의 나노시트를 포함할 수 있으며, 나노시트 스택(NSS)를 구성하는 나노시트의 개수는 특별히 제한되지 않는다.
복수의 나노시트(N1, N2, N3)는 각각 채널 영역을 가질 수 있다. 예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3)는 각각 Si 층, SiGe 층, 또는 이들의 조합으로 이루어질 수 있다.
핀형 활성 영역(F9)의 상부에는 복수의 리세스 영역(R9)이 형성되고, 복수의 리세스 영역(R9) 위에는 복수의 소스/드레인 영역(930)이 형성될 수 있다. 복수의 소스/드레인 영역(930)은 에피택셜 성장된 반도체층으로 이루어질 수 있다. 복수의 소스/드레인 영역(930)에 대한 보다 상세한 구성은 도 2a 및 도 2c에 예시한 소스/드레인 영역(SD)에 대하여 설명한 바와 대체로 동일하다.
게이트 라인(960)은 핀형 활성 영역(F9) 위에서 나노시트 스택(NSS)을 덮으면서 복수의 나노시트(N1, N2, N3) 각각을 포위할 수 있다. 복수의 게이트 라인(960)은 각각 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 길게 연장되는 메인 게이트 부분(960M)과, 메인 게이트 부분(960M)에 일체로 연결되고 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 핀형 활성 영역(F9)과 제1 나노시트(N1)와의 사이에 각각 하나씩 배치된 복수의 서브 게이트 부분(960S)을 포함할 수 있다. 복수의 나노시트(N1, N2, N3)는 게이트 라인(960)으로 포위되는 GAA(gate-all-around) 구조를 가질 수 있다. 게이트 라인(960)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택될 수 있다. 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 상기 금속 탄화물은 TiAlC일 수 있다. 나노시트 스택(NSS)과 게이트 라인(960)과의 사이에는 게이트 절연막(952)이 개재될 수 있다. 게이트 절연막(952)은 도 2a 및 도 2b에 예시한 게이트 절연막(132)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
복수의 소스/드레인 영역(930) 각각의 상면에는 금속 실리사이드막(982)이 형성될 수 있다. 금속 실리사이드막(982)은 도 2a 및 도 2c에 예시한 금속 실리사이드막(152)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 금속 실리사이드막(982)은 생략 가능하다.
복수의 게이트 라인(960) 각각의 양 측벽은 복수의 외측 절연 스페이서(918)로 덮일 수 있다. 복수의 외측 절연 스페이서(918)는 복수의 나노시트 스택(NSS) 위에서 메인 게이트 부분(960M)의 양 측벽을 덮을 수 있다. 복수의 외측 절연 스페이서(918) 및 복수의 소스/드레인 영역(930)은 절연 라이너(942)로 덮일 수 있다. 외측 절연 스페이서(918) 및 절연 라이너(942)는 각각 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어질 수 있다. 절연 라이너(942)는 생략 가능하다.
복수의 나노시트(N1, N2, N3) 각각의 사이, 및 핀형 활성 영역(F9)과 제1 나노시트(N1)와의 사이에는 복수의 내측 절연 스페이서(928)가 개재되어 있다. 복수의 서브 게이트 부분(960S) 각각의 양 측벽은 게이트 절연막(952)을 사이에 두고 내측 절연 스페이서(928)로 덮일 수 있다. 복수의 내측 절연 스페이서(928)는 복수의 서브 게이트 부분(960S)과 소스/드레인 영역(930)과의 사이에 개재될 수 있다. 예시적인 실시예들에서, 외측 절연 스페이서(918) 및 내측 절연 스페이서(928)는 동일한 절연 물질로 이루어질 수 있다. 다른 예시적인 실시예들에서, 외측 절연 스페이서(918) 및 내측 절연 스페이서(928)는 서로 다른 절연 물질로 이루어질 수 있다. 내측 절연 스페이서(928)는 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어질 수 있다. 내측 절연 스페이서(928)는 에어 갭을 더 포함할 수 있다.
절연 라이너(942)는 게이트간 절연막(944)으로 덮일 수 있다. 게이트간 절연막(944)은 실리콘 산화막으로 이루어질 수 있다. 게이트간 절연막(944) 및 절연 라이너(942)를 관통하는 복수의 콘택홀(980) 내에 복수의 소스/드레인 콘택 패턴(CAP9)이 배치될 수 있다. 복수의 소스/드레인 콘택 패턴(CAP9)은 각각 금속 실리사이드막(982)을 통해 소스/드레인 영역(930)에 연결될 수 있다. 복수의 소스/드레인 콘택 패턴(CAP9)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 복수의 소스/드레인 콘택 패턴(CAP9)은 수직 방향(Z 방향)을 따라 서로 다른 높이를 가지고 서로 일체로 연결된 제1 세그먼트(S91) 및 제2 세그먼트(S92)를 포함할 수 있다. 복수의 소스/드레인 콘택 패턴(CAP9)은 도 2a 및 도 2c에 예시한 소스/드레인 콘택 패턴(CAP)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
복수의 게이트 라인(960)은 각각 절연 캡핑 라인(940)으로 덮일 수 있다. 절연 캡핑 라인(940)은 제1 수평 방향(X 방향)을 따라 가변적인 두께를 가지는 비대칭 캡핑 부분(940AS)을 포함할 수 있다. 절연 캡핑 라인(940)은 도 2a 및 도 2b에 예시한 절연 캡핑 라인(140)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
매립 절연막(970)이 복수의 소스/드레인 콘택 패턴(CAP9) 각각의 제2 세그먼트(S2)의 상면과 절연 캡핑 라인(940)의 상면을 덮을 수 있다. 매립 절연막(970)은 복수의 제2 세그먼트(S2) 각각의 상면과 복수의 절연 캡핑 라인(140) 각각의 상면에 접할 수 있다. 매립 절연막(970)은 평탄화된 상면을 가질 수 있다. 매립 절연막(970)에 대한 보다 상세한 구성은 도 2a 내지 도 2c에 예시한 매립 절연막(170)에 대하여 설명한 바와 같다.
도 10a 내지 도 10c를 참조하여 설명한 집적회로 소자(900)는 위치에 따라 다양한 두께를 가지는 복수의 절연 캡핑 라인(940)을 구비함으로써, 도 1과 도 2a 내지 도 2c를 참조하여 설명한 바와 동일한 효과를 제공할 수 있다.
이하, 본 발명의 실시예들에 대한 집적회로 소자들의 제조 방법에 대하여 구체적인 예를 들어 설명한다.
도 11a 내지 도 21c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 11a, 도 12a, ..., 및 도 21a는 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면에 대응하는 부분들의 공정 순서에 따른 단면도들이고, 도 11b, 도 12b, ..., 및 도 21b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이고, 도 11c, 도 12c, ..., 및 도 21c는 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이다.
도 11a, 도 11b, 및 도 11c를 참조하면, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 기판(110)의 일부 영역을 식각하여 기판(110)의 주면(110M)으로부터 상측 방향 (Z 방향)으로 돌출되고 X 방향으로 상호 평행하게 연장되는 복수의 핀형 활성 영역(FA)을 형성하고, 복수의 핀형 활성 영역(FA) 각각의 하부 양 측벽을 덮는 소자분리막(112)을 형성할 수 있다. 소자분리막(112)의 일부와 기판(110)의 일부를 식각하여 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 정의하는 딥 트렌치(DT)를 형성하고, 딥 트렌치(DT)를 소자간 분리 절연막(114)으로 채울 수 있다. 이에 따라 소자간 분리 영역(DTA)에서 딥 트렌치(DT)가 소자간 분리 절연막(114)으로 채워질 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112)의 상면 위로 돌출될 수 있다.
도 12a, 도 12b, 및 도 12c를 참조하면, 소자분리막(112) 및 소자간 분리 절연막(114) 위에서 복수의 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다. 복수의 더미 게이트 구조체(DGS)는 각각 복수의 핀형 활성 영역(FA) 위에 차례로 적층된 더미 게이트 절연막(D12), 더미 게이트 라인(D14), 및 더미 절연 캡핑층(D16)을 포함할 수 있다. 더미 게이트 절연막(D12)은 실리콘 산화물을 포함할 수 있다. 더미 게이트 라인(D14)은 폴리실리콘을 포함할 수 있다. 더미 절연 캡핑층(D16)은 실리콘 질화물을 포함할 수 있다.
더미 게이트 구조체(DGS)의 양 측벽에 절연 스페이서(120)를 형성하고, 더미 게이트 구조체(DGS)의 양측에서 노출되는 복수의 핀형 활성 영역(FA)의 일부를 식각하여 복수의 핀형 활성 영역(FA) 각각의 상면에 리세스 영역(RR)을 형성할 수 있다. 그 후, 복수의 리세스 영역(RR)을 채우는 복수의 소스/드레인 영역(SD)을 형성할 수 있다.
복수의 더미 게이트 구조체(DGS) 각각의 사이에서 소자분리막(112), 소자간 분리 절연막(114), 복수의 소스/드레인 영역(SD), 및 복수의 소스/드레인 영역(SD)을 덮는 게이트간 절연막(128)을 형성할 수 있다. 예시적인 실시예들에서, 게이트간 절연막(128)을 형성하기 전에, 복수의 소스/드레인 영역(SD)을 덮는 절연 라이너(도시 생략)를 형성하는 공정을 더 포함할 수 있다. 상기 절연 라이너는 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어질 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 도 12a, 도 12b, 및 도 12c의 결과물에서 더미 절연 캡핑층(D16) 및 그 주위의 절연막들을 CMP(chemical mechanical polishing) 공정에 의해 제거하여 더미 게이트 라인(D14)을 노출시킨다. 이 때, 게이트간 절연막(128) 및 복수의 절연 스페이서(120)의 높이가 낮아질 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 도 13a, 도 13b, 및 도 13c의 결과물로부터 복수의 더미 게이트 라인(D14) 및 복수의 더미 게이트 절연막(D12)을 제거하여 복수의 게이트 공간(GA)을 마련한다. 복수의 게이트 공간(GA)을 통해 절연 스페이서(120), 복수의 핀형 활성 영역(FA), 소자분리막(112), 및 소자간 분리 절연막(114)이 노출될 수 있다.
도 15a, 도 15b, 및 도 15c를 참조하면, 도 14a, 도 14b, 및 도 14c의 결과물에서 복수의 게이트 공간(GA) 내에 게이트 절연막(132), 게이트 라인(GL), 및 절연 캡핑 라인(140)을 형성한다.
게이트 절연막(132), 게이트 라인(GL), 및 절연 캡핑 라인(140)을 형성하기 위하여, 먼저 복수의 게이트 공간(GA)을 채우는 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)을 형성한 후, 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)이 각각 게이트 공간(GA) 각각의 하측 일부만 채우도록 게이트 절연막(132) 및 게이트 라인(GL)을 에치백하여 이들의 높이를 낮출 수 있다. 게이트 절연막(132) 및 게이트 라인(GL)을 에치백하는 동안, 복수의 게이트 공간(GA)을 한정하는 절연 스페이서(120)의 상측 일부도 함께 제거되어 절연 스페이서(120)의 높이가 낮아질 수 있다. 그 후, 복수의 게이트 공간(GA) 각각의 내부에서 게이트 라인(GL), 게이트 절연막(132), 및 절연 스페이서(120) 각각의 상면을 덮으며 게이트 공간(GA)의 상측 일부를 채우는 절연 캡핑 라인(140)을 형성할 수 있다.
예시적인 실시예들에서, 게이트 절연막(132)을 형성하기 전에, 복수의 게이트 공간(GA)을 통해 노출되는 복수의 핀형 활성 영역(FA) 각각의 표면을 덮는 인터페이스막(도시 생략)을 형성할 수 있다. 상기 인터페이스막을 형성하기 위하여 복수의 게이트 공간(GA)에서 노출되는 복수의 핀형 활성 영역(FA)의 일부를 산화시킬 수 있다.
도 16a, 도 16b, 및 도 16c를 참조하면, 게이트간 절연막(128)을 관통하여 복수의 소스/드레인 영역(SD)을 노출시키는 복수의 소스/드레인 콘택홀(CAH)을 형성한 후, 복수의 소스/드레인 콘택홀(CAH) 각각의 내부 측벽을 덮는 콘택 절연 스페이서(150)를 형성한다. 콘택 절연 스페이서(150)를 형성하기 위하여, 복수의 소스/드레인 콘택홀(CAH)의 내벽을 컨포멀하게 덮는 절연 스페이서막을 형성한 후, 복수의 소스/드레인 콘택홀(CAH)을 통해 복수의 소스/드레인 영역(SD)이 노출되도록 상기 절연 스페이서막을 이방성 식각할 수 있다. 그 결과, 복수의 소스/드레인 콘택홀(CAH)의 측벽에 남아 있는 상기 절연 스페이서막의 일부로 이루어지는 복수의 콘택 절연 스페이서(150)가 얻어질 수 있다.
복수의 소스/드레인 콘택홀(CAH)의 하부에서 복수의 소스/드레인 영역(SD)을 덮는 복수의 금속 실리사이드막(152)과, 복수의 소스/드레인 콘택홀(CAH)을 채우는 복수의 소스/드레인 콘택(CA)을 형성한다. 복수의 소스/드레인 콘택(CA)은 도전성 배리어막(154)과 금속 플러그(156)를 포함하도록 형성될 수 있다.
예시적인 실시예들에서, 금속 실리사이드막(152) 및 복수의 소스/드레인 콘택(CA)을 형성하기 위하여 다음과 같은 공정들을 수행할 수 있다. 먼저, 복수의 소스/드레인 콘택홀(CAH) 내에서 복수의 소스/드레인 영역(SD)을 컨포멀하게 덮는 금속 라이너를 형성할 수 있다. 상기 금속 라이너는 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합으로 이루어질 수 있다. 그 후, 상기 금속 라이너의 노출 표면과 복수의 소스/드레인 콘택홀(CAH)의 내벽을 덮는 도전성 배리어막(154)을 형성할 수 있다. 상기 금속 라이너 및 도전성 배리어막(154)은 PVD(physical vapor deposition), CVD, 또는 ALD(atomic layer deposition) 공정을 이용하여 형성될 수 있다. 그 후, 상기 금속 라이너 및 도전성 배리어막(154)이 형성된 결과물을 열처리하여, 복수의 소스/드레인 영역(SD)을 구성하는 반도체 물질과 상기 금속 라이너를 구성하는 금속과의 반응을 유도하여, 복수의 소스/드레인 영역(SD)을 덮는 복수의 금속 실리사이드막(152)을 형성할 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(152)이 형성된 후, 상기 금속 라이너의 일부가 금속 실리사이드막(152)과 도전성 배리어막(154)과의 사이에 남게 될 수 있다. 다른 예시적인 실시예들에서, 금속 실리사이드막(152)을 형성하는 동안 상기 금속 라이너가 전부 금속 실리사이드막(152)을 형성하는 데 이용되어, 금속 실리사이드막(152)과 도전성 배리어막(154)과의 사이에 상기 금속 라이너가 잔류하지 않을 수 있다.
그 후, 금속 실리사이드막(152) 및 도전성 배리어막(154)이 형성된 결과물 상에 복수의 소스/드레인 콘택홀(CAH) 각각의 내부를 채우기에 충분한 두께의 금속막을 형성할 수 있다. 상기 금속막을 형성하기 위하여 CVD, PVD, 또는 전기도금 공정을 이용할 수 있다. 그 후, 게이트간 절연막(128)의 상면이 노출되도록 도전성 배리어막(154) 및 상기 금속막의 불필요한 부분들을 CMP 공정으로 제거하여 복수의 소스/드레인 콘택홀(CAH) 각각의 내부에서 도전성 배리어막(154) 상에 남아 있는 상기 금속막으로 이루어지는 금속 플러그(156)를 형성할 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하면, 도 16a, 도 16b, 및 도 16c의 결과물의 상면을 덮는 식각 정지막(160)을 형성한 후, 식각 정지막(160) 위에서 복수의 소스/드레인 콘택(CA)의 일부를 덮는 복수의 마스크 패턴(MP)을 형성한다. 복수의 마스크 패턴(MP)은 도 1에 예시한 복수의 소스/드레인 비아 콘택(CAV)에 대응하는 위치에 배치되도록 형성될 수 있다.
식각 정지막(160) 및 복수의 마스크 패턴(MP)은 서로 다른 물질로 이루어질 수 있다. 예시적인 실시예들에서, 식각 정지막(160)은 SiOC, SiN, 또는 이들의 조합으로 이루어지고, 복수의 마스크 패턴(MP)은 실리콘 산화막, SOH(spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 18a, 도 18b, 및 도 18c를 참조하면, 복수의 마스크 패턴(MP)을 식각 마스크로 이용하여 식각 정지막(160)을 식각하고, 이어서 노출되는 복수의 소스/드레인 콘택(CA)을 제1 식각 분위기로 식각하여 복수의 소스/드레인 콘택(CA)의 노출되는 부분들의 높이를 낮춘다. 그 결과, 위치에 따라 서로 다른 높이를 가지는 복수의 소스/드레인 콘택 패턴(CAP)이 형성될 수 있다. 복수의 소스/드레인 콘택 패턴(CAP)은 각각 수직 방향(Z 방향)을 따라 서로 다른 높이를 가지고 서로 일체로 연결된 제1 세그먼트(S1) 및 제2 세그먼트(S2)를 포함하도록 형성될 수 있다.
상기 제1 식각 분위기는 복수의 소스/드레인 콘택(CA)을 구성하는 금속 함유막을 식각하기 위한 식각 분위기일 수 있다. 상기 제1 식각 분위기는 복수의 소스/드레인 콘택(CA)을 구성하는 금속 함유막의 식각량이 복수의 절연 캡핑 라인(140)을 구성하는 절연막의 식각량보다 더 크되, 복수의 절연 캡핑 라인(140)을 구성하는 절연막의 식각량은 0 보다 더 큰 식각 분위기일 수 있다. 예시적인 실시예들에서, 복수의 소스/드레인 콘택(CA)의 노출된 부분을 식각하는 데 있어서, 복수의 소스/드레인 콘택(CA)을 구성하는 금속 함유막, 예를 들면 텅스텐막의 식각량이 복수의 절연 캡핑 라인(140)을 구성하는 절연막, 예를 들면 실리콘 질화막의 식각량보다 더 크지만, 복수의 소스/드레인 콘택(CA)의 식각량에 대한 복수의 절연 캡핑 라인(140)의 식각량의 비가 0 보다 더 크고 약 0.5 보다 작은 조건, 예를 들면 약 0.05 내지 약 0.2의 범위 내에서 선택되는 조건으로 상기 제1 식각 분위기를 제어할 수 있다. 그 결과, 복수의 마스크 패턴(MP)을 식각 마스크로 이용하여 복수의 소스/드레인 콘택(CA)의 노출된 부분들을 식각하는 동안 상기 제1 식각 분위기에 함께 노출되는 복수의 절연 캡핑 라인(140)의 일부도 높이가 낮아질 수 있다. 이 때, 복수의 절연 캡핑 라인(140) 중 복수의 마스크 패턴(MP)에 인접한 부분은 두께 감소량이 비교적 작고, 복수의 마스크 패턴(MP)으로부터 비교적 먼 부분은 두께 감소량이 비교적 클 수 있다. 그 결과, 서로 이웃하는 한 쌍의 소스/드레인 콘택 패턴(CAP) 중에서 선택되는 하나의 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)와, 다른 하나의 소스/드레인 콘택 패턴(CAP)의 제2 세그먼트(S2)가 제1 수평 방향(X 방향)에서 일직선상에 배치될 수 있다. 이 때, 절연 캡핑 라인(140) 중 상기 하나의 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)와 상기 다른 하나의 소스/드레인 콘택 패턴(CAP)의 제2 세그먼트(S2)와의 사이에 개재된 부분에서는 제1 수평 방향(X 방향)을 따라 가변적인 두께를 가지는 비대칭 캡핑 부분(140AS)이 형성될 수 있다.
도 18b에 예시한 바와 같이, 복수의 절연 캡핑 라인(140) 중 적어도 하나의 절연 캡핑 라인(140)은 제2 수평 방향(Y 방향)을 따라 가변적인 두께를 가질 수 있다. 상기 적어도 하나의 절연 캡핑 라인(140) 중, 제1 수평 방향(X 방향)에서 서로 가장 인접하고 서로 이웃하는 한 쌍의 제1 세그먼트(S1) 사이에 개재된 부분은 게이트 라인(GL)을 제1 두께(TH1)로 덮을 수 있다. 또한, 상기 적어도 하나의 절연 캡핑 라인(140)에서, 제1 수평 방향(X 방향)에서 서로 가장 인접하고 서로 이웃하는 한 쌍의 제2 세그먼트(S2) 사이에 개재된 부분은 게이트 라인(GL)을 수직 방향(Z 방향)에서 제1 두께(TH1)보다 더 작은 제2 두께(TH2)로 덮을 수 있다.
제1 세그먼트(S1)와 제2 세그먼트(S2)를 포함하는 복수의 소스/드레인 콘택 패턴(CAP)을 형성하는 동안, 상기 제1 식각 분위기에 의해 복수의 마스크 패턴(MP), 복수의 절연 스페이서(120), 및 게이트간 절연막(128) 각각의 높이가 낮아질 수 있다.
도 19a, 도 19b, 및 도 19c를 참조하면, 도 18a, 도 18b, 및 도 18c의 결과물 상에 복수의 마스크 패턴(MP) 각각의 사이의 공간들을 채우기에 충분한 두께의 절연막을 형성한 후, 복수의 소스/드레인 콘택 패턴(CAP) 각각의 제1 세그먼트(S1)의 상면의 노출되도록 상기 절연막을 평탄화하고 복수의 마스크 패턴(MP) 및 식각 정지막(160)을 제거하여, 상기 평탄화된 절연막으로 이루어지는 매립 절연막(170)을 형성한다.
복수의 소스/드레인 콘택 패턴(CAP) 각각의 제2 세그먼트(S2)와 복수의 절연 캡핑 라인(140)은 매립 절연막(170)으로 덮일 수 있다. 매립 절연막(170)은 평탄화된 상면을 가질 수 있다. 복수의 소스/드레인 콘택 패턴(CAP) 각각의 제1 세그먼트(S1)의 상면과 매립 절연막(170)의 상면은 동일 평면상에서 연장될 수 있다.
매립 절연막(170)은 복수의 게이트 라인(GL) 각각의 사이에서 복수의 소스/드레인 콘택 패턴(CAP) 각각의 제2 세그먼트(S2)의 상부 공간을 채우도록 형성될 수 있다. 복수의 소스/드레인 콘택 패턴(CAP) 각각의 제2 세그먼트(S2)는 제1 세그먼트(S1)에 비해 낮은 높이를 가지므로, 제2 세그먼트(S2)의 제1 수평 방향(X 방향) 양측에 제1 세그먼트(S1)가 배치된 경우에는 제2 세그먼트(S2)의 상부 공간을 채우기 위하여 비교적 깊은 공간 내에 절연 물질을 보이드(void) 또는 매립 불량 없이 퇴적할 필요가 있다. 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따르면, 절연 캡핑 라인(140)은 제1 세그먼트(S1)와 제2 세그먼트(S2)와의 사이에서 제2 세그먼트(S2)에 가까워짐에 따라 점차 작은 두께를 가지도록 제1 수평 방향(X 방향)을 따라 가변적인 두께를 가지는 비대칭 캡핑 부분(140AS)을 포함하므로, 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)에 인접한 영역에서 제2 세그먼트(S2)의 상부 공간을 매립 절연막(170)으로 용이하게 매립할 수 있다.
도 20a, 도 20b, 및 도 20c를 참조하면, 도 19a, 도 19b, 및 도 19c의 결과물 상에 절연 구조물(180)을 형성한다. 절연 구조물(180)은 매립 절연막(170) 및 소스/드레인 콘택 패턴(CAP) 위에 차례로 형성된 식각 정지막(182) 및 층간절연막(184)을 포함할 수 있다.
도 21a, 도 21b, 및 도 21c를 참조하면, 복수의 소스/드레인 콘택 패턴(CAP) 각각의 제1 세그먼트(S1)에 연결되는 복수의 소스/드레인 비아 콘택(CAV)과, 복수의 게이트 라인(GL)에 연결되는 복수의 게이트 콘택(CB)을 형성한다.
예시적인 실시예들에서, 복수의 소스/드레인 비아 콘택(CAV) 및 복수의 게이트 콘택(CB)은 동시에 형성될 수 있다. 다른 예시적인 실시예들에서, 복수의 소스/드레인 비아 콘택(CAV) 및 복수의 게이트 콘택(CB)은 별도의 공정을 통해 순차적으로 형성될 수 있다. 이 경우, 복수의 소스/드레인 비아 콘택(CAV)이 먼저 형성된 후 복수의 게이트 콘택(CB)이 형성될 수도 있고, 복수의 게이트 콘택(CB)이 먼저 형성된 후 복수의 소스/드레인 비아 콘택(CAV)이 형성될 수도 있다.
복수의 소스/드레인 비아 콘택(CAV)은 각각 층간절연막(184) 및 식각 정지막(182)을 관통하여 소스/드레인 콘택 패턴(CAP)의 제1 세그먼트(S1)의 상면에 접할 수 있다. 복수의 게이트 콘택(CB)은 층간절연막(184), 식각 정지막(182), 매립 절연막(170), 및 절연 캡핑 라인(140)을 관통하여 게이트 라인(GL)의 상면에 접할 수 있다.
복수의 게이트 콘택(CB)을 형성하기 위하여, 먼저 층간절연막(184), 식각 정지막(182), 매립 절연막(170), 및 절연 캡핑 라인(140)을 관통하는 게이트 콘택홀(CBH)을 형성할 수 있다. 이 때, 절연 캡핑 라인(140) 중 비교적 작은 두께를 가지는 부분을 식각하게 되므로, 게이트 콘택홀(CBH) 형성을 위한 식각 공정시 절연 캡핑 라인(140)의 식각 타겟 두께를 줄일 수 있어 공정 마진을 향상시킬 수 있으며, 집적회로 소자(100)의 제조 공정이 단순화될 수 있다. 또한, 복수의 게이트 콘택홀(CBH)을 형성하는 동안 절연 캡핑 라인(140) 중 비교적 작은 두께를 가지는 부분을 식각하게 되므로 복수의 게이트 콘택홀(CBH)의 주위에 있는 다른 구성 요소들이 절연 캡핑 라인(140)의 식각시 이용되는 식각 분위기에 노출되는 시간을 비교적 작게 할 수 있다. 따라서, 상기 식각 분위기에 의한 복수의 게이트 라인(GL)의 원하지 않는 손상을 방지할 수 있으며, 이에 따라 복수의 게이트 라인(GL)을 포함하는 복수의 트랜지스터에서의 한계 전압의 편차를 최소화할 수 있어 집적회로 소자의 성능을 향상시킬 수 있다.
이상, 도 11a 내지 도 21c를 참조하여 도 1, 도 2a 내지 도 2c, 및 도 3에 예시한 집적회로 소자(100)의 제조 방법을 설명하였으나, 도 11a 내지 도 21c를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 4a 내지 도 4c에 예시한 집적회로 소자(200), 도 5 및 도 6에 예시한 집적회로 소자(300), 도 7 내지 도 9에 예시한 집적회로 소자(400), 도 10a 내지 도 10c에 예시한 집적회로 소자(900), 및 이들과 유사한 구조를 가지는 다양한 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
예를 들면, 도 4a 내지 도 4c에 예시한 집적회로 소자(200)를 제조하기 위하여, 도 11a 내지 도 21c를 참조하여 설명한 집적회로 소자(100)의 제조 공정을 이용할 수 있다. 단, 도 21a 내지 도 21c를 참조하여 설명한 공정에서 복수의 소스/드레인 비아 콘택(CAV) 및 복수의 게이트 콘택(CB)을 형성한 후, 복수의 소스/드레인 비아 콘택(CAV) 및 복수의 게이트 콘택(CB)에 연결되는 복수의 도전 라인(ML)을 형성하는 공정을 더 수행할 수 있다. 도 5 및 도 6에 예시한 집적회로 소자(300)를 제조하기 위하여, 도 21a 내지 도 21c를 참조하여 설명한 공정에서 복수의 게이트 콘택(CB)을 형성하는 동안, 소자간 분리 영역(DTA)에서 복수의 게이트 라인(GL)에 공통으로 연결되는 멀티게이트 콘택(RCB)을 형성하는 공정을 수행할 수 있다.
도 22a 내지 도 28은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 22a, 도 23a, ..., 및 도 28은 도 10a의 X9 - X9' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이고, 도 22b, 도 23b, ..., 및 도 27b는 도 10a의 Y9 - Y9' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이다. 도 22a 내지 도 28을 참조하여, 도 10a 내지 도 10c에 예시한 집적회로 소자(900)의 예시적인 제조 방법을 설명한다. 도 22a 내지 도 28에서, 도 1a 내지 도 10c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 22a 및 도 22b를 참조하면, 기판(902) 상에 복수의 희생 반도체층(904) 및 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한다. 복수의 희생 반도체층(904) 및 복수의 나노시트 반도체층(NS)은 서로 다른 반도체 물질로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(904)은 SiGe로 이루어지고, 복수의 나노시트 반도체층(NS)은 Si로 이루어질 수 있다.
도 23a 및 도 23b를 참조하면, 복수의 희생 반도체층(904), 복수의 나노시트 반도체층(NS), 및 기판(902)의 일부를 식각하여 트렌치(T9)를 형성하고, 트렌치(T9) 내에 소자분리막(912)을 형성한다. 그 결과, 트렌치(T9)에 의해 한정되는 핀형 활성 영역(F9)이 형성될 수 있다. 핀형 활성 영역(F9)의 상면(FT) 위에는 복수의 희생 반도체층(904) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남아 있다.
도 24a 및 도 24b를 참조하면, 도 23a 및 도 23b의 결과물의 복수의 희생 반도체층(904) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조체(DGS9)을 형성하고, 복수의 더미 게이트 구조체(DGS9) 각각의 양 측벽을 덮는 복수의 외측 절연 스페이서(918)를 형성한다. 그 후, 복수의 더미 게이트 구조체(DGS9) 및 복수의 외측 절연 스페이서(918)를 식각 마스크로 이용하여 복수의 희생 반도체층(904) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 식각하여, 복수의 나노시트 반도체층(NS)을 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 스택(NSS)으로 분할한다. 그 후, 복수의 나노시트 스택(NSS) 각각의 사이에서 노출되는 핀형 활성 영역(F9)을 식각하여 핀형 활성 영역(F9)의 상부에 복수의 리세스 영역(R9)를 형성한다.
복수의 더미 게이트 구조체(DGS9)는 각각 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 더미 게이트 구조체(DGS9)는 각각 절연층(D962), 더미 게이트층(D964), 및 캡핑층(D966)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 절연층(D962)은 실리콘 산화물로 이루어지고, 더미 게이트층(D964)은 폴리실리콘으로 이루어지고, 캡핑층(D966)은 실리콘 질화물로 이루어질 수 있다.
도 25a 및 도 25b를 참조하면, 도 24a 및 도 24b의 결과물의 복수의 리세스 영역(R9) 주변에서 노출되는 복수의 희생 반도체층(904) 각각의 일부를 제거하여 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 제1 나노시트(N1)와 상면(FT)과의 사이에 복수의 인덴트 영역을 형성한 후, 상기 복수의 인덴트 영역을 채우는 복수의 내측 절연 스페이서(928)를 형성한다.
도 26a 및 도 26b를 참조하면, 도 25a 및 도 25b의 결과물에서 복수의 리세스 영역(R9)의 노출된 표면으로부터 반도체 물질을 에피택셜 성장시켜 복수의 소스/드레인 영역(930)을 형성하고, 복수의 소스/드레인 영역(930)이 형성된 결과물을 덮는 절연 라이너(942)를 형성하고, 절연 라이너(942) 위에 게이트간 절연막(944)을 형성한 후, 절연 라이너(942) 및 게이트간 절연막(944) 각각의 상면을 평탄화하여 캡핑층(D966)의 상면을 노출시킨다. 그 후, 복수의 더미 게이트 구조체(DGS9)를 제거하여 게이트 공간(GS)을 마련하고, 게이트 공간(GS)을 통해 복수의 희생 반도체층(904)을 제거하여, 게이트 공간(GS)을 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간과, 제1 나노시트(N1)와 상면(FT)과의 사이의 공간까지 확장한다.
도 27a 및 도 27b를 참조하면, 복수의 나노시트(N1, N2, N3) 및 핀형 활성 영역(F9)의 노출된 표면들을 덮는 게이트 절연막(952)을 형성하고, 게이트 절연막(952) 상의 게이트 공간(GS)을 채우는 복수의 게이트 라인(960)을 형성한 후, 복수의 게이트 공간(GS) 각각의 상부 공간이 비워지도록 복수의 게이트 라인(960)과, 그 주변의 게이트 절연막(952) 및 복수의 외측 절연 스페이서(918) 각각의 상측 일부를 제거한다. 그 후, 복수의 게이트 공간(GS) 각각의 상부 공간을 절연 캡핑 라인(940)으로 채운다. 복수의 게이트 라인(960) 및 절연 캡핑 라인(940)을 형성하는 동안 평탄화 공정을 수행함에 따라 절연 라이너(942) 및 게이트간 절연막(944) 각각의 높이가 낮아질 수 있다.
도 28을 참조하면, 게이트간 절연막(944) 및 절연 라이너(942)를 일부 식각하여 복수의 소스/드레인 영역(930)을 노출시키는 복수의 콘택홀(980)을 형성한 후, 복수의 콘택홀(980) 각각의 내부에 금속 실리사이드막(982) 및 소스/드레인 콘택(CA9)을 형성한다.
예시적인 실시예들에서, 금속 실리사이드막(982) 및 소스/드레인 콘택(CA9)을 형성하기 위하여, 도 16a, 도 16b, 및 도 16c를 참조하여 금속 실리사이드막(152) 및 소스/드레인 콘택(CA)을 형성하는 방법에 대하여 설명한 바와 같은 방법을 이용할 수 있다.
그 후, 도 28의 결과물에 대하여 도 17a 내지 도 18c를 참조하여 설명한 공정들과 유사한 공정들을 수행하여, 복수의 소스/드레인 콘택(CA9)으로부터 복수의 소스/드레인 콘택 패턴(CAP9)을 형성하고, 절연 캡핑 라인(940)의 일부 영역의 높이를 낮추어, 절연 캡핑 라인(940)에 제1 수평 방향(X 방향)을 따라 가변적인 두께를 가지는 비대칭 캡핑 부분(940AS)을 형성할 수 있다. 절연 캡핑 라인(940)에 비대칭 캡핑 부분(940AS)이 형성된 후, 절연 캡핑 라인(140)은 제2 수평 방향(Y 방향)을 따라 가변적인 두께를 가질 수 있다. 그 후, 도 19a, 도 19b, 및 도 19c를 참조하여 매립 절연막(170)을 형성하는 방법에 대하여 설명한 바와 같은 방법으로 매립 절연막(970)을 형성하여 도 10a 내지 도 10c에 예시한 집적회로 소자(900)를 제조할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 140: 절연 캡핑 라인, 140AS: 비대칭 캡핑 부분, 154: 도전성 배리어막, 156: 금속 플러그, 170: 매립 절연막, CAP: 소스/드레인 콘택 패턴, CAV: 비아 콘택, CB: 게이트 콘택, GL: 게이트 라인, S1: 제1 세그먼트, S2: 제2 세그먼트, SD: 소스/드레인 영역.

Claims (20)

  1. 기판 상에서 제1 수평 방향으로 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장된 게이트 라인과,
    상기 핀형 활성 영역 위에서 게이트 라인의 제1 측벽에 인접하게 배치된 제1 소스/드레인 영역과,
    상기 핀형 활성 영역 위에서 게이트 라인의 상기 제1 측벽의 반대측인 제2 측벽에 인접하게 배치된 제2 소스/드레인 영역과,
    상기 제1 소스/드레인 영역에 연결되고, 수직 방향을 따라 제1 높이를 가지는 제1 세그먼트를 가지는 제1 소스/드레인 콘택 패턴과,
    상기 제2 소스/드레인 영역에 연결되고, 상기 수직 방향을 따라 상기 제1 높이보다 작은 제2 높이를 가지는 제2 세그먼트를 가지는 제2 소스/드레인 콘택 패턴과,
    상기 게이트 라인 위에서 상기 제2 수평 방향으로 연장되고, 상기 제1 세그먼트와 상기 제2 세그먼트와의 사이에서 상기 제1 수평 방향을 따라 가변적인 두께를 가지는 비대칭 캡핑 부분을 포함하는 절연 캡핑 라인을 포함하는 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 비대칭 캡핑 부분은 상기 게이트 라인을 사이에 두고 상기 핀형 활성 영역과 상기 수직 방향으로 오버랩되어 있는 집적회로 소자.
  3. 제1항에 있어서,
    상기 비대칭 캡핑 부분은 상기 제1 수평 방향을 따라 상기 제2 세그먼트에 가까워질수록 더 작은 두께를 가지는 집적회로 소자.
  4. 제1항에 있어서,
    상기 비대칭 캡핑 부분은 상기 제1 수평 방향에서 상기 제1 세그먼트에 가장 가까운 부분이 가장 큰 두께를 가지고, 상기 제2 세그먼트에 가장 가까운 부분이 가장 작은 두께를 가지는 집적회로 소자.
  5. 제1항에 있어서,
    상기 제1 소스/드레인 콘택 패턴의 상기 제1 세그먼트는 상기 제1 소스/드레인 영역을 사이에 두고 상기 핀형 활성 영역과 상기 수직 방향으로 오버랩되어 있고,
    상기 제2 소스/드레인 콘택 패턴의 상기 제2 세그먼트는 상기 제2 소스/드레인 영역을 사이에 두고 상기 핀형 활성 영역과 상기 수직 방향으로 오버랩되어 있는 집적회로 소자.
  6. 제1항에 있어서,
    상기 수직 방향에서 상기 제1 세그먼트의 제1 최상면의 높이는 상기 게이트 라인의 최상면의 높이보다 더 크고, 상기 제2 세그먼트의 제2 최상면의 높이는 상기 게이트 라인의 최상면의 높이보다 더 작은 집적회로 소자.
  7. 제1항에 있어서,
    상기 절연 캡핑 라인의 제1 부분을 관통하여 상기 게이트 라인에 접하는 게이트 콘택을 더 포함하고,
    상기 절연 캡핑 라인의 상기 제1 부분의 두께는 상기 절연 캡핑 라인의 최대 두께보다 더 작은 집적회로 소자.
  8. 제1항에 있어서,
    상기 제2 세그먼트의 상면 및 상기 비대칭 캡핑 부분을 덮는 매립 절연막과,
    상기 매립 절연막의 상면을 덮는 절연 구조물과,
    상기 매립 절연막으로부터 이격되어 있고 상기 절연 구조물을 관통하여 상기 제1 세그먼트의 상면에 접하는 비아 콘택과,
    상기 절연 구조물, 상기 매립 절연막, 및 상기 절연 캡핑 라인을 관통하여 상기 게이트 라인에 접하는 게이트 콘택을 더 포함하고,
    상기 절연 캡핑 라인의 제1 부분을 관통하여 상기 게이트 라인에 접하는 게이트 콘택을 더 포함하고,
    상기 절연 캡핑 라인 중 게이트 콘택이 관통하는 부분의 두께는 상기 절연 캡핑 라인의 최대 두께보다 더 작은 집적회로 소자.
  9. 기판 상에서 제1 수평 방향으로 상호 평행하게 연장된 복수의 핀형 활성 영역과,
    상기 복수의 핀형 활성 영역 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장된 복수의 게이트 라인과,
    상기 복수의 게이트 라인을 덮으며 상기 제2 수평 방향으로 연장된 복수의 절연 캡핑 라인과,
    상기 복수의 핀형 활성 영역 상에 형성되고 상기 복수의 게이트 라인 각각의 사이에 하나씩 개재된 복수의 소스/드레인 영역과,
    상기 복수의 소스/드레인 영역에 연결된 복수의 소스/드레인 콘택 패턴을 포함하고,
    상기 복수의 절연 캡핑 라인 중 적어도 하나의 절연 캡핑 라인은 상기 복수의 소스/드레인 콘택 패턴 중 서로 이웃하는 2 개의 소스/드레인 콘택 패턴 사이에 개재되는 비대칭 캡핑 부분을 포함하고, 상기 비대칭 캡핑 부분은 상기 제1 수평 방향을 따라 가변적인 두께를 가지는 집적회로 소자.
  10. 제9항에 있어서,
    상기 서로 이웃하는 2 개의 소스/드레인 콘택 패턴은 상기 비대칭 캡핑 부분을 사이에 두고 서로 대면하는 위치에서 수직 방향으로 서로 다른 높이를 가지는 집적회로 소자.
  11. 제9항에 있어서,
    상기 복수의 절연 캡핑 라인은 서로 이웃하는 제1 절연 캡핑 라인 및 제2 절연 캡핑 라인을 포함하고,
    상기 제1 절연 캡핑 라인 및 상기 제2 절연 캡핑 라인은 각각 상기 비대칭 캡핑 부분을 포함하고, 상기 제1 절연 캡핑 라인 및 상기 제2 절연 캡핑 라인 각각의 비대칭 캡핑 부분은 상기 제1 수평 방향을 따라 상기 제1 절연 캡핑 라인과 상기 제2 절연 캡핑 라인과의 사이의 영역에 가까워질수록 더 작은 두께를 가지는 집적회로 소자.
  12. 제9항에 있어서,
    상기 복수의 절연 캡핑 라인은 서로 이웃하는 제1 절연 캡핑 라인 및 제2 절연 캡핑 라인을 포함하고,
    상기 제1 절연 캡핑 라인 및 상기 제2 절연 캡핑 라인은 각각 상기 비대칭 캡핑 부분을 포함하고, 상기 제1 절연 캡핑 라인 및 상기 제2 절연 캡핑 라인 각각의 비대칭 캡핑 부분은 상기 제1 수평 방향을 따라 상기 제1 절연 캡핑 라인과 상기 제2 절연 캡핑 라인과의 사이의 영역에 가까워질수록 더 큰 두께를 가지는 집적회로 소자.
  13. 제9항에 있어서,
    상기 복수의 소스/드레인 콘택 패턴은 각각 수직 방향에서 제1 높이를 가지는 제1 세그먼트와, 상기 제1 세그먼트와 일체로 연결되고 상기 제1 높이보다 작은 제2 높이를 가지는 제2 세그먼트를 포함하고,
    상기 복수의 절연 캡핑 라인은 상기 복수의 소스/드레인 콘택 패턴 중 서로 이웃하는 제1 쌍의 소스/드레인 콘택 패턴 각각의 제1 세그먼트 사이에 개재된 제1 부분과, 상기 복수의 소스/드레인 콘택 패턴 중 서로 이웃하는 제2 쌍의 소스/드레인 콘택 패턴 각각의 제2 세그먼트 사이에 개재된 제2 부분을 포함하고,
    상기 제1 부분은 상기 수직 방향에서 제1 두께를 가지고, 상기 제2 부분은 상기 수직 방향에서 상기 제1 두께보다 더 작은 제2 두께를 가지는 집적회로 소자.
  14. 제9항에 있어서,
    상기 복수의 절연 캡핑 라인 중 적어도 일부의 절연 캡핑 라인은 상기 제2 수평 방향을 따라 가변적인 두께를 가지는 집적회로 소자.
  15. 제9항에 있어서,
    상기 기판은 상기 복수의 핀형 활성 영역이 배치된 소자 영역과, 상기 소자 영역에 인접하고 상기 복수의 핀형 활성 영역이 배치되지 않은 소자간 분리 영역을 포함하고,
    상기 복수의 게이트 라인 및 상기 복수의 절연 캡핑 라인은 각각 상기 소자 영역 및 상기 소자간 분리 영역에서 상기 제2 수평 방향으로 연장되고,
    상기 복수의 절연 캡핑 라인 중 상기 소자간 분리 영역에 있는 제1 부분의 제1 최대 두께는 상기 소자 영역에 있는 제2 부분의 제2 최대 두께보다 더 작은 집적회로 소자.
  16. 제1 소자 영역, 제2 소자 영역, 및 상기 제1 소자 영역과 상기 제2 소자 영역과의 사이에 개재된 소자간 분리 영역을 가지는 기판과,
    상기 제1 소자 영역 및 상기 제2 소자 영역에서 제1 수평 방향으로 상호 평행하게 연장된 복수의 핀형 활성 영역과,
    상기 제1 소자 영역, 상기 제2 소자 영역, 및 상기 소자간 분리 영역에서 제2 수평 방향으로 연장되고 상기 복수의 핀형 활성 영역을 덮는 게이트 라인과,
    상기 제1 소자 영역, 상기 제2 소자 영역, 및 상기 소자간 분리 영역에서 상기 제2 수평 방향으로 연장되고 상기 게이트 라인을 덮는 절연 캡핑 라인과,
    상기 제1 소자 영역에서 상기 게이트 라인의 양측에 배치된 제1 쌍의 소스/드레인 영역과,
    상기 제1 소자 영역에서 상기 제1 쌍의 소스/드레인 영역에 연결된 제1 쌍의 소스/드레인 콘택 패턴을 포함하고,
    상기 절연 캡핑 라인은 상기 제1 쌍의 소스/드레인 콘택 패턴 사이에 개재되는 비대칭 캡핑 부분을 포함하고, 상기 비대칭 캡핑 부분은 상기 제1 수평 방향을 따라 가변적인 두께를 가지는 집적회로 소자.
  17. 제16항에 있어서,
    상기 제1 쌍의 소스/드레인 콘택 패턴은 각각 상기 복수의 핀형 활성 영역 중에서 선택되는 제1 핀형 활성 영역 위에서 서로 다른 높이를 가지고,
    상기 비대칭 캡핑 부분은 상기 제1 핀형 활성 영역과 수직으로 오버랩되어 있는 집적회로 소자.
  18. 제16항에 있어서,
    상기 제2 소자 영역에서 상기 게이트 라인의 양측에 배치된 제2 쌍의 소스/드레인 영역과,
    상기 제2 소자 영역에서 상기 제2 쌍의 소스/드레인 영역에 연결된 제2 쌍의 소스/드레인 콘택 패턴을 더 포함하고,
    상기 제2 쌍의 소스/드레인 콘택 패턴은 각각 수직 방향에서 제1 높이를 가지는 제1 세그먼트와, 상기 제1 세그먼트와 일체로 연결되고 상기 제1 높이보다 작은 제2 높이를 가지는 제2 세그먼트를 포함하고,
    상기 절연 캡핑 라인은 상기 제2 쌍의 소스/드레인 콘택 패턴 각각의 상기 제1 세그먼트 사이에 개재된 제1 부분과, 상기 제2 쌍의 소스/드레인 콘택 패턴 각각의 상기 제2 세그먼트 사이에 개재된 제2 부분을 포함하고, 상기 제1 부분은 수직 방향에서 제1 두께를 가지고, 상기 제2 부분은 상기 수직 방향에서 상기 제1 두께보다 더 작은 제2 두께를 가지는 집적회로 소자.
  19. 제16항에 있어서,
    상기 제1 쌍의 소스/드레인 콘택 패턴은 각각 수직 방향에서 제1 높이를 가지는 제1 세그먼트와, 상기 제1 세그먼트와 일체로 연결되고 상기 제1 높이보다 작은 제2 높이를 가지는 제2 세그먼트를 포함하고,
    상기 절연 캡핑 라인 중 상기 제1 쌍의 소스/드레인 콘택 패턴 각각의 상기 제2 세그먼트 사이에 개재된 부분의 최대 두께는 상기 비대칭 캡핑 부분의 최대 두께보다 더 작은 집적회로 소자.
  20. 제16항에 있어서,
    상기 절연 캡핑 라인 중 상기 소자간 분리 영역을 덮는 부분의 제1 최대 두께는 상기 제1 소자 영역 및 상기 제2 소자 영역 중 어느 하나의 영역을 덮는 제2 부분의 제2 최대 두께보다 더 작은 집적회로 소자.
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