TWI656566B - 半導體結構以及其製作方法 - Google Patents

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Abstract

一種半導體結構的製作方法包括下列步驟。於半導體基底上形成複數個閘極結構，於兩相鄰之閘極結構之間形成源極/汲極接觸。對源極/汲極接觸進行掘入製程。於掘入製程之後，源極/汲極接觸之上表面低於閘極結構之上表面。於掘入製程之後，於閘極結構與源極/汲極接觸上形成停止層，且位於源極/汲極接觸上之停止層之上表面低於閘極結構之上表面。一種半導體結構包括半導體基底、閘極結構、閘極接觸結構與源極/汲極接觸。源極/汲極接觸設置於兩相鄰之閘極結構之間，源極/汲極接觸之上表面係低於閘極結構之上表面。

Description

半導體結構以及其製作方法
本發明係關於一種半導體結構以及其製作方法，尤指一種利用對源極/汲極接觸進行掘入製程以改善製程容許範圍(process window)之半導體結構以及其製作方法。
半導體積體電路之技術隨著時間不斷地進步成長，每個新世代製程下的產品都較前一個世代具有更小且更複雜的電路設計。在各晶片區域上的功能元件因產品革新需求而必須使其數量與密度不斷地提升，當然也就使得各元件的幾何尺寸需越來越小。如第1圖所示，在一習知的半導體結構100中，基底110上設置有複數個閘極130，各閘極130上形成有一閘極保護層131，而一自對準接觸結構141係形成於兩相鄰的閘極130之間。此自對準接觸結構141係利用將導電金屬材料填入於兩閘極130之間所形成開孔中，並藉由化學機械研磨(chemical mechanical polish，CMP)製程所形成，以使得自對準式接觸結構141可對應形成於閘極130之間的源極/汲極(未繪示)。自對準接觸結構141係與閘極130電性隔離，而於上述之CMP製程之後，自對準接觸結構141、閘極保護層131以及形成於另一閘極130上的一第一閘極接觸142的各上表面會彼此齊平。然而，在後續形成一第二閘極接觸160以與第一閘極接觸142連結時，由於各閘極130之間的間距越來越小，當形成第二閘極接觸160的製程產生對位偏差時，第二閘極接觸160容易與自對準接觸結構141接觸而造成自對準接觸結構141與閘極130之間形成短路。因此，需設法改善此製程容許範圍(process window)過小的問題。
根據本發明之一實施例，本發明提供了一種半導體結構的製作方法，包括下列步驟。於一半導體基底上形成複數個閘極結構。於兩相鄰之閘極結構之間形成一源極/汲極接觸。對源極/汲極接觸進行一掘入製程(recessingprocess)。於掘入製程之後，源極/汲極接觸之一上表面係低於閘極結構之一上表面。於掘入製程之後，於閘極結構以及源極/汲極接觸上形成一停止層。位於源極/汲極接觸上之停止層之一上表面係低於閘極結構之上表面。
根據本發明之一實施例，本發明提供了一種半導體結構。半導體結構包括一半導體基底、複數個閘極結構、一閘極接觸結構以及一源極/汲極接觸。閘極結構設置於半導體基底上。閘極接觸結構設置於一個閘極結構上，閘極接觸結構係與閘極結構電性連接。源極/汲極接觸設置於兩相鄰之閘極結構之間，且源極/汲極接觸之一上表面係低於閘極結構之一上表面。
在本發明之半導體結構以及其製作方法中，由於源極/汲極接觸在掘入製程之後的上表面低於閘極結構的上表面，故可使得後續形成的閘極接觸的製程容許範圍增加，避免源極/汲極接觸與閘極結構之間形成電性短路，進而達到提升生產良率的效果。
請參閱第2圖至第8圖。第2圖至第8圖繪示了本發明第一實施例之半導體結構的製作方法示意圖。本實施例之半導體結構的製作方法包括下列步驟。如第2圖所示，於一半導體基底10上形成複數個閘極結構40。半導體基底10可包括矽基底、磊晶矽基底、矽鍺基底、碳化矽基底或絕緣層覆矽(silicon-on-insulator，SOI)基底，但並不以此為限。半導體基底10亦可視需要具有鰭狀結構(未圖示)，而閘極結構40可形成於半導體基底10之鰭狀結構上。在本實施例中，各閘極結構40可沿一第一方向D1排列並被一第一介電層30隔開。舉例來說，本實施例之閘極結構40可利用例如一取代金屬閘極製程(replacementmetal gate process)來形成，但並不以此為限。在此狀況下，各閘極結構40可包括由下而上堆疊之高介電常數介電層41、阻障層42、金屬閘極43以及覆蓋層44，覆蓋層44係形成於金屬閘極43之上，且覆蓋層44較佳係由絕緣材料所形成，但本發明並不以此為限。在本發明之其他實施例中亦可視需要以其他製程方式來形成閘極結構40或/及形成其他不同結構組成之閘極結構。在本實施例中，各閘極結構40的側壁上可形成有側壁子20，而側壁子20、第一介電層30以及閘極結構40可藉由一平坦化製程而於一垂直之第二方向D2上具有相同的高度。此外，各閘極結構40之間亦可視需要選擇性地形成其他所需的材料層例如接觸蝕刻停止層(contact etching stop layer，CESL，未圖示)，但並不以此為限。接著，可形成一硬遮罩層50覆蓋側壁子20、第一介電層30以及閘極結構40。
如第3圖所示，可利用一圖案化光阻(未圖示)對硬遮罩層50進行圖案化並於兩相鄰之閘極結構40之間形成一第一開孔V1。在本實施例中，第一開孔V1係貫穿兩相鄰之閘極結構40之間的第一介電層30而部分暴露出半導體基底10，且第一開孔V1所暴露出之半導體基底10中可形成有一源極/汲極結構(例如源極/汲極摻雜區，未圖示)，但並不以此為限。在本發明之其他實施例中，源極/汲極結構可形成於兩相鄰之閘極結構40之間的半導體基底10上且被第一介電層30覆蓋，而第一開孔V1可貫穿第一介電層30而暴露出至少部分之源極/汲極結構。換句話說，本實施例之第一開孔V1係對應源極/汲極結構所形成，而源極/汲極結構可包括一磊晶層、一矽化物層、半導體基底10中之一摻雜區或其它適合之源極/汲極結構型態。由於源極/汲極結構係設置於兩相鄰之閘極結構40之間，而硬遮罩層50中用來對應形成第一開孔V1的開口圖案於第一方向D1上的寬度大於此兩相鄰閘極結構40的間距，故以硬遮罩層50進行圖案化製程(例如蝕刻製程)可以自對準(self-aligned)方式形成第一開孔V1。
接著，如第4圖所示，可利用另一圖案化光阻(未圖示)對硬遮罩層50再進行圖案化並於其中一閘極結構40上形成一第二開孔V2，而第二開孔V2暴露部分之閘極結構40。在本實施例中，第二開孔V2係至少貫穿覆蓋層44而暴露出對應之閘極結構40中的金屬閘極43。此外，由於第二開孔V2的深度以及所需移除的材料層與第一開孔V1不同，故本實施例之第二開孔V2較佳係於第一開孔V1之後形成，但並不以此為限。在本發明之其他實施例中亦可視需要先形成第二開孔V2再形成第一開孔V1，或者亦可同時形成第一開孔V1與第二開孔V2。
之後，如第5圖所示，形成一導電材料例如第5圖中所示之第一導電材料60填入第一開孔V1與第二開孔V2。本實施例之第一導電材料60較佳可填滿第一開孔V1與第二開孔V2，但並不以此為限。第一導電材料60可包括金屬導電材料例如鋁(aluminum，Al)、鎢(tungsten，W)、銅(copper，Cu)、鋁化鈦(titanium aluminide，TiAl)、鈦(titanium，Ti)、氮化鈦(titanium nitride，TiN)、鉭(tantalum，Ta)、氮化鉭(Tantalum nitride，TaN)、氧化鋁鈦(titanium aluminum oxide，TiAlO)等或其他適合之導電材料，而第一導電材料60一般可被視為一第零層金屬(metal zero，M0)，但並不以此為限。此外，第一導電材料60可包括以例如鎢、鋁、銅所形成的主導電材料以及以例如氮化鈦、氮化鉭所形成的阻障層，但並不以此為限。接著，如第5圖至第6圖所示，進行一平坦化製程91例如一化學機械研磨(chemical mechanical polish，CMP)製程，以移除部分之第一導電材料60而於兩相鄰之閘極結構40之間的第一開孔V1中形成源極/汲極接觸61，並於第二開孔V2中形成一下部閘極接觸62。換句話說，源極/汲極接觸61與下部閘極接觸62可由同一導電材料(例如第零層金屬)所形成，但並不以此為限。此外，本實施例之平坦化製程91可一併移除硬遮罩層50，但在本發明之其他實施例中亦可視需要保留至少部分之硬遮罩層50。值得說明的是，本發明之源極/汲極接觸61並不以上述之製作方法為限，而可視需要以其他製作方法形成源極/汲極接觸61。
接著，如第6圖至第7圖所示，於平坦化製程91之後，對源極/汲極接觸61進行一掘入製程(recessing process)92。掘入製程92可包括對於第一導電材料60有較佳蝕刻選擇比之回蝕刻(etching back)製程，但並不以此為限。掘入製程92對源極/汲極接觸61的表面形成掘入效果，因此在掘入製程92之後，源極/汲極接觸61之一上表面(例如第7圖所示之第一上表面61S)係低於閘極結構40之一上表面(例如第7圖所示之第二上表面40S)。值得說明的是，本發明所指的上表面係指各部件於第二方向D2上的最上表面(topmost surface)，故閘極結構40之上表面即是包括覆蓋層44之上表面(也就是第二上表面40S)。此外，掘入製程92亦會對下部閘極接觸62的表面形成掘入效果，也就是說，下部閘極接觸62係被掘入製程92掘入(recessed)，且於掘入製程92之後，下部閘極接觸62之一上表面(例如第7圖所示之第三上表面62S)係低於閘極結構40之第二上表面40S。在本實施例中，第一上表面61S與第三上表面62S可具有相似的深度/高度，但本發明並不以此為限。在本發明之其他實施例中亦可視需要藉由掘入製程92或/及其他製程的參數調整而使得下部閘極接觸62之第三上表面62S與源極/汲極接觸61的第一上表面61之間形成高度差異。
之後，如第7圖至第8圖所示，於掘入製程92之後，於閘極結構40以及源極/汲極接觸61上形成一停止層71。停止層71的材料可包括氮化矽(SiN)、氮氧化矽(SiON)或其它適合之絕緣材料。值得說明的是，停止層71較佳係保形地(conformally)形成於閘極結構40以及源極/汲極接觸61上，故位於源極/汲極接觸61上之停止層71之一上表面(例如第8圖所示之第四上表面71S)係低於閘極結構40之第二上表面40S。此外，部分之停止層71係更形成於下部閘極接觸62上，而位於下部閘極接觸62上之停止層71之第四上表面71S係低於閘極結構40之第二上表面40S。此外，本實施例之製作方法更包括於停止層71上形成一介電層(例如第8圖所示之第二介電層72)，並形成一上部閘極接觸81貫穿位於下部閘極接觸62上的停止層71與第二介電層72，藉此使得上部閘極接觸81與下部閘極接觸62相連而形成一閘極接觸結構GT。上部閘極接觸81可由一第二導電材料80所形成，第二導電材料80可包括金屬導電材料例如鋁、鎢、銅、鋁化鈦、鈦、氮化鈦、鉭、氮化鉭、氧化鋁鈦等或其他適合之導電材料，而第二導電材料80一般可被視為一第一層金屬(metal one，M1)，但並不以此為限。第二導電材料80可包括以例如鎢、鋁、銅所形成的主導電材料以及以例如氮化鈦、氮化鉭所形成的阻障層，但並不以此為限。此外，第一介電層30與第二介電層72可分別包括氧化矽、氮化矽、氮氧化矽或其它適合之絕緣材料。
經由上述的製作方法即可形成如第8圖所示之半導體結構201。因此，半導體結構201包括半導體基底10、複數個閘極結構40、閘極接觸結構GT以及源極/汲極接觸61。閘極結構40設置於半導體基底10上。閘極接觸結構GT設置於其中一個閘極結構40上，閘極接觸結構GT係與閘極結構40電性連接。源極/汲極接觸61設置於兩相鄰之閘極結構40之間，且源極/汲極接觸61之上表面(第一上表面61S)係低於閘極結構40之上表面(第二上表面40S)。閘極接觸結構GT包括下部閘極接觸62以及上部閘極接觸81，上部閘極接觸81係設置於下部閘極接觸62上，且下部閘極接觸62之上表面(第三上表面62S)係低於閘極結構40之上表面(第二上表面40S)。閘極結構40包括金屬閘極43以及覆蓋層44，覆蓋層44係設置於金屬閘極43之上，且閘極結構40之上表面包括覆蓋層44之上表面。關於閘極結構40中其他可能的組成已於上述製作方法中說明，故在此並不再贅述。此外，本實施例之半導體結構201可更包括上述製作方法中所提及之側壁子20、第一介電層30、停止層71以及第二介電層72。停止層71係設置於源極/汲極接觸61以及閘極結構40上，且位於源極/汲極接觸61上之停止層71之上表面(第四上表面71S)係低於閘極結構40之上表面(第二上表面40S)。此外，部分之停止層71可更設置於下部閘極接觸62上，且位於下部閘極接觸62上之停止層71之上表面(第四上表面71S)係低於閘極結構40之上表面(第二上表面40S)。第二介電層72係設置於停止層71上，上部閘極接觸81係貫穿第二介電層72以及位於下部閘極接觸62上的停止層71以與下部閘極接觸62相連。
值得說明的是，藉由本實施例的製作方法，利用掘入製程使得源極/汲極接觸61的第一上表面61S低於閘極結構40之第二上表面40S，可使得後續形成上部閘極接觸81時即便發生偏移(如第8圖所示於第一方向D1上偏向源極/汲極接觸61)，上部閘極接觸81仍可較不易與源極/汲極接觸61接觸而形成短路。因此，本實施例之製作方式可改善形成上部閘極接觸81之製程步驟的製程容許範圍(process window)，並進而達到提升生產良率的效果。
請參閱考第9圖與第10圖。第9圖與第10圖繪示了本發明第二實施例之半導體結構202的製作方法示意圖。如第9圖與第10圖所示，本實施例之製作方法與上述第一實施例不同的地方在於，於掘入製程92之後，源極/汲極接觸61之上表面(第一上表面61S)係低於下部閘極接觸62之上表面(第三上表面62S)，第一上表面61S與第三上表面62S之間於第二方向D2上具有一高度差HD，藉此使得形成上部閘極接觸81時的所需深度相對降低，可更進一步避免上部閘極接觸81與源極/汲極接觸61相連的機會，從而達到更進一步提升製程容許範圍與生產良率的效果。舉例來說，可藉由先於下部閘極接觸62上形成一遮罩(例如圖案化光阻，未圖示)再對源極/汲極接觸61進行部分蝕刻，之後再進行掘入製程92而使得源極/汲極接觸61之第一上表面61S低於下部閘極接觸62之第三上表面62S。或者，亦可於下部閘極接觸62上形成一較薄的遮罩(未圖示)再進行掘入製程92，因此使得掘入製程92對源極/汲極接觸61的實際蝕刻時間較長於對下部閘極接觸62的實際蝕刻時間，進而獲得源極/汲極接觸61之第一上表面61S低於下部閘極接觸62之第三上表面62S的結果。
綜上所述，在本發明之半導體結構的製作方法中，由於源極/汲極接觸在掘入製程之後的上表面低於閘極結構的上表面，故可使得後續形成的上部閘極接觸的製程容許範圍增加，降低源極/汲極接觸與閘極結構之間形成電性短路的機會，進而達到提升生產良率的效果。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧半導體基底
20‧‧‧側壁子
30‧‧‧第一介電層
40‧‧‧閘極結構
40S‧‧‧第二上表面
41‧‧‧高介電常數介電層
42‧‧‧阻障層
43‧‧‧金屬閘極
44‧‧‧覆蓋層
50‧‧‧硬遮罩層
60‧‧‧第一導電材料
61‧‧‧源極/汲極接觸
61S‧‧‧第一上表面
62‧‧‧下部閘極接觸
62S‧‧‧第三上表面
71‧‧‧停止層
71S‧‧‧第四上表面
72‧‧‧第二介電層
80‧‧‧第二導電材料
81‧‧‧上部閘極接觸
91‧‧‧平坦化製程
92‧‧‧掘入製程
100、201、202‧‧‧半導體結構
110‧‧‧基底
130‧‧‧閘極
131‧‧‧閘極保護層
141‧‧‧自對準接觸結構
142‧‧‧第一閘極接觸
160‧‧‧第二閘極接觸
D1‧‧‧第一方向
D2‧‧‧第二方向
GT‧‧‧閘極接觸結構
HD‧‧‧高度差
V1‧‧‧第一開孔
V2‧‧‧第二開孔
第1圖繪示了一傳統的半導體結構的示意圖。 第2圖至第8圖繪示了本發明第一實施例之半導體結構的製作方法示意圖，其中 第3圖繪示了第2圖之後的製作方法示意圖； 第4圖繪示了第3圖之後的製作方法示意圖； 第5圖繪示了第4圖之後的製作方法示意圖； 第6圖繪示了第5圖之後的製作方法示意圖； 第7圖繪示了第6圖之後的製作方法示意圖； 第8圖繪示了第7圖之後的製作方法示意圖。 第9圖與第10圖繪示了本發明第二實施例之半導體結構的製作方法示意圖，其中 第10圖繪示了第9圖之後的製作方法示意圖。

Claims (17)

  1. 一種半導體結構的製作方法，包括：於一半導體基底上形成複數個閘極結構；於兩相鄰之該等閘極結構之間形成一源極/汲極接觸；對該源極/汲極接觸進行一掘入製程(recessing process)，其中於該掘入製程之後，該源極/汲極接觸之一上表面係低於該閘極結構之一上表面；以及於該掘入製程之後，於該等閘極結構以及該源極/汲極接觸上形成一停止層，其中位於該源極/汲極接觸上之該停止層之一上表面係低於該閘極結構之該上表面。
  2. 如請求項1所述之製作方法，其中形成該源極/汲極接觸的方式包括：於該兩相鄰之閘極結構之間形成一第一開孔；形成一導電材料以填入該第一開孔；以及進行一平坦化製程以移除部分之該導電材料並於該兩相鄰之閘極結構之間形成該源極/汲極接觸，其中該平坦化製程係於該掘入製程之前進行。
  3. 如請求項2所述之製作方法，更包括：於該等閘極結構其中一者上形成一第二開孔，其中該第二開孔暴露部分之該閘極結構，且該導電材料亦填入該第二開孔；以及於該平坦化製程之後於該第二開孔中形成一下部閘極接觸。
  4. 如請求項3所述之製作方法，其中該第二開孔係於該第一開孔之後形成。
  5. 如請求項3所述之製作方法，其中該下部閘極接觸係被該掘入製程掘入(recessed)，且於該掘入製程之後，該下部閘極接觸之一上表面係低於該閘極結構之該上表面。
  6. 如請求項5所述之製作方法，其中於該掘入製程之後，該源極/汲極接觸之該上表面係低於該下部閘極接觸之該上表面。
  7. 如請求項5所述之製作方法，其中於該掘入製程之後，部分之該停止層係更形成於該下部閘極接觸上，且位於該下部閘極接觸上之該停止層之該上表面係低於該閘極結構之該上表面。
  8. 如請求項7所述之製作方法，更包括：形成一上部閘極接觸貫穿位於該下部閘極接觸上的該停止層，其中該上部閘極接觸與該下部閘極接觸相連。
  9. 如請求項8所述之製作方法，更包括：於該停止層上形成一介電層，其中該上部閘極接觸貫穿該介電層以及位於該下部閘極接觸上的該停止層以與該下部閘極接觸相連。
  10. 如請求項1所述之製作方法，其中該閘極結構包括一金屬閘極以及一覆蓋層，該覆蓋層係形成於該金屬閘極之上，且該閘極結構之該上表面包括該覆蓋層之一上表面。
  11. 一種半導體結構，包括： 一半導體基底；複數個閘極結構，設置於該半導體基底上；一閘極接觸結構，設置於一個該閘極結構上，其中該閘極接觸結構係與該閘極結構電性連接，該閘極接觸結構包括一下部閘極接觸以及一上部閘極接觸，該上部閘極接觸係設置於該下部閘極接觸上，且該下部閘極接觸之一上表面係低於該閘極結構之該上表面；以及一源極/汲極接觸，設置於兩相鄰之該等閘極結構之間，其中該源極/汲極接觸之一上表面係低於該閘極結構之一上表面。
  12. 如請求項11所述之半導體結構，其中該源極/汲極接觸之該上表面係低於該下部閘極接觸之該上表面。
  13. 如請求項11所述之半導體結構，更包括：一停止層，設置於該源極/汲極接觸以及該等閘極結構上，其中位於該源極/汲極接觸上之該停止層之一上表面係低於該閘極結構之該上表面。
  14. 如請求項13所述之半導體結構，其中部分之該停止層更設置於該下部閘極接觸上，且位於該下部閘極接觸上之該停止層之該上表面係低於該閘極結構之該上表面。
  15. 如請求項14所述之半導體結構，其中該上部閘極接觸係貫穿位於該下部閘極接觸上的該停止層以與該下部閘極接觸相連。
  16. 如請求項15所述之半導體結構，更包括一介電層設置於該停止層 上，其中該上部閘極接觸貫穿該介電層以及位於該下部閘極接觸上的該停止層以與該下部閘極接觸相連。
  17. 如請求項11所述之半導體結構，其中該閘極結構包括一金屬閘極以及一覆蓋層，該覆蓋層係設置於該金屬閘極之上，且該閘極結構之該上表面包括該覆蓋層之一上表面。
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