TW201442176A - 半導體結構及其製作方法 - Google Patents

Abstract

本發明提供一種半導體結構的製作方法，至少包含有以下步驟：首先，提供一基底，該基底上形成有一第一介電層，至少一金屬閘極位於該第一介電層中，以及至少一源/汲極區域位於該金屬閘極的兩側，接著形成一第二介電層於該第一介電層上，然後進行一第一蝕刻步驟，於該第一介電層以及該第二介電層中形成複數個第一凹槽，並曝露各該源/汲極區域，進行一金屬矽化物製程，以於各該第一凹槽內形成一金屬矽化物層，以及進行一第二蝕刻步驟，於該第一介電層中以及該第二介電層中形成複數個第二凹槽，其中各該第二凹槽曝露該金屬閘極。

Description

半導體結構及其製作方法

本發明係有關於半導體製程領域，尤其是一種利用金屬閘極上的遮罩層搭配複數次蝕刻製程，以同時形成半導體元件各接觸結構的方法。

隨著積體電路(IC)積集度不斷提升以及特徵尺寸(feature size)持續降低，半導體元件的內連線線寬與幾何尺寸也越來越小。一般而言，積體電路中的各個獨立的半導體元件係藉由接觸插塞以及內連線結構而使其互相電連接。因此，插塞結構及其製程在次世代的半導體製程中也愈顯重要。

受限於目前半導體後段製程(back end of the line,BEOL)的製程能力，現行技術仍無法滿足高深寬比(high aspect ratio,HAR)的接觸洞蝕刻製程的良率，以及提高相關積集度的製程整合技術的要求插塞結構無法僅透過一步的金屬沈積、研磨製程而得。為了克服這些製程障礙，目前業界逐漸以雙重圖案化技術(顯影-蝕刻-顯影-蝕刻，2P2E)的方式來製作所需的元件圖案。係以兩段式金屬沈積製程取代習知一步式的金屬沈積製程。大致而言，習知的接觸插塞結構係被拆解成兩部分，其一為下層接觸結構，另一則為上層金屬結構(或被稱為第零金屬層，M0)。當下層接觸結構製備完成後，才會繼續於其上形成上層金屬結構，且上層金屬結構不限於柱狀結構，其也可以是條狀結構。然而，由於上層金屬結構與下層接觸結構在 不同步驟中完成，因此將有一阻障層(barrier layer)位於上層金屬結構與下層接觸結構的交界處，可能會影響接觸插塞結構的導電性，此外該製程步驟也較為複雜。

因此，尚需要一種改良式的內連線結構及其製作方法以克服上述缺點。

為解決上述問題，本發明提供一種一半導體結構，包含有一基底，一第一介電層，位於該基底上，一金屬閘極，位於該介電層中，一源/汲極區域，位於該金屬閘極的兩側，以及一遮罩層，位於該金屬閘極上，且該遮罩層的頂端與該第一介電層的頂端齊平。

本發明另提供一種半導體結構的製作方法，至少包含有以下步驟：首先，提供一基底，該基底上形成有一第一介電層，至少一金屬閘極位於該第一介電層中，以及至少一源/汲極區域位於該金屬閘極的兩側，接著形成一第二介電層於該第一介電層上，然後進行一第一蝕刻製程，於該第一介電層以及該第二介電層中形成複數個第一凹槽，並曝露各該源/汲極區域，再進行一金屬矽化物製程，以於該第一凹槽內形成一金屬矽化物層，以及進行一第二蝕刻製程，於該第一介電層中以及該第二介電層中形成複數個第二凹槽，其中該第二凹槽曝露該金屬閘極。

本發明特徵在於，包含有一遮罩層位於金屬閘極的頂端，並且利用不同的蝕刻選擇比的蝕刻氣體，選擇性地蝕刻該遮罩層以及介電層。如此一來，將可以同時完成與閘極上的結構以及與源/汲極區域上的接觸結構，取代習知的下層接觸結構與上層金屬層 (M0)共兩部分，減少製程步驟。

1‧‧‧半導體元件

10‧‧‧基底

12‧‧‧金屬閘極

12a‧‧‧金屬閘極

12b‧‧‧金屬閘極

12c‧‧‧金屬閘極

14‧‧‧源/汲極區域

15‧‧‧磊晶層

16‧‧‧鰭狀結構

17‧‧‧淺溝隔離

18‧‧‧側壁子

20‧‧‧蝕刻停止層

22‧‧‧第一介電層

24‧‧‧遮罩層

26‧‧‧第二介電層

28‧‧‧光阻層

28a‧‧‧有機介電層

28b‧‧‧含矽遮罩抗反射層

28c‧‧‧光阻層

30‧‧‧開口

32‧‧‧第一凹槽

34‧‧‧金屬矽化物層

38‧‧‧光阻層

38a‧‧‧有機介電層

38b‧‧‧含矽遮罩抗反射層

38c‧‧‧光阻層

40‧‧‧開口

42‧‧‧第二凹槽

44‧‧‧阻障層

46‧‧‧金屬層

52‧‧‧第一接觸

54‧‧‧第二接觸

54A‧‧‧第二接觸

60‧‧‧第三介電層

61‧‧‧金屬層

62‧‧‧導電通孔

64‧‧‧導線

66‧‧‧第三接觸

E1‧‧‧蝕刻步驟

E2‧‧‧蝕刻步驟

E3‧‧‧蝕刻步驟

第1~9圖繪示製作本發明第一較佳實施例之鰭狀電晶體元件的結構示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。

請參考第1~9圖，其繪示製作本發明第一較佳實施例之鰭狀電晶體元件的結構示意圖，如第1圖所示，首先，提供一基底10，基底10上包含有至少一金屬閘極12以及至少一源/汲極區域14位於各金屬閘極12的兩側，此外，基底10上可選擇性包含有至少一鰭狀結構16，在本實施例中，金屬閘極12包含金屬材料，而源/汲極區域14可由離子佈值(ion implantation)的方式形成於金屬閘極12兩側的基底10中，或是形成於金屬閘極12兩側的鰭狀結構16中。在金屬閘極12周圍的基底10中，更包含有至少一淺溝隔離17，以電性隔離位於基底10上的鰭狀結構16以及其他的半導體元件。 本實施例中，金屬閘極12可能位在基底10上與鰭狀結構16交叉(如第1圖中的金屬閘極12a)，或是可能位於淺溝隔離17上(如第1圖中的金屬閘極12c)，以作為虛置閘極(dummy gate)使用，或是可能位於鰭狀結構16的邊緣(如第1圖中的金屬閘極12b)，以保護鰭狀結構16的結構完整性。

此外，本實施例的製作方法，在源/汲極區域14上更可選擇性形成有一磊晶層(epoxy layer)15。此外，更可能選擇性包含有形成一側壁子18以及一蝕刻停止層20在金屬閘極12的兩側壁上，接著覆蓋上一第一介電層22後，進行一平坦化步驟，例如為一化學機械研磨製程(CMP)，使得金屬閘極12的頂端與第一介電層22的頂端齊平。值得注意的是，本實施例中，在金屬閘極12完成之後，將以一蝕刻製程，移除金屬閘極12的部分頂端，並且形成一遮罩層24取代頂端部分的金屬閘極12，且進行另一次平坦化步驟去除多餘的遮罩層24。也就是說，本實施例在金屬閘極12的頂端，更包含有一遮罩層24，且遮罩層24的頂端與第一介電層22的頂端切齊，此外，由於遮罩層24是取代原先金屬閘極12的部分頂端，因此遮罩層24只位於金屬閘極12上，且位於側壁子18之間。另外，因為進行上述另一次平坦化的過程中，也會移除部分的側壁子18與蝕刻停止層20，因此側壁子18與蝕刻停止層20的頂端有一截面(truncated surface)。本實施例中，側壁子18、蝕刻停止層20以及遮罩層24材質主要為氮化矽，而第一介電層22的主要材質為氧化矽，但不限於此。上述各元件的材料與製作方式，皆為本發明的技術人員所熟知的技術，在此不多贅述。

接著如第2圖所示，形成一第二介電層26於第一介電層 22上，本實施例中，第二介電層26的主要材質氧化矽，但不限於此。然後形成一光阻層28於第二介電層26上，其中光阻層28可為單層結構或是多層結構，根據本發明的一實施例，光阻層28依序包含有一有機介電層(organic dielectric layer,ODL)28a，一含矽遮罩抗反射層(silicon-containing hardmask bottom anti-reflecting coating,SHB)28b以及一光阻層(PR)28c，簡而言之，本實施例中的光阻層28為一由ODL/SHB/PR組成的三層結構，但不限於此。接著為了製作後續與源/汲極區域14電性連接的插塞(該插塞可取代習知技術中，與源/汲極區域14電性連接的下層接觸結構以及上層金屬結構，在此稱作第零金屬接觸，M0CT)，進行一曝光顯影製程，圖案化光阻層28c，以形成複數個開口30，且各開口30的位置至少對應下方的源/汲極區域14，但值得注意的是，部分開口30也可能對應至金屬閘極12周圍的淺溝隔離17上，以降低電晶體結構(主要包含有金屬閘極12、源/汲極區域14以及鰭狀結構16)的所在區域與周圍區域之間的圖案密度差異(pattern density difference)。

接下來，如第3~4圖所示，進行至少一次的蝕刻步驟E1，以將開口30的圖案轉移到下方各層結構中，其中蝕刻步驟E1包含：由上而下，依序蝕刻含矽遮罩抗反射層28b，有機介電層28a，第二介電層26以及第一介電層22，直到曝露出蝕刻停止層20為止，接下來如第4圖所示，再進行另一蝕刻步驟E2，將部分的蝕刻停止層20移除，以曝露出下方的磊晶層15，並形成複數個第一凹槽32，各第一凹槽32曝露各該磊晶層15，值得注意的是，由於本發明中磊晶層15為選擇性形成，因此各第一凹槽32也可能直接曝露各源/汲極區域14，此外，根據不同的實施例，部分之各第一凹槽32也可能位於淺溝隔離17上。

本實施例中所用的蝕刻步驟以氣體蝕刻為主，可包含有全氟化碳氣體(Perfluorocarbon gases)，例如四氟化碳(Tetrafluoromethane,CF4)、三氟甲烷(Fluoroform,CHF3)、全氟丁二烯(Hexa-fluoro-1,3+butadiene,C4F6)等，另外包含氧氣與氬氣(Argon,Ar)，但不限於此。值得注意的是，若蝕刻氣體中所包含的全氟化碳氣體與氧氣比值愈高，則該蝕刻氣體對於氧化矽/氮化矽的蝕刻選擇比愈高。換句話說，若蝕刻氣體中所包含的全氟化碳氣體比例較高，則在蝕刻過程中，蝕刻氧化矽的速率將會大於蝕刻氮化矽的速率愈多。由於本實施例中，第一介電層12與第二介電層22材質主要為氧化矽，而蝕刻停止層20材質主要包含有氮化矽，本實施例中，蝕刻步驟E1選用對於氧化矽/氮化矽的蝕刻選擇相對較高(較佳大於5)的氣體，所以蝕刻第二介電層22以及第一介電層12的速率較快，但蝕刻蝕刻停止層20的速率較慢，且蝕刻步驟E1進行時，蝕刻第二介電層22以及第一介電層12的速率，至少大於蝕刻蝕刻停止層20的速率五倍以上，因此蝕刻步驟E1不容易蝕穿蝕刻停止層20，將會停在蝕刻停止層20的表面。接著在蝕刻步驟E2中，再選用其他氣體進行蝕刻，以移除位於第一凹槽32底部的蝕刻停止層20。

如第5圖所示，對磊晶層15進行一自對準金屬矽化物製程(self-aligned silicide,salicide)，以於第一凹槽32底部形成一金屬矽化物層34。該自對準金屬矽化物製程主要包含有填入一金屬層(圖未示)於各第一凹槽32中，再進行一加熱步驟，於金屬層與含矽表面的邊界處形成一金屬矽化物層34，之後再移除位於第一凹槽內的該金屬層。值得注意的是，本發明中的金屬矽化物層34僅形成於含 矽的表面，因此可能形成於鰭狀結構16、磊晶層15或是基底10上，而不會形成於淺溝隔離17上。

如第6圖所示，再次覆蓋一光阻層38，其中光阻層38材質可與光阻層28相同，包含有一有機介電層38a，含矽遮罩抗反射層38b以及一光阻層38c。為了製作後續與源金屬閘極12電性連接的插塞(該插塞可取代習知技術中，與金屬閘極12電性連接的下層接觸結構與上層金屬結構，在此稱作第零金屬閘極接觸，M0PY)，進行一曝光顯影步驟，圖案化光阻層38c，形成複數個開口40，且各開口40之位置至少對應於部分的金屬閘極12，但不限於此，也有部分的開口40位置可能對應到淺溝隔離17上。

接下來如第7圖所示，進行一蝕刻步驟E3，將開口40的圖案轉移到下方各層結構中，蝕刻步驟E3包含有：由上而下，依序蝕刻含矽遮罩抗反射層38b，有機介電層38a，第二介電層26以及遮罩層24。值得注意的是，蝕刻步驟E3中，調整蝕刻氣體中全氟化碳氣體與氧氣的比值，使該氣體對於氧化矽/氮化矽的蝕刻速率相近，也就是說，蝕刻步驟E3選用的氣體，對於氧化矽/氮化矽的蝕刻選擇比相對較低(較佳小於5)，因此該氣體可同時移除氧化矽與氮化矽層，蝕刻步驟E3進行之後，各該金屬閘極12的頂部可直接被曝露，並形成複數個第二凹槽42。之後可進行一灰化步驟(ash process)或其他蝕刻製程，以移除剩餘的光阻以及位於第一凹槽32或是第二凹槽42內多餘的有機介電層38a。

如第8圖所示，依序填入一阻障層44與金屬層46於各該第一凹槽32與各該第二凹槽42中，阻障層44可包括氮化鈦 (Titanium nitride,TiN)與氮化鉭(Tantalum nitride,TaN)或是鈦/氮化鈦等多層阻障層等，以增進各凹槽內壁與後續形成的金屬層之間的附著力，而金屬層46較佳包括鎢(tungsten,W)，其具有較佳的填洞能力(gap fill performance)。接下來再進行一平坦化步驟，以移除位於第二介電層26頂部多餘的阻障層與金屬層，以於第一介電層12以及第二介電層26中，同時完成複數個第一接觸52與複數個第二接觸54，其中各第一接觸52至少與部分的源/汲極區域14電性連接(也就是說，本實施例的各第一接觸52為上述的M0CT)，各第二接觸54至少與部分的金屬閘極12電性連接(也就是說，本實施例的各第二接觸54為上述的M0PY)。此外，由於各第一接觸52與各第二接觸54係同時填入金屬層46後完成，因此各第一接觸52與各第二接觸54皆是一體成型結構(monolithically formed structure)。值得注意的是，本實施例中，由於可能有部分的第二凹槽42位置與部分的第一凹槽32重疊，因此有部分的第一接觸52會直接接觸第二接觸54(如第8圖中的第二接觸54A)，該些第一接觸52與第二接觸54的連接部分，可作為半導體元件中的共用接觸(share contact)使用，但不限於此。

如第9圖所示，進行後續的金屬內連線製程(metal interconnect process)，形成一第三介電層60於第二介電層26的頂部，此處的第三介電層60例如為習知技術中的金屬內介電層(inter metal dielectric,IMD)，並且以蝕刻等方式，於第三介電層60中形成複數個導電通孔圖案(圖未示)與複數條導線圖案(圖未示)，最後同時填入一金屬層61於各該導電通孔圖案與各該導線圖案之中，並進行一平坦化步驟以移除第三介電層60表面多餘的金屬層，以完成複數個導電通孔結構62以及複數條導線結構64。在本實施例中，由 於各導電通孔結構62以及各導線結構64係同時填入金屬層後完成，因此兩者可一併視為一第三接觸66，且各第三接觸66為一體成型的結構。各導電通孔結構62係沿著垂直方向直接接觸位於下方的第一接觸52或第二接觸54，而各導線結構64則位於同一水平面上，沿著水平方向連接基底10上的其他元件。從上視圖來看，導電通孔結構62可能呈現矩形、圓形或其他形狀的塊狀結構，而導線結構64則可能呈現長條線型結構，但不限於此。

值得注意的是，在上述製作過程中，係先製作第一凹槽32，然後才製作第二凹槽42，然而本發明不限於此，在本發明的另一實施方式中，可先選用對於氧化矽/氮化矽的蝕刻選擇相對較低的氣體進行蝕刻，製作第二凹槽42，然後才選用對於氧化矽/氮化矽的蝕刻選擇相對較高的氣體進行蝕刻，製作第一凹槽32，最後同時填入阻障層44與金屬層46，並進行一平坦化步驟，以同時完成複數個第一接觸52與複數個第二接觸54，也屬於本發明所涵蓋的範圍內。

本發明所提供的半導體元件1，可藉由上述的製作流程所實現，其最終結構如第9圖所示，請參考第1~9圖，半導體元件1至少包含有一基底10，一第一介電層12，位於基底10上，一金屬閘極12，位於第一介電層12中，一源/汲極區域14，位於金屬閘極12的兩側，以及一遮罩層24，位於金屬閘極12上，且遮罩層24的頂端與第一介電層12的頂端齊平；一第二介電層26，位於第一介電層12上；另包含有複數個第一接觸52，位於第一介電層12與該第二介電層26中，並與部分源/汲極區域14電性連接，其中各第一接觸52為一體成型結構，以及複數個第二接觸54，位於第一介 電層12與第二介電層26中，與部分金屬閘極12電性連接，其中各第二接觸54為一一體成型結構。除此之外，半導體元件1更可選擇性包含有下列元件：一磊晶層15，位於源/汲極區域14上；一淺溝隔離17，位於金屬閘極12周圍的基底10中，一側壁子18以及一蝕刻停止層20，位於金屬閘極12的兩側邊，且兩者的頂端均具有一截面；一鰭狀結構16，位於基底10上；一金屬矽化物層34，位於各源/汲極區域14以及第一接觸52之間；一第三介電層60，位於第二介電層26的頂端，以及複數個第三接觸66，位於部分第一接觸52或部分第二接觸54上，且各第三接觸66為一體成型結構，其中各第三接觸66包含有一導電通孔結構62與一導線結構64，且各導電通孔結構62與各導線結構64包含相同材料，且彼此直接接觸。上述各元件的材料與製作方式，皆與本發明第一較佳實施例的製作流程中所述相同，在此不再贅述。

綜上所述，本發明特徵在於，包含有一遮罩層位於金屬閘極的頂端，並且利用不同的蝕刻速率的蝕刻氣體，選擇性地蝕刻該遮罩層以及介電層。如此一來，將可以同時完成與閘極上的結構以及與源/汲極區域上的接觸結構，取代習知的下層接觸結構與上層金屬層(M0)共兩部分，減少製程步驟。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1‧‧‧半導體元件

10‧‧‧基底

16‧‧‧鰭狀結構

17‧‧‧淺溝隔離

18‧‧‧側壁子

20‧‧‧蝕刻停止層

22‧‧‧第一介電層

26‧‧‧第二介電層

44‧‧‧阻障層

46‧‧‧金屬層

52‧‧‧第一接觸

54‧‧‧第二接觸

60‧‧‧第三介電層

61‧‧‧金屬層

62‧‧‧導電通孔

64‧‧‧導線

66‧‧‧第三接觸

Claims (20)

1. 一半導體結構，包含有：一基底；一第一介電層，位於該基底上；一金屬閘極，位於該第一介電層中；一源/汲極區域，位於該金屬閘極的兩側；以及一遮罩層，位於該金屬閘極上，且該遮罩層的頂端與該第一介電層的頂端齊平。
2. 如申請專利範圍第1項的半導體結構，其中更包括一第二介電層，位於該第一介電層上。
3. 如申請專利範圍第2項的半導體結構，更包括一蝕刻停止層，位於該金屬閘極的兩側，且該蝕刻停止層的頂端具有一截面。
4. 如申請專利範圍第2項的半導體結構，其中更包括複數個第一接觸，位於該第一介電層與該第二介電層中，與部分該源/汲極區域電性連接，其中各該第一接觸為一一體成型結構。
5. 如申請專利範圍第4項的半導體結構，其中更包括複數個第二接觸，位於該第一介電層與該第二介電層中，與部分該金屬閘極電性連接，其中各該第二接觸為一一體成型結構。
6. 如申請專利範圍第1項的半導體結構，其中更包括至少一鰭狀結構，位於該基底上。
7. 如申請專利範圍第1項的半導體結構，其中更包括一金屬矽化物層，位於各該源/汲極區域以及該第一接觸之間。
8. 如申請專利範圍第5項的半導體結構，其中更包括複數個第三接觸，位於部分該第一接觸或部分該第二接觸上，且各該第三接觸為一一體成型結構。
9. 如申請專利範圍第8項的半導體結構，其中各該第三接觸包含有一導電通孔結構與一導線結構，且各導電通孔結構與各導線結構包含相同材料，且彼此直接接觸。
10. 一種半導體結構的製作方法，至少包含有以下步驟：提供一基底，該基底上形成有一第一介電層，至少一金屬閘極位於該第一介電層中，以及至少一源/汲極區域位於該金屬閘極的兩側；形成一第二介電層於該第一介電層上；進行一第一蝕刻步驟，於該第一介電層以及該第二介電層中形成複數個第一凹槽，並曝露各該源/汲極區域；進行一金屬矽化物製程，以於各該第一凹槽內形成一金屬矽化物層；以及進行一第二蝕刻步驟，於該第一介電層中以及該第二介電層中形成複數個第二凹槽，其中各該第二凹槽曝露該金屬閘極。
11. 如申請專利範圍第10項的製作方法，其中更包括在該第一介電層形成後，形成一遮罩層於各該金屬閘極頂端。
12. 如申請專利範圍第11項的製作方法，其中該遮罩層之頂端與該第一介電層之頂端切齊。
13. 如申請專利範圍第10項的製作方法，其中更包括形成一鰭狀結構於該基底上。
14. 如申請專利範圍第10項的製作方法，其中部分該第二凹槽與部分該第一凹槽位置有部分重疊。
15. 如申請專利範圍第10項的製作方法，其中更包括同時填入一金屬層於各該第一凹槽與各該第二凹槽內，以分別形成複數個第一接觸以及複數個第二接觸。
16. 如申請專利範圍第15項的製作方法，其中更包括形成複數個第三接觸，與部分該第一接觸或部分第二接觸電性連接，且各該第三接觸為一一體成型結構。
17. 如申請專利範圍第16項的製作方法，其中各該第三接觸包含有一導電通孔結構與一導線結構，且各導電通孔結構與各導線結構包含相同材料，且彼此直接接觸。
18. 如申請專利範圍第10項的製作方法，其中更包括形成一蝕刻停止層，位於該金屬閘極的兩側，且該蝕刻停止層的頂端具有一截面。
19. 如申請專利範圍第11項的製作方法，其中進行該第一蝕刻步驟時，所選用的氣體蝕刻該第一介電層的速率與蝕刻該遮罩層的速率之比值大於5。
20. 如申請專利範圍第11項的製作方法，其中進行該第二蝕刻步驟時，所選用的氣體蝕刻該第一介電層的速率與蝕刻該遮罩層的速率之比值小於5。