CN104701150A - 晶体管的形成方法 - Google Patents
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Abstract
本发明提供一种晶体管的形成方法，包括：提供衬底；形成位于所述衬底中的源极、漏极以及位于所述衬底上的栅极；在所述衬底以及所述源极、漏极和栅极上覆盖介质层；在所述介质层中光刻形成第一接触孔，所述第一接触孔连接源漏极，在源漏极表面设置接触层，在所述第一接触孔内壁及所述接触层表面覆盖保护层，在所述介质层上形成有机抗蚀剂层，之后光刻形成第二接触孔，所述第二接触孔露出栅极；去除第一接触孔底部的保护层;在所述第一接触孔、第二接触孔内形成导电插塞。在所述接触层表面覆盖的保护层可以有效保护接触层，使接触层在第二接触孔的光刻、清洗及去除有机抗蚀剂层过程后保持良好的形貌，提高晶体管的性能。
Description
技术领域
本发明涉及本发明涉及半导体领域，具体涉及一种晶体管的形成方法。
背景技术
多个MOS晶体管之间相互连接时，通常通过在单个MOS晶体管的源极、漏极以及栅极上生长一层绝缘的层间介质层，并在所述层间介质层与所述源极、漏极以及栅极对应的位置上开设接触孔（Contact Hole），使所述源极、漏极的一部分露出，然后在所述接触孔内填充导电材料以形成导电插塞，所述导电插塞与其他MOS晶体管的源极、漏极连接，进而实现多个MOS晶体管之间的互连。
但是，所述导电插塞与所述源极、漏极之间的导电性能并不理想。而所述导电性能与所述金属导电插塞的接触电阻直接相关，为了减小所述接触电阻，进而改善导电性能，通常需要在形成所述金属导电插塞之前，在所述接触孔内的源极、漏极以及栅极的露出部分的表面上预先形成一层接触层。
现有的形成所述接触层的方法为，通过沉积的方式，在所述接触孔中形成一层金属，并通过退火处理，使所述金属层与源极、漏极露出部分的表面反应，以形成硅化物（Silicide）。所述硅化物为接触层，能够有效降低源极、漏极与所述金属导电插塞之间的接触电阻。
在目前的比较常用的高K介质层/金属栅极工艺中，金属栅极上方不形成接触层，由于半导体特征尺寸不断减小，一般需要进行多次接触孔的刻蚀，通常是先进行第一次光刻形成源漏接触孔，再形成源漏接触孔底部的接触层，再进行第二次光刻，形成栅极接触孔。
然而现有技术形成接触孔的方法容易造成硅化物的损伤。
发明内容
本发明解决的问题提供一种晶体管的形成方法，减少接触孔内硅化物受到损伤的问题，提高晶体管的性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：
提供衬底；
形成位于所述衬底中的源极、漏极以及位于所述衬底上的栅极；
在所述衬底以及所述源极、漏极和栅极上覆盖介质层；
在所述介质层中形成第一接触孔，使所述第一接触孔露出源极、漏极；
在所述第一接触孔底部形成接触层；
在所述第一接触孔内壁及所述接触层表面覆盖保护层；
在所述介质层中形成第二接触孔，使所述第二接触孔露出栅极；
去除第一接触孔底部的保护层；
在所述第一接触孔、第二接触孔内形成导电插塞。
可选的，所述衬底为硅衬底，形成所述源极、漏极的步骤包括：
在所述硅衬底中源极、漏极的对应位置处形成凹槽；
在所述凹槽中填充锗硅材料，以形成所述源极、漏极。
可选的，形成所述接触层的步骤包括：形成的接触层为硅化物接触层。
可选的，形成所述保护层的步骤包括：采用原子层沉积法形成所述保护层。
可选的，形成所述保护层的步骤包括：所述保护层的材料为为氧化硅或氮化硅中的一种或多种。
可选的，形成所述保护层的步骤包括：所述保护层的结构为单层结构或堆叠结构。
可选的，形成所述保护层的步骤包括：所述保护层的厚度为2纳米至8纳米。
可选的，形成第二接触孔之前还需要在所述第一接触孔内及所述介质层表面形成有机抗蚀剂层。
可选的，形成所述有机抗蚀剂层的具体工艺包括：采用化学气相沉积法形成所述有机抗蚀剂层。
可选的，形成第二接触孔之后还需要去除所述第一接触孔内及所述介质层表面的有机抗蚀剂层。
可选的，去除第一接触孔底部的保护层的步骤包括：对所述第一接触孔、第二接触孔进行氩离子轰击，以去除第一接触孔底部的保护层
可选的，形成所述导电插塞的步骤包括：在所述第一接触孔、第二接触孔的内壁及底部形成钛和氮化钛构成的扩散阻挡层，再在所述第一接触孔、第二接触孔中形成导电层并对所述导电层表面进行化学机械研磨。
可选的，所述导电层的材料为金属。
与现有技术相比，本发明的技术方案具有以下优点：
在形成源、漏极上的第一接触孔与形成栅极上的第二接触孔之间增加了一道形成保护层的工序，所述保护层能够起到在后续工艺中保护第一接触孔底部接触层不受到刻蚀、清洗、灰化等工艺影响的作用，保证导电插塞与源、漏极之间良好的电连接。
进一步，所述保护层为采用原子层沉积法形成的氮化物或氧化物或是氮化物与氧化物的堆叠结构，采用原子层沉积法可以使形成得保护层具有好的保形性，可以完好的覆盖于较深的第一接触孔的侧壁，并且不形成针孔，并且采用原子层沉积法可以在纳米尺度下精确的控制形成的保护层的厚度。
附图说明
图1是本发明晶体管的形成方法一实施例的流程图；
图2～图9是图1中形成方法的各个步骤晶体管的结构示意图。
具体实施方式
针对背景技术提到的接触孔内硅化物接触层容易受到损伤的问题，对晶体管中接触孔的形成方法进行了分析，在形成栅极接触孔之前，需要在源漏极接触孔内填充有机抗蚀剂层，为栅极接触孔的光刻提供平整的表面，在之后去除源漏极接触孔内的有机抗蚀剂层的过程中，容易对源漏极接触孔底部的接触层造成损伤。此外，向栅极接触孔、源漏极接触孔内填充导电层之前，需要对栅极接触孔、源漏极接触孔内部进行清洗，清洗所使用的清洗剂也会损伤所述硅化物接触层。
在形成栅极接触孔与形成源漏极接触孔之间增加一道形成保护层的工序，所述保护层能够起到在后续工艺中保护第一接触孔底部接触层不受到刻蚀、清洗、灰化等工艺影响的作用，保证导电插塞与源、漏极之间良好的电连接。
为此，本发明提供一种晶体管的形成方法，参考图1，包括如下步骤：
步骤S1，提供衬底；
步骤S2，形成位于所述衬底中的源极、漏极以及位于所述衬底上的栅极；
步骤S3，在所述衬底以及所述源极、漏极和栅极上覆盖介质层；
步骤S4，在所述介质层中形成接触孔，使所述接触孔露出源极、漏极；
步骤S5，在所述第一接触孔底部形成接触层；
步骤S6，在所述第一接触孔内壁及所述接触层表面覆盖保护层；
步骤S7，在所述介质层中形成第二接触孔，使所述第二接触孔露出栅极；
步骤S8，去除第一接触孔底部的保护层；
步骤S9，在所述第一接触孔、第二接触孔内形成导电插塞。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参见图2～图9，示意了本发明晶体管的形成方法一实施例各个步骤晶体管的结构。
参考图2，执行步骤S1，提供衬底100。本实施例中，所述衬底100是硅衬底，但本发明对此不做限制，还可以采用其它现有技术中所采用的衬底材料来形成所述衬底100。
继续参考图2，执行步骤S2，在所述衬底100中形成源极110、漏极120，以及位于所述衬底100上的栅极130。
本实施例以PMOS型的晶体管为例，在衬底100上形成栅极130，之后以栅极130对衬底100进行P型掺杂，以在所述衬底100中形成P型的源极110、漏极120。
在本实施例中，所述源极110、漏极120采用应力锗硅形成。具体地，形成源极110、漏极120的步骤包括：在所述硅衬底中源极、漏极的对应位置处形成凹槽；在所述凹槽中填充锗硅材料，对所述锗硅材料进行P型掺杂，以形成所述源极、漏极。但本发明对是否采用应力材料形成源极110、漏极12并不作限制。
在本实施例中，所述栅极130为金属栅极。具体地，所述金属栅极130两侧设置有侧墙131，所述金属栅极130与所述衬底100之间设置有高K材料形成的绝缘层132。但本发明对栅极130、绝缘层132的材料不做限制。
在本实施例中，衬底100中还可以设有隔离结构101，在本实施例中，所述隔离结构101为浅槽隔离结构。但是，本发明对是否形成隔离结构101或者是隔离结构101的类型不作限制，所述隔离结构101还可以是其它隔离结构类型例如局部场氧化隔离。
参考图3，执行步骤S3，在所述衬底100以及所述源极110、漏极120和栅极130上覆盖介质层30。
在本实施例中，所述介质层30包括：
氧化物隔离层90，覆盖于所述隔离结构101、源极110、漏极120和栅极130上；依次设于所述氧化物隔离层90上的停止层80、氧化物隔离层70。
结合参考图3和图4，执行步骤S4，在所述介质层80中形成第一接触孔140，使所述第一接触孔140露出源极110、漏极120。
在本实施例中，在所述介质层30上形成硬掩模层50，还在所述硬掩模层50上形成图案化的光刻胶层40。
之后，刻蚀将图案化的光刻胶层40的图案转移到硬掩模层50中，形成图案化的硬掩模层50；之后以图案化的硬掩模层50为掩模，通过刻蚀的方去除部分的介质层30材料，直到露出源极110以及漏极120为止，以形成第一接触孔140。
进一步的，去除所述硬掩模层50以及光刻胶层40，使所述介质层30的表面露出。
参考图5，执行步骤S5，在所述第一接触孔140底部形成接触层170。
可选的，形成所述接触层170的具体工艺为，在所述接触孔底部形成一层金属，并通过退火处理，使所述金属层与源极、漏极露出部分的衬底表面反应，以形成硅化物，所述硅化物即接触层170，用于增强导电插塞与源极、漏极的欧姆接触。
参考图6，执行步骤S6，在所述第一接触孔140内壁及所述接触层170表面覆盖保护层160。
具体地，采用原子层沉积法形成所述保护层160，在本实施例中，所述保护层160的材料为氧化硅，在其他实施例中，所述保护层160的材料还可以为氮化硅，在本实施例中，所述保护层160为单层结构，在其他实施例中，所述保护层160还可以为堆叠结构。
采用原子层沉积法可以使形成得保护层160具有好的保形性，可以完好的覆盖于较深的第一接触孔140的底部及侧壁，并且不形成针孔。此外，采用原子层沉积法可以在纳米尺度下精确的控制形成的保护层160的厚度。在其他实施例中，还可以采用热氧化法、化学气相沉积法形成所述保护层160。
所述保护层160能够在后续的去除有机抗蚀剂层以及对第一接触孔140清洗的过程中保护材料为硅化物的接触层170，使得接触层170形貌完整，保证第一接触孔140中的导电插塞与源极110、漏极120保持良好的欧姆接触。
当所述保护层160的厚度过小时，对接触层170的保护作用不明显，当所述保护层160的厚度过大时，保护层160的去除难度增大，可能影响金属层与源极、漏极的欧姆接触。可选的，所述保护层160的厚度为1纳米至8纳米。
但随着保护层160的膜质的提高，所述保护层160的厚度也可以不在1纳米至8纳米的范围内，本发明对此不做限制。
结合参考图7和图8，执行步骤S7，在所述介质层30中形成第二接触孔141，使所述第二接触孔141露出栅极130。
具体地，在所述介质层30中形成第二接触孔141的具体工艺包括：
通过化学气相沉积法，在所述第一接触孔140内及所述介质层30表面形成有机抗蚀剂层（organic under-layer resist，ODL）150，作为之后光刻工艺的平整层，为第二接触孔141的光刻工艺提供平坦的表面，在本实施例中，形成所述有机抗蚀剂层150作为光刻工艺的平整层的好处在于有机抗蚀剂层150的填充能力较好并具有较好的刻蚀选择性，并且可以采用灰化工艺将其去除，对晶体管其他部件影响较小。
在所述有机抗蚀剂层150上形成硬掩模层51，在所述硬掩模层51上形成图案化的第二光刻胶层（图中未示出）。
之后，刻蚀将图案化的第二光刻胶层的图案转移到硬掩模层51中，形成图案化的硬掩模层51；之后以图案化的硬掩模层51为掩模，通过蚀刻的方法去除部分的有机抗蚀剂层150、介质层30材料，直到露出栅极130为止，以形成第二接触孔141。
需要说明的是，在其他实施例中，在某些电路功能的要求下，需要将本晶体管的源漏极110、120与相邻晶体管的栅极130连通，可以在光刻第二接触孔141时使相邻晶体管的第二接触孔141与本晶体管的第一接触孔140相连通，后续在相邻晶体管的第二接触孔141与本晶体管的第一接触孔140中形成整体的导电插塞，就可以在接触孔层中实现本晶体管的源漏极110、120与相邻晶体管的栅极130连通。在这种情况下，第二接触孔141的刻蚀可能会对第一接触孔140底部的接触层170造成影响，在接触层170上形成的保护层160在这一过程中能够为接触层170提供保护。
如图8所示，去除所述硬掩模层51、第二光刻胶层及有机抗蚀剂层150。
去除所述有机抗蚀剂层150的方法采用灰化工艺，灰化工艺的高温过程使得在去除所述有机抗蚀剂层150的同时，有机抗蚀剂层150覆盖下的其他结构也可能受到灰化工艺的影响，保护层160能够在灰化工艺中为接触层170提供保护，使接触层170保持良好的形貌。
在去除有机抗蚀剂层150以后，需要对所述第一接触孔140、第二接触孔141进行清洗，保护层160可以避免清洗过程中清洗剂对接触层170的影响。
继续参考图8，执行步骤S8，去除第一接触孔140底部的保护层160。
具体地，对所述第一接触孔140、第二接触孔141进行氩（Ar）离子轰击，去除第一接触孔140、第二接触孔141底部的残余的氧化物等杂质，为后续导电层的形成提供平整的表面，在氩离子轰击的同时，位于所述第一接触孔140底部表面、侧壁的保护层160也被氩离子轰击而去除，使得后续形成的导电层可以与接触层170良好的接触。
参考图9，执行步骤S9，在所述第一接触孔140、第二接触孔141内形成导电插塞190。
可选的，形成所述导电插塞190的具体工艺包括：在所述第一接触孔140、第二接触孔141的内壁及底部形成钛和氮化钛构成的扩散阻挡层180。
具体地，采用物理气相沉积法在所述第一接触孔140、第二接触孔141中内壁形成所述钛和氮化钛构成的扩散阻挡层180，所述扩散阻挡层180是防止之后第一接触孔140、第二接触孔141中的金属材料扩散到衬底中从而影响晶体管的性能。
形成所述扩散阻挡层180之后，采用物理气相沉积法在所述第一接触孔140、第二接触孔141中填充金属材料，以形成导电层，并对所述导电层表面进行化学机械研磨，以去掉所述扩散阻挡层180、导电层在介质层30以上的部分，形成导电插塞190。
在本实施例中，所述导电层的材料为钨，在其他实施例中，还可以为铜、铝等其他金属材料。
需要说明的是，本实施例以PMOS型的晶体管为例，叙述了本发明晶体管形成方法，在其他实施例中，通过改变源漏极的掺杂类型，本发明晶体管形成方法还可以形成NMOS型的晶体管，本发明对此不作限制。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种晶体管的形成方法，其特征在于，包括：
提供衬底；
形成位于所述衬底中的源极、漏极以及位于所述衬底上的栅极；
在所述衬底以及所述源极、漏极和栅极上覆盖介质层；
在所述介质层中形成第一接触孔，使所述第一接触孔露出源极、漏极；
在所述第一接触孔底部形成接触层；
在所述第一接触孔内壁及所述接触层表面覆盖保护层；
在所述介质层中形成第二接触孔，使所述第二接触孔露出栅极；
去除第一接触孔底部的保护层；
在所述第一接触孔、第二接触孔内形成导电插塞。
2.如权利要求1所述的方法，其特征在于，所述衬底为硅衬底，形成所述源极、漏极的步骤包括：
在所述硅衬底中源极、漏极的对应位置处形成凹槽；
在所述凹槽中填充锗硅材料，以形成所述源极、漏极。
3.如权利要求1所述的方法，其特征在于，形成所述接触层的步骤包括：形成的接触层为硅化物接触层。
4.如权利要求1所述的方法，其特征在于，形成所述保护层的步骤包括：采用原子层沉积法形成所述保护层。
5.如权利要求1所述的方法，其特征在于，形成所述保护层的步骤包括：所述保护层的材料为氧化硅或氮化硅中的一种或多种。
6.如权利要求1所述的方法，其特征在于，形成所述保护层的步骤包括：所述保护层的结构为单层结构或堆叠结构。
7.如权利要求1所述的方法，其特征在于，形成所述保护层的步骤包括：所述保护层的厚度为2纳米至8纳米。
8.如权利要求1所述的方法，其特征在于，形成第二接触孔之前还需要在所述第一接触孔内及所述介质层表面形成有机抗蚀剂层。
9.如权利要求8所述的方法，其特征在于，形成所述有机抗蚀剂层的步骤包括：采用化学气相沉积法形成所述有机抗蚀剂层。
10.如权利要求8所述的方法，其特征在于，形成第二接触孔之后，去除所述第一接触孔内及所述介质层表面的有机抗蚀剂层。
11.如权利要求1所述的方法，其特征在于，去除第一接触孔底部的保护层的步骤包括：对所述第一接触孔、第二接触孔进行氩离子轰击，以去除第一接触孔底部的保护层。
12.如权利要求1所述的方法，其特征在于，形成所述导电插塞的步骤包括：在所述第一接触孔、第二接触孔的内壁及底部形成钛和氮化钛构成的扩散阻挡层，再在所述第一接触孔、第二接触孔中形成导电层并对所述导电层表面进行化学机械研磨。
13.如权利要求12所述的方法，其特征在于，所述导电层的材料为金属。
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107017229A (zh) * | 2015-09-24 | 2017-08-04 | 三星电子株式会社 | 半导体器件 |
| CN107706233A (zh) * | 2016-08-08 | 2018-02-16 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| CN108206205A (zh) * | 2016-12-19 | 2018-06-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN108231762A (zh) * | 2016-12-22 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN108269847A (zh) * | 2016-12-30 | 2018-07-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108321083A (zh) * | 2017-01-18 | 2018-07-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108346698A (zh) * | 2017-01-23 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN108573863A (zh) * | 2017-03-07 | 2018-09-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108666270A (zh) * | 2017-03-29 | 2018-10-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109148576A (zh) * | 2017-06-16 | 2019-01-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN109904073A (zh) * | 2017-12-07 | 2019-06-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110718454A (zh) * | 2018-07-13 | 2020-01-21 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其形成方法 |
| CN112786439A (zh) * | 2021-01-19 | 2021-05-11 | 长鑫存储技术有限公司 | 半导体结构的制造方法、半导体结构、晶体管及存储器 |
| CN113644050A (zh) * | 2021-07-29 | 2021-11-12 | 上海华力集成电路制造有限公司 | 高介电常数金属栅mos晶体管及其制造方法 |
| WO2024087787A1 (zh) * | 2022-10-25 | 2024-05-02 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020142531A1 (en) * | 2001-03-29 | 2002-10-03 | Hsu Sheng Teng | Dual damascene copper gate and interconnect therefore |
| US20040147082A1 (en) * | 2002-12-31 | 2004-07-29 | Kim Dae Kyeun | Methods of manufacturing semiconductor devices |
| JP2005079206A (ja) * | 2003-08-28 | 2005-03-24 | Semiconductor Leading Edge Technologies Inc | 半導体装置及び半導体装置の製造方法 |
| CN102983098A (zh) * | 2011-09-07 | 2013-03-20 | 中国科学院微电子研究所 | 后栅工艺中电极和连线的制造方法 |
-
2013
- 2013-12-05 CN CN201310654694.6A patent/CN104701150B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020142531A1 (en) * | 2001-03-29 | 2002-10-03 | Hsu Sheng Teng | Dual damascene copper gate and interconnect therefore |
| US20040147082A1 (en) * | 2002-12-31 | 2004-07-29 | Kim Dae Kyeun | Methods of manufacturing semiconductor devices |
| JP2005079206A (ja) * | 2003-08-28 | 2005-03-24 | Semiconductor Leading Edge Technologies Inc | 半導体装置及び半導体装置の製造方法 |
| CN102983098A (zh) * | 2011-09-07 | 2013-03-20 | 中国科学院微电子研究所 | 后栅工艺中电极和连线的制造方法 |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107017229A (zh) * | 2015-09-24 | 2017-08-04 | 三星电子株式会社 | 半导体器件 |
| CN107017229B (zh) * | 2015-09-24 | 2022-08-16 | 三星电子株式会社 | 半导体器件 |
| CN107706233A (zh) * | 2016-08-08 | 2018-02-16 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| CN108206205A (zh) * | 2016-12-19 | 2018-06-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN108206205B (zh) * | 2016-12-19 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN108231762A (zh) * | 2016-12-22 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN108269847A (zh) * | 2016-12-30 | 2018-07-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US11302534B2 (en) | 2016-12-30 | 2022-04-12 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure with gate dielectric layer and fabrication method thereof |
| CN108321083A (zh) * | 2017-01-18 | 2018-07-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108321083B (zh) * | 2017-01-18 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108346698A (zh) * | 2017-01-23 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN108573863A (zh) * | 2017-03-07 | 2018-09-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108666270A (zh) * | 2017-03-29 | 2018-10-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109148576A (zh) * | 2017-06-16 | 2019-01-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN109148576B (zh) * | 2017-06-16 | 2022-02-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN109904073A (zh) * | 2017-12-07 | 2019-06-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109904073B (zh) * | 2017-12-07 | 2022-07-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110718454A (zh) * | 2018-07-13 | 2020-01-21 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其形成方法 |
| CN112786439A (zh) * | 2021-01-19 | 2021-05-11 | 长鑫存储技术有限公司 | 半导体结构的制造方法、半导体结构、晶体管及存储器 |
| CN113644050A (zh) * | 2021-07-29 | 2021-11-12 | 上海华力集成电路制造有限公司 | 高介电常数金属栅mos晶体管及其制造方法 |
| WO2024087787A1 (zh) * | 2022-10-25 | 2024-05-02 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
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