CN108269847A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其形成方法，其中，方法包括：提供基底，所述基底上具有第一介质层，第一介质层中具有开口，开口暴露出部分基底表面，在开口底部和侧壁表面形成初始栅介质层，开口侧壁表面的初始栅介质层顶部与第一介质层表面齐平；对所述开口侧壁表面的初始栅介质层进行刻蚀，使开口侧壁表面的初始栅介质层顶部低于所述第一介质层表面；在栅介质层上形成栅极，栅极完全覆盖所述栅介质层；在栅极上和所述第一介质层上形成第二介质层。使栅极完全覆盖所述栅介质层，则在形成所述第二介质层的过程中，反应物不容易与栅介质层接触，从而能够减少反应物中的氧原子向栅介质层中扩散，进而改善半导体结构性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的特征尺寸逐渐变小。关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，同时给半导体工艺提出了更高的要求。
高介电常数绝缘层加金属栅极(High-k metal gate,HKMG)技术成为缩小半导体尺寸的必备技术。利用后栅工艺形成的HKMG具有功耗更低、漏电更少，高频运行状态稳定等优势，逐渐受到半导体业界人士的青睐。
晶体管的阈值电压是晶体管的重要参数，影响晶体管的开关性能，在半导体技术中需要严格控制晶体管的阈值电压。
然而，现有的半导体结构的形成方法容易影响所形成半导体结构的阈值电压，从而使所形成的半导体结构性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够改善所形成半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有第一介质层，所述第一介质层中具有开口，所述开口暴露出部分所述基底表面；在所述开口底部和侧壁表面形成初始栅介质层，所述开口侧壁表面的初始栅介质层顶部高于或齐平于所述第一介质层表面；对所述开口侧壁表面的初始栅介质层进行刻蚀，使所述开口侧壁表面的初始栅介质层顶部低于所述第一介质层表面，形成栅介质层；在所述栅介质层上形成栅极，所述栅极完全覆盖所述栅介质层；在所述栅极上和所述第一介质层上形成第二介质层。
可选的，所述栅极顶部表面与所述第一介质层表面齐平。
可选的，对所述开口侧壁表面的初始栅介质层进行刻蚀的步骤包括：形成初始栅介质层之后，在所述开口中形成牺牲层，所述牺牲层表面低于所述第一介质层表面；以所述牺牲层为掩膜对所述初始栅介质层进行刻蚀；对所述初始栅介质层进行刻蚀之后，去除所述牺牲层。
可选的，所述牺牲层为抗反射涂层或有机介质层。
可选的，还包括：对所述初始栅介质层进行刻蚀之前，在所述初始栅介质层和所述牺牲层之间形成保护层；去除所述牺牲层之后，去除所述保护层。
可选的，形成所述保护层的步骤包括：在所述开口中形成牺牲层之前，在所述初始栅介质层表面形成初始保护层；以所述牺牲层为掩膜对所述初始保护层进行刻蚀，形成保护层。
可选的，形成所述保护层的工艺包括：化学气相沉积工艺或物理气相沉积工艺。
可选的，所述保护层的材料为非晶硅、非晶锗、非晶硅锗或氮化硅。
可选的，所述保护层的厚度为30nm～100nm。
可选的，去除所述保护层的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
可选的，去除所述牺牲层的工艺包括：灰化工艺；去除所述牺牲层的反应物包括：氮气和氢气中的一种或两种组合。
可选的，所述开口两侧的基底中具有源漏掺杂区，所述第一介质层覆盖所述源漏掺杂区；还包括：在所述第二介质层和所述第一介质层中形成第一接触孔，所述第一接触孔暴露出所述源漏掺杂区；在所述第一接触孔中，以及所述第二介质层上形成图形层，所述图形层暴露出所述栅极上的第二介质层；以所述图形层为掩膜对所述第二介质层进行刻蚀，在所述第二介质层中形成第二接触孔，所述第二接触孔暴露出所述栅极；形成所述第二接触孔之后，去除所述图形层。
可选的，所述图形层为抗反射涂层或有机介质层。
可选的，去除所述图形层的工艺包括灰化工艺，去除所述图形层的反应物包括：氧气。
可选的，还包括：在所述第一接触孔中形成源漏插塞；在所述第二接触孔中形成栅极插塞。
可选的，所述第二介质层的材料为氧化硅。
可选的，所述栅介质层的材料包括：氧化硅、HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底上具有第一介质层，所述第一介质层中具有开口，所述开口暴露出部分所述基底表面；位于所述开口底部上的栅介质层，所述栅介质层表面低于所述第一介质层表面；位于所述栅介质层上的栅极，所述栅极完全覆盖所述栅介质层；位于所述第一介质层和所述栅极上的第二介质层。
可选的，所述栅介质层还位于所述开口侧壁表面；所述开口侧壁表面的栅介质层顶部低于所述第一介质层表面；所述栅极表面与所述第一介质层表面齐平。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，所述栅极完全覆盖所述栅介质层，则在形成所述第二介质层的过程中，反应物不容易与栅介质层接触，从而能够减少反应物中的氧原子向栅介质层中扩散，进而在形成第二介质层过程中，能够降低氧原子对栅介质层性能的影响，进而不容易影响所形成半导体结构的阈值电压。
进一步，由于所述第一接触孔的深宽比较大，需要通过氧气去除所述图形层。同时，由于所述栅极完全覆盖所述栅介质层，在去除所述图形的过程中，氧气不容易与栅介质层接触，从而氧原子不容易通过栅介质层中的氧空位进入开口底部的栅介质层中，进而不容易影响所述栅介质层的性能。因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，对所述初始栅介质层进行刻蚀之前，在所述初始栅介质层和所述牺牲层之间形成保护层。所述保护层能够在对所述初始栅介质层进行刻蚀的过程中，保护所述开口底部的初始栅介质层，避免去除所述牺牲层的反应物影响所述栅介质层的性能，进而能够改善所形成半导体结构的性能。
本发明技术方案提供的半导体结构中，所述栅极完全覆盖所述栅介质层，则在形成所述第二介质层的过程中，反应物不容易与栅介质层接触，从而能够减少反应物中的氧原子向栅介质层中扩散，进而能够降低形成第二介质层过程中的氧原子影响第二栅介质层的性能。因此，所述形成方法不容易影响所形成半导体结构的阈值电压。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图16是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：所形成的半导体结构的性能较差。
现结合一种半导体结构的形成方法，分析形成的半导体结构的性能较差的原因：
图1至图3是一种半导体结构的形成方法的结构示意图。
请参考1，提供衬底100，所述衬底100上具有第一介质层112，所述第一介质层中112具有开口110，所述开口110两侧的衬底100中具有源漏掺杂区。
继续参考图1，在所述开口110底部和侧壁表面形成栅介质层120。
请参考图2，形成所述栅介质层120之后，在所述开口110(如图1所示)中形成栅极140。
继续参考图2，在所述第一介质层112、栅介质层120和栅极140上形成第二介质层130；在所述第二介质层130和所述第一介质层112中形成第一接触孔113，所述第一接触孔113暴露出所述源漏掺杂区。
请参考图3，在所述第二介质层112中形成第二接触孔132，所述第二接触孔132暴露出所述栅极140。
形成第二接触孔132的步骤包括：在所述第二介质层130上形成图形层131，所述图形层131暴露出所述栅极140上的第二介质层130；以所述图形层131为掩膜对所述第二介质层130进行刻蚀，在所述第二介质层130中形成第二接触孔132，所述第二接触孔132暴露出所述栅极140；形成第二接触孔132之后，去除所述图形层131。
其中，所述第二介质层130的材料为氧化硅。由于在形成所述第二介质层的过程中，反应物中的氧原子容易通过所述栅介质层120中的氧空位进入所述开口110底部的栅介质层120中，从而影响所形成半导体结构的阈值电压，影响所形成半导体结构的性能。
此外，所述图形层131为有机介质层或抗反射涂层。由于所述第一接触孔113贯穿所述第一介质层130和第二介质层131，使得所述第一接触孔113的深宽比较大，去除所述图形层131的反应物中包含氧气，氧气与所述图形层131的反应速率较快，能够有效去除所述第一接触孔113中的图形层131。另外，由于所述栅极140尺寸较小，在形成所述第二接触孔132的过程中，所述第二介质层130容易暴露出所述栅介质层120。在去除所述图形层131的过程中，氧气容易与所述栅介质层120直接接触，氧气中的氧原子容易通过所述栅介质层120中的氧空位进入所述开口110底部的栅介质层120中，从而影响所形成半导体结构的阈值电压，影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供基底，所述基底上具有第一介质层，所述第一介质层中具有开口，所述开口暴露出部分所述基底表面；在所述开口底部和侧壁表面形成初始栅介质层，所述开口侧壁表面的初始栅介质层顶部高于或齐平于所述第一介质层表面；对所述开口侧壁表面的初始栅介质层进行刻蚀，使所述开口侧壁表面的初始栅介质层顶部低于所述第一介质层表面，形成栅介质层；在所述栅介质层上形成栅极，所述栅极完全覆盖所述栅介质层；在所述栅极上和所述第一介质层上形成第二介质层。
其中，所述栅极完全覆盖所述栅介质层，则在形成所述第二介质层的过程中，反应物不容易与栅介质层接触，从而能够减少反应物中的氧原子向栅介质层中扩散，进而在形成第二介质层过程中，能够降低氧原子对栅介质层性能的影响，进而不容易影响所形成半导体结构的阈值电压。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图16是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
提供基底，所述基底上具有第一介质层，所述第一介质层中具有开口，所述开口暴露出部分所述基底表面。
本实施例中，形成所述基底和所述第一介质层的步骤如图4和图5所示。
请参考图4，提供基底，所述基底上具有伪栅极结构210。
本实施例中，所述基底包括：衬底200和位于所述衬底200上的鳍部201。在其他实施例中，所述基底还可以为平面基底。
本实施例中，所述衬底200和鳍部201的材料为硅。在其他实施例中，所述衬底和鳍部的材料还可以为锗或硅锗。
本实施例中，所述伪栅极结构210两侧的基底中具有源漏掺杂区220。
本实施例中，所述形成方法还包括：形成覆盖所述伪栅极结构210顶部的停止层212。
所述停止层212用于在后续对初始第一介质层进行平坦化处理的过程中，控制平坦化处理的过程。
本实施例中，所述停止层212的材料为氮化硅。在其他实施例中，所述停止层的材料还可以为氮氧化硅。
请参考图5，在所述基底上形成第一介质层203，所述第一介质层203覆盖所述伪栅极结构210(如图4所示)侧壁。
本实施例中，所述第一介质层203的材料为氧化硅或氮氧化硅。
本实施例中，形成所述第一介质层203的步骤包括：在所述基底上形成初始第一介质层，所述初始第一介质层覆盖所述伪栅极结构210侧壁和顶部；对所述初始第一介质层进行平坦化处理，去除所述伪栅极结构210顶部上的初始第一介质层，形成第一介质层203。
本实施例中，对所述初始第一介质层进行平坦化处理的工艺包括化学机械研磨工艺。
继续参考图5，去除所述伪栅极结构210(如图4所示)，在所述第一介质层230中形成开口205。
所述开口205用于容纳后续形成的栅极。
本实施例中，去除所述伪栅极结构210(如图4所示)的工艺包括：干法刻蚀或湿法刻蚀。
本实施例中，所述第一介质层203还覆盖所述源漏掺杂区220表面。
请参考图6，在所述开口205底部和侧壁表面形成初始栅介质层210，所述开口205侧壁表面的初始栅介质层210顶部高于或齐平于所述第一介质层230表面。
本实施例中，在所述开口205底部和侧壁表面，以及所述第一介质层203上形成初始栅介质层210。
本实施例中，所述初始栅介质层210包括：位于所述开口205底部和侧壁表面，以及所述第一介质层203上的栅氧化层；位于所述栅氧化层上的高k介质层。在其他实施例中，所述初始栅介质层还可以仅包括栅氧化层或高k(K大于3.9)介质层。
本实施例中，所述栅氧化层的材料为氧化硅；所述高k介质层的材料为HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
本实施例中，形成所述栅氧化层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
本实施例中，形成所述高k介质层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
后续对所述开口205侧壁表面的初始栅介质层210进行刻蚀，使所述开口205侧壁表面的初始栅介质层210顶部低于所述第一介质层203表面，形成栅介质层。
本实施例中，对所述开口205侧壁表面的初始栅介质层210进行刻蚀的步骤如图7至图11所示。
后续在所述开口205中形成牺牲层，所述牺牲层表面低于所述第一介质层203表面；在所述牺牲层和所述初始栅介质层210之间形成保护层。在其他实施例中，还可以不形成所述保护层。
本实施例中，形成所述牺牲层和保护层的步骤如图7至图10所示。
请参考图7，在所述初始栅介质层210表面形成初始保护层240。
所述初始保护层240用于在后续去除所述牺牲层的过程中保护所述初始栅介质层210，减少栅介质层的损耗。
所述初始保护层240的材料与所述初始栅介质层210的材料不相同。本实施例中，所述初始保护层240的材料与所述高k介质层的材料不相同。
所述初始保护层240的材料与所述初始栅介质层210的材料不相同，能够在去除所述初始保护层240的过程中，减小对初始栅介质层210的损耗。
本实施例中，所述初始保护层240的材料为非晶硅。在其他实施例中，所述初始保护层的材料还可以为非晶锗、非晶硅锗或氮化硅。
本实施例中，形成所述初始保护层240的工艺包括化学气相沉积工艺或原子层沉积。
如果所述初始保护层240的厚度过小，不利于对上所述初始栅介质层210进行充分保护；如果所述初始保护层240的厚度过大，容易增加后续去除保护层的工艺难度。具体的，所述初始保护层240的厚度为30nm～100nm，例如：50nm。
请参考图8，形成所述初始保护层240之后，在所述开口205中以及所述第一介质层203上形成初始牺牲层230。
所述初始牺牲层230用于形成牺牲层。
本实施例中，所述初始牺牲层230的材料为有机介质层或抗反射涂层。有机介质层或抗反射涂层能够充分填充所述开口205，从而在后续对所述初始栅介质层210进行刻蚀的过程中，充分保护所述初始栅介质层210。
本实施例中，形成所述初始牺牲层230的工艺包括旋涂工艺。
请参考图9，对所述初始牺牲层230(如图8所示)进行刻蚀，使所述初始牺牲层230表面低于所述第一介质层203表面，形成牺牲层231。
所述牺牲层231用于在后续刻蚀所述初始栅介质层210的过程中，保护所述开口205底部的初始栅介质层210。
本实施例中，对所述初始牺牲层230进行刻蚀的工艺包括：干法刻蚀工艺。
请参考图10，以所述牺牲层231为掩膜对所述初始保护层240(如图9所示)进行刻蚀，使所述初始保护层241表面低于所述第一介质层203表面，形成保护层241。
所述保护层241用于在后续去除所述牺牲层231的过程中保护所述初始栅介质层210。
本实施例中，对所述初始保护层240进行刻蚀的工艺包括湿法刻蚀工艺或干法刻蚀工艺。
本实施例中，所述保护层241的厚度与所述初始保护层240的厚度相同。
本实施例中，所述保护层241的材料与所述初始保护层240的材料相同。具体的，所述保护层241的材料为非晶硅。在其他实施例中，所述保护层的材料还可以为非晶锗、非晶硅锗或氮化硅。
继续参考图10，以所述牺牲层231和所述保护层241为掩膜，对所述初始栅介质层210(如图9所示)进行刻蚀，使所述初始栅介质层240表面低于所述第一介质层203表面，形成栅介质层211。
本实施例中，所述栅介质层211的材料与所述初始栅介质层210的材料相同。
本实施例中，对所述初始栅介质层240进行刻蚀的工艺包括湿法刻蚀工艺或干法刻蚀工艺。
本实施例中，所述栅介质层211的深度h为所述开口205侧壁表面的栅介质层211顶部与所述第一介质层203表面在垂直于所述衬底200表面方向上的距离。所述保护层241的深度为所述开口205侧壁表面的保护层241顶部与所述第一介质层203表面在垂直于所述衬底200表面方向上的距离。
所述栅介质层211的深度h与所述保护层241的深度由所述牺牲层231的厚度决定。如果所述牺牲层231的厚度过小，不利于对所述开口205底部的初始栅介质层210进行充分保护；如果所述牺牲层231的厚度过大，所述栅介质层211的深度与所述保护层24形成第二介质层的反应物的影响，从而使所形成半导体结构的性能受到影响。具体的，本实施例中，所述牺牲层231的厚度为400埃～800埃；所述开口205侧壁上的第一介质层的高度为400埃～100埃。
本实施例中，所述栅介质层211的厚度10埃～30埃。
请参考图11，对所述初始栅介质层240(如图9所示)进行刻蚀之后，去除所述牺牲层231(如图10所示)。
需要说明的是，由于所述开口205的深宽比较小，去除所述牺牲层231的反应物可以为H2或N2中的一种或两种组合。H2或N2不容易影响所形成晶体管的功函数，从而不容易影响所形成半导体结构的阈值电压。
本实施例中，去除所述牺牲层231的工艺包括灰化工艺。
本实施例中，去除所述牺牲层231的工艺参数包括：第一反应气体包括：H2或N2中的一种或两种组合。
需要说明的是，本实施例中，在去除所述牺牲层231的过程中，所述保护层241能够减小所述栅介质层211与第一反应气体的接触面积，从而能够进一步减小去除所述牺牲层231的第一反应气体对栅介质层211的影响，进而能够进一步改善所形成半导体结构的性能。
继续参考图11，去除所述牺牲层231(如图10所示)之后，去除所述保护层241(如图10所示)。
本实施例中，去除所述保护层241的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
请参考图12，形成所述栅介质层211之后，在所述栅介质层211上形成功函数层242。
所述功函数层242用于调节所形成半导体结构的阈值电压。
本实施例中，如果所述功函数层242用于形成PMOS晶体管，所述功函数层242的材料为氧化钛或氮化钛；如果所述功函数层242用于形成NMOS晶体管，所述功函数层242的材料为钛或钽。
本实施例中，形成所述功函数层242的工艺包括化学气相沉积工艺。
继续参考图12，在所述栅介质层211上形成栅极243，所述栅极243完全覆盖所述栅介质层211。
本实施例中，形成所述功函数层242之后，在所述开口205(如图7所示)中形成栅极243。
本实施例中，所述栅极243表面齐平于所述第一介质层203表面，又由于所述栅介质层211顶部表面低于所述第一介质层203表面，所述栅极243完全覆盖所述栅介质层211。
本实施例中，所述栅极243的材料为金属，例如：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
本实施例中，形成栅极243的工艺包括化学气相沉积工艺。
请参考图13，形成覆盖所述基底和栅极243的第二介质层250。
所述第二介质层250用于实现所形成晶体管与外部电路的电绝缘。
本实施例中，所述第二介质层250的材料为氧化硅。氧化硅具有良好的绝缘性，且氧化硅与栅极243以及与第一介质层203之间的结合性好，接触表面的态密度低，缺陷少。
需要说明的是，由于所述栅极243完全覆盖所述栅介质层211。在形成所述第二介质层250的过程中，所述第二介质层250不与所述栅介质层211接触，从而形成所述第二介质层250的反应物中的氧原子不容易进入所述栅介质层211中，从而不容易相应所形成半导体结构的阈值电压。
本实施例中，形成所述第二介质层250的工艺包括：化学气相沉积工艺。
继续参考图13，在所述第一介质层203和所述第二介质层250中形成第一接触孔251，所述第一接触孔251暴露出所述源漏掺杂区220表面。
所述第一接触孔251用于后续容纳源漏插塞。
本实施例中，由于所述第一介质层203和所述第二介质层250的厚度较大，所述源漏掺杂区220尺寸较小，所述第一接触孔251的深宽比较大。
请参考图14，在所述第一接触孔251中以及所述第二介质层250上形成图形层260，所述图形层260暴露出所述栅极242上的第二介质层250。
所述图形层260用做刻蚀所述第二介质层250的掩膜，并使刻蚀表面平坦化。
由于所述第一接触孔251(如图13所示)的深宽比较大，所述图形层260需要具有很好的间隙填充能力。具体的，本实施例中，所述图形层260的材料为抗反射涂层或有机介质层。
本实施例中，形成所述图形层260的工艺包括旋涂工艺。
继续参考图14，以所述图形层260为掩膜对所述第二介质层250进行刻蚀，在所述第二介质层250中形成第二接触孔252，所述第二接触孔252暴露出所述栅极243。
所述第二接触孔252用于后续容纳栅极插塞。
本实施例中，所述第二介质层250进行刻蚀的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
请参考图15，形成第二接触孔252之后，去除所述图形层260(如图14所示)。
需要说明的是，如果所述第一接触孔251中的图形层260去除不彻底，残留的图形层260材料较多，容易影响所形成半导体结构的性能。本实施例中，由于所述第一接触孔251的深宽比较大，需要通过与所述图形层260反应速率较快的氧气对所述图形层260进行去除。
具体的，去除所述图形层260的工艺包括灰化工艺。去除所述图形层260的工艺参数包括：第二反应气体包括氧气。第二反应气体还可以包括氢气或氮气中的一种或两种组合。
需要说明的是，由于所述栅极243完全覆盖所述栅介质层211，在去除所述图形层260的过程中，所述栅介质层211不与所述第二反应气体接触，所述栅极243能够阻挡所述第二反应气体中的氧原子通过所述栅介质层211中的氧空位进入所述开口205(如图7所示)底部表面的栅介质层211中，从而降低所述第二反应气体对栅介质层211的影响，进而能够降低对所形成半导体结构阈值电压的影响，保证所形成的半导体结构性能。
请参考图16，在所述第一接触孔251(如图15所示)中形成源漏插塞261；在所述第二接触孔252(如图15所示)中形成栅极插塞262。
所述源漏插塞262用于实现源漏掺杂区220与外部电路的电连接；所述栅极插塞262用于实现栅极243与外部电路的电连接。
本实施例中，所述源漏插塞261和所述栅极插塞262的材料为钨。在其他实施例中，所述源漏插塞和所述栅极插塞的材料还可以为铜。
本实施例中，形成所述源漏插塞261和所述栅极插塞262的工艺包括：化学气相沉积工艺。
综上，本发明实施例提供的半导体结构的形成方法中，所述栅极完全覆盖所述栅介质层，则在形成所述第二介质层的过程中，反应物不容易与栅介质层接触，从而能够减少反应物中的氧原子向栅介质层中扩散，进而在形成第二介质层过程中，能够降低氧原子对栅介质层性能的影响，进而不容易影响所形成半导体结构的阈值电压。
进一步，由于所述第一接触孔的深宽比较大，需要通过氧气去除所述图形层。同时，由于所述栅极完全覆盖所述栅介质层，在去除所述图形的过程中，氧气不容易与栅介质层接触，从而氧原子不容易通过栅介质层中的氧空位进入开口底部的栅介质层中，进而不容易影响所述栅介质层的性能。因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，对所述初始栅介质层进行刻蚀之前，在所述初始栅介质层和所述牺牲层之间形成保护层。所述保护层能够在对所述初始栅介质层进行刻蚀的过程中，保护所述开口底部的初始栅介质层，避免去除所述牺牲层的反应物影响所述栅介质层的性能，进而能够改善所形成半导体结构的性能。
继续参考图16，本发明的实施例还提供一种半导体结构，包括：基底，所述基底上具有第一介质层203，所述第一介质层203中具有开口，所述开口暴露出部分基底表面；位于所述开口底部表面的栅介质层211，所述栅介质层211表面低于所述第一介质层203表面；位于所述栅介质层211上的栅极243，所述栅极243完全覆盖所述栅介质层211；覆盖所述基底和栅极243的第二介质层250。
所述半导体结构还包括：位于所述开口两侧基底中的源漏掺杂区220；位于所述第一介质层203和所述第二介质层250中的源漏插塞261，所述源漏插塞261与所述源漏掺杂区220电连接；位于所述第二介质层250中的栅极插塞262，所述栅极插塞262与所述栅极243电连接。
本实施例中，所述基底包括：衬底200和位于所述衬底200上的鳍部201；所述半导体结构还包括：位于所述衬底200上的隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁和顶部表面。
本实施例中，所述半导体结构还包括：位于所述开口侧壁的栅介质层211与所述第一介质层203之间的停止层212。
本实施例中，所述基底、隔离结构202、停止层212、源漏掺杂区220、栅极243、栅介质层211、第一介质层203、第二介质层250与上一实施例相同，在此不做赘述。
综上，本发明实施例提供的半导体结构中，所述栅极完全覆盖所述栅介质层，则在形成所述第二介质层的过程中，反应物不容易与栅介质层接触，从而能够减少反应物中的氧原子向栅介质层中扩散，进而能够降低形成第二介质层过程中的氧原子影响第二介质层的性能。因此，所述形成方法不容易影响所形成半导体结构的功函数，进而不容易影响所形成半导体结构的阈值电压。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有第一介质层，所述第一介质层中具有开口，所述开口暴露出部分所述基底表面；
在所述开口底部和侧壁表面形成初始栅介质层，所述开口侧壁表面的初始栅介质层顶部高于或齐平于所述第一介质层表面；
对所述开口侧壁表面的初始栅介质层进行刻蚀，使所述开口侧壁表面的初始栅介质层顶部低于所述第一介质层表面，形成栅介质层；
在所述栅介质层上形成栅极，所述栅极完全覆盖所述栅介质层；
在所述栅极上和所述第一介质层上形成第二介质层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极顶部表面与所述第一介质层表面齐平。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述开口侧壁表面的初始栅介质层进行刻蚀的步骤包括：形成初始栅介质层之后，在所述开口中形成牺牲层，所述牺牲层表面低于所述第一介质层表面；以所述牺牲层为掩膜对所述初始栅介质层进行刻蚀；对所述初始栅介质层进行刻蚀之后，去除所述牺牲层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲层为抗反射涂层或有机介质层。
5.如权利要求3或4所述的半导体结构的形成方法，其特征在于，还包括：对所述初始栅介质层进行刻蚀之前，在所述初始栅介质层和所述牺牲层之间形成保护层；去除所述牺牲层之后，去除所述保护层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：在所述开口中形成牺牲层之前，在所述初始栅介质层表面形成初始保护层；以所述牺牲层为掩膜对所述初始保护层进行刻蚀，形成保护层。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述保护层的工艺包括：化学气相沉积工艺或物理气相沉积工艺。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述保护层的材料为非晶硅、非晶锗、非晶硅锗或氮化硅。
9.如权利要求5所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为30nm～100nm。
10.如权利要求5所述的半导体结构的形成方法，其特征在于，去除所述保护层的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
11.如权利要求5所述的半导体结构的形成方法，其特征在于，去除所述牺牲层的工艺包括：灰化工艺；去除所述牺牲层的反应物包括：氮气和氢气中的一种或两种组合。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述开口两侧的基底中具有源漏掺杂区，所述第一介质层覆盖所述源漏掺杂区；
所述半导体结构的形成方法还包括：在所述第二介质层和所述第一介质层中形成第一接触孔，所述第一接触孔暴露出所述源漏掺杂区；在所述第一接触孔中，以及所述第二介质层上形成图形层，所述图形层暴露出所述栅极上的第二介质层；以所述图形层为掩膜对所述第二介质层进行刻蚀，在所述第二介质层中形成第二接触孔，所述第二接触孔暴露出所述栅极；形成所述第二接触孔之后，去除所述图形层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述图形层为抗反射涂层或有机介质层。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，去除所述图形层的工艺包括灰化工艺，去除所述图形层的反应物包括：氧气。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，还包括：在所述第一接触孔中形成源漏插塞；在所述第二接触孔中形成栅极插塞。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层的材料为氧化硅。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅介质层的材料包括：氧化硅、HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
18.一种半导体结构，其特征在于，包括：
基底，所述基底上具有第一介质层，所述第一介质层中具有开口，所述开口暴露出部分所述基底表面；
位于所述开口底部上的栅介质层，所述栅介质层表面低于所述第一介质层表面；
位于所述栅介质层上的栅极，所述栅极完全覆盖所述栅介质层；
位于所述第一介质层和所述栅极上的第二介质层。
19.如权利要求18所述的半导体结构，其特征在于，所述栅介质层还位于所述开口侧壁表面；所述开口侧壁表面的栅介质层顶部低于所述第一介质层表面；所述栅极表面与所述第一介质层表面齐平。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110718582A (zh) * 2018-07-12 2020-01-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112951726A (zh) * 2019-12-11 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114171517A (zh) * 2020-09-11 2022-03-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101438389A (zh) * 2006-05-09 2009-05-20 英特尔公司 Cmos晶体管栅极中的凹入功函数金属
CN102386217A (zh) * 2010-09-01 2012-03-21 中芯国际集成电路制造(上海)有限公司 栅极堆叠结构及其制作方法
CN102468146A (zh) * 2010-11-01 2012-05-23 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法
US20120319198A1 (en) * 2011-06-16 2012-12-20 Chin-Cheng Chien Semiconductor device and fabrication method thereof
CN104701150A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US20150255458A1 (en) * 2014-03-06 2015-09-10 International Business Machines Corporation Replacement metal gate stack for diffusion prevention
US20150270373A1 (en) * 2014-03-24 2015-09-24 Intemational Business Machines Corporation Replacement metal gate
US20160104704A1 (en) * 2014-10-08 2016-04-14 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device structure and method for forming the same
CN106024884A (zh) * 2015-03-30 2016-10-12 国际商业机器公司 替换金属栅极cmos器件上的稳定的多阈值电压器件
US20160380077A1 (en) * 2014-09-09 2016-12-29 United Microelectronics Corp. Method for manufacturing semiconductor device having metal gate

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5275974A (en) * 1992-07-30 1994-01-04 Northern Telecom Limited Method of forming electrodes for trench capacitors
US7704821B2 (en) * 2005-06-07 2010-04-27 Freescale Semiconductor, Inc. In-situ nitridation of high-k dielectrics
US20080272438A1 (en) * 2007-05-02 2008-11-06 Doris Bruce B CMOS Circuits with High-K Gate Dielectric
US8318565B2 (en) * 2010-03-11 2012-11-27 International Business Machines Corporation High-k dielectric gate structures resistant to oxide growth at the dielectric/silicon substrate interface and methods of manufacture thereof
US9076889B2 (en) * 2011-09-26 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate semiconductor device
US9105570B2 (en) * 2012-07-13 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for introducing carbon to a semiconductor structure
US8906754B2 (en) * 2013-03-15 2014-12-09 Globalfoundries Inc. Methods of forming a semiconductor device with a protected gate cap layer and the resulting device
US9368592B2 (en) * 2014-01-28 2016-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure
US9252238B1 (en) * 2014-08-18 2016-02-02 Lam Research Corporation Semiconductor structures with coplanar recessed gate layers and fabrication methods
US9412596B1 (en) * 2015-01-30 2016-08-09 International Business Machines Corporation Nitridation on HDP oxide before high-k deposition to prevent oxygen ingress
CN106611788B (zh) * 2015-10-26 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106920771B (zh) * 2015-12-28 2020-03-10 中芯国际集成电路制造(北京)有限公司 金属栅晶体管源漏区接触塞的制作方法
US10079287B2 (en) * 2017-01-03 2018-09-18 International Business Machines Corporation Gate cut device fabrication with extended height gates
CN109285808A (zh) * 2017-07-20 2019-01-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101438389A (zh) * 2006-05-09 2009-05-20 英特尔公司 Cmos晶体管栅极中的凹入功函数金属
CN102386217A (zh) * 2010-09-01 2012-03-21 中芯国际集成电路制造(上海)有限公司 栅极堆叠结构及其制作方法
CN102468146A (zh) * 2010-11-01 2012-05-23 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法
US20120319198A1 (en) * 2011-06-16 2012-12-20 Chin-Cheng Chien Semiconductor device and fabrication method thereof
CN104701150A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US20150255458A1 (en) * 2014-03-06 2015-09-10 International Business Machines Corporation Replacement metal gate stack for diffusion prevention
US20150270373A1 (en) * 2014-03-24 2015-09-24 Intemational Business Machines Corporation Replacement metal gate
US20160380077A1 (en) * 2014-09-09 2016-12-29 United Microelectronics Corp. Method for manufacturing semiconductor device having metal gate
US20160104704A1 (en) * 2014-10-08 2016-04-14 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device structure and method for forming the same
CN106024884A (zh) * 2015-03-30 2016-10-12 国际商业机器公司 替换金属栅极cmos器件上的稳定的多阈值电压器件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110718582A (zh) * 2018-07-12 2020-01-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112951726A (zh) * 2019-12-11 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112951726B (zh) * 2019-12-11 2023-09-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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