CN104900501A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供半导体衬底；在所述半导体衬底上形成具有开口的掩膜层，所述开口暴露出部分半导体衬底的表面；在所述掩膜层的侧壁表面形成牺牲侧墙；在所述开口内形成栅极结构，所述栅极结构表面与牺牲侧墙的表面齐平；去除所述掩膜层，在所述栅极结构两侧的半导体衬底内形成源极和漏极；在所述半导体衬底表面形成第一介质层，所述第一介质层的表面与牺牲侧墙的顶面齐平，暴露出牺牲侧墙的顶部表面；去除所述牺牲侧墙，形成空腔。上述方法可以降低半导体结构的寄生电容，提高半导体结构的性能。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。

背景技术

现有的集成电路以及半导体制造领域内，晶体管是构成半导体器件的一种基本元件之一，因此被广泛应用。随着集成电路的集成化，以及半导体器件的微型化，晶体管的性能对于集成电路的影响越发显著。在影响晶体管性能的因素中，晶体管与金属插塞之间的寄生电容会对晶体管的性能产生较大的影响。

晶体管的栅极采用多晶硅或金属等导电材料制成，而位于晶体管的源极和漏极表面会形成金属插塞，作为连接晶体管的互连结构，所述栅极与金属插塞之间填充有绝缘介质材料，所述绝缘介质材料包括层间介质材料，以及位于栅极两侧的侧墙。所述栅极、绝缘介质材料以及金属插塞构成寄生电容，影响晶体管的性能。

随着芯片集成度的提高，半导体器件尺寸缩小，栅极与金属插塞之间的距离也随之下降，导致栅极与金属插塞之间的寄生电容变大，对晶体管的性能影响更大，导致芯片的运行速率下降。

发明内容

本发明解决的问题是提供一种半导体结构及其形成办法，降低晶体管的寄生电容，提高晶体管的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成具有开口的掩膜层，所述开口暴露出部分半导体衬底的表面；在所述掩膜层的侧壁表面形成牺牲侧墙；在所述开口内形成栅极结构，所述栅极结构表面与牺牲侧墙的表面齐平；去除所述掩膜层，在所述栅极结构两侧的半导体衬底内形成源极和漏极；在所述半导体衬底表面形成第一介质层，所述第一介质层的表面与牺牲侧墙的顶面齐平，暴露出牺牲侧墙的顶部表面；去除所述牺牲侧墙，形成空腔。

可选的，所述牺牲侧墙的形成方法包括：在所述开口内壁表面以及掩膜层表面形成侧墙材料层；刻蚀所述侧墙材料层，去除位于掩膜层表面以及开口底部的侧墙材料层，形成位于开口侧壁表面的牺牲侧墙，所述牺牲侧墙的顶部宽度小于底部宽度。

可选的，所述牺牲侧墙材料与掩膜层材料不同。

可选的，所述牺牲侧墙内具有N型或P型掺杂离子。

可选的，所述掺杂离子的浓度为1E20atom/cm³～5E22atom/cm³。

可选的，所述掩膜层材料为氧化硅、牺牲侧墙的材料为碳化硅。

可选的，还包括：形成牺牲侧墙后，进行退火处理，使所述牺牲侧墙内的掺杂离子扩散进入半导体衬底内，形成轻掺杂区。

可选的，所述退火处理的温度为900℃～1000℃，退火时间为1分钟～100分钟。

可选的，还包括：在所述牺牲侧墙侧壁表面形成保护层。

可选的，所述保护层的材料为氧化硅或氮化硅。

可选的，所述保护层的厚度为5nm～100nm。

可选的，所述栅极结构、源极和漏极的形成方法包括：在所述开口底部的半导体衬底表面形成界面层以及位于所述界面层表面填充满所述开口的伪栅极，所述伪栅极的表面与牺牲侧墙的顶部表面齐平；刻蚀去除部分厚度的伪栅极；在伪栅极表面形成覆盖层，所述覆盖层的表面与牺牲侧墙的顶部表面齐平；去除掩膜层之后，以所述覆盖层和牺牲侧墙为掩膜，对所述伪栅极两侧的半导体衬底内进行离子注入，形成源极和漏极；再在所述半导体衬底表面形成第一介质层，所述第一介质层的表面与牺牲侧墙的顶部表面齐平；去除所述覆盖层和伪栅极，形成凹槽；在所述凹槽内形成栅极结构，所述栅极结构包括位于凹槽内壁表面的栅介质层、位于所述栅介质层上填充满所述凹槽的栅极。

可选的，还包括：在所述源极和漏极表面形成金属硅化物层之后，再形成所述第一介质层。

可选的，所述栅极结构内还包括位于栅介质层和栅极层之间的盖帽层。

可选的，待形成半导体结构为NMOS晶体管，则所述盖帽层的材料为氧化镧；待形成半导体结构为PMOS晶体管，则所述盖帽层的材料为氧化铝。

可选的，所述栅极结构的形成方法包括：形成覆盖凹槽内壁表面、牺牲侧墙的顶部表面、第一介质层表面的栅介质材料层；形成位于栅介质材料层上并填充满凹槽的栅极材料层；以所述第一介质层为停止层，对所述栅极材料层和栅介质材料层进行平坦化，去除第一介质层表面的栅介质材料层以及栅极材料层，暴露出牺牲侧墙的顶部表面，所述牺牲侧墙的顶部宽度小于牺牲侧墙底部宽度的1/2。

可选的，采用湿法刻蚀工艺去除所述牺牲侧墙，形成空腔，所述空腔的顶部宽度小于空腔底部宽度的1/2。

可选的，还包括在所述第一介质层表面形成覆盖所述第一介质层、空腔和栅极结构的第二介质层，所述第二介质层将空腔的顶部封闭。

可选的，还包括在所述源极和漏极表面形成贯穿所述第二介质层和第一介质层的金属插塞。

为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体结构，包括：半导体衬底；位于半导体衬底上的具有开口的第一介质层，所述开口暴露出部分半导体衬底的表面；位于所述开口底部的半导体衬底表面的栅极结构，所述栅极结构表面与第一介质层表面齐平，且所述栅极结构侧壁与第一介质层之间具有空腔；位于所述栅极结构两侧的半导体衬底内的源极和漏极。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，在半导体衬底上形成具有开口的掩膜层，然后在掩膜层的侧壁表面形成牺牲侧墙，在开口内形成栅极结构后去除掩膜层，以所述掩膜层和牺牲侧墙为掩膜在半导体衬底内形成源极和漏极，然后在半导体衬底上形成第一介质层后，去除所述牺牲侧墙，在所述栅极结构与第一介质层之间形成空腔。所述空腔内气体的介电常数小于介质材料的介电常数，所以，与现有技术相比，所述空腔可以降低半导体结构的寄生电容，提高半导体结构的性能，从而提高采用上述半导体结构形成的半导体电路的运行速率。

进一步的，所述牺牲侧墙的顶部宽度小于底部宽度，例如所述牺牲侧墙的顶部宽度小于牺牲侧墙底部宽度的1/2。使得形成的空腔的顶部宽度小于顶部宽度，使得后续在第一介质层上形成第二介质层的过程中，第二介质层能够很快将空腔的顶部封闭，避免介质材料进入所述空腔内，导致所述空腔的介电系数提高。

进一步的，所述牺牲侧墙内具有N型或P型掺杂离子，可以通过退火处理使所述掺杂离子扩散进入半导体衬底内形成轻掺杂区，改善短沟道效应。

进一步的，还可以在牺牲侧墙表面形成保护层，在去除所述牺牲侧墙，所述保护层可以保护栅极结构的侧壁不受损伤，避免影响栅极结构的性能。

附图说明

图1至图14是本发明的实施例的半导体结构的形成过程的结构示意图。

具体实施方式

如背景技术中所述，现有技术中晶体管与金属插塞之间的寄生电容较大，对晶体管的性能影响较大。

可以通过降低晶体管与金属插塞之间的绝缘介质材料的介电系数来降低晶体管的栅极与金属插塞之间的寄生电容。例如，采用低K介质材料形成层间介质层，但是由于低K介质材料比较疏松，粘附性较差，可能导致层间介质层的隔离性较差，导致器件漏电等问题。

本发明的实施例形成的半导体结构中，去除了栅极两侧的侧墙，形成空腔，所述空腔内充满气体，由于气体的介电常数明显低于介质材料的介电常数，从而可以大幅降低晶体管的栅极与金属插塞之间的寄生电容，从而提高晶体管的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图1，提供半导体衬底100，在所述半导体衬底100上形成具有开口201的掩膜层200，所述开口201暴露出部分半导体衬底100的表面。

所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100为晶体硅。

所述掩膜层200的形成方法包括：在半导体衬底100表面形成掩膜材料层之后，对所述掩膜材料层进行图形化形成掩膜层200，使所述掩膜层200内具有开口201，所述开口201暴露出部分半导体衬底100的表面。后续在所述开口201内形成栅极结构。

所述掩膜层200的材料可以是氧化硅、氮化硅、氮氧化硅等掩膜材料。本实施例中，所述掩膜层200的材料为氧化硅。

请参考图2，在所述开口201的侧壁表面形成牺牲侧墙202。

所述牺牲侧墙202的形成方法包括：在所述开口201内壁表面以及掩膜层200表面形成侧墙材料层；刻蚀所述侧墙材料层，去除位于掩膜层200表面以及开口201底部的侧墙材料层，形成位于开口201侧壁表面的牺牲侧墙202，并且使所述牺牲侧墙202的顶部宽度小于底部宽度。其他方法，例如对侧墙材料层表面形成图形化光刻胶层后，以所述图形化光刻胶层为掩膜进行刻蚀，形成牺牲侧墙，所述牺牲侧墙的顶部宽度可能大于或等于底部宽度，不适用于本发明。

采用化学气相沉积工艺形成所述侧墙材料层。所述牺牲侧墙202的材料与掩膜层200的材料不同，在后续去除掩膜层200的过程中，掩膜层200与牺牲侧墙202之间具有较高的刻蚀选择比，从而不会破坏所述牺牲侧墙202。

所述牺牲侧墙202的材料可以是锗化硅、多晶硅或碳化硅等半导体材料，也可以是氧化硅、氮化硅等介质材料。

所述牺牲侧墙202内还可以掺杂有N型或P型掺杂离子，所述掺杂离子的类型与最终形成的晶体管的类型一致。所述掺杂离子的浓度为1E20atom/cm³～5E22atom/cm³。所述牺牲侧墙可以作为后续在牺牲侧墙202底部的半导体衬底100内形成轻掺杂区的离子源。可以在形成侧墙材料层的过程中，对所述侧墙材料层进行原位掺杂，使形成的牺牲侧墙内具有掺杂离子。

本实施例中，最终形成的半导体结构为NMOS晶体管，所述牺牲侧墙202内掺杂有N型掺杂离子，所述牺牲侧墙202的材料为碳化硅。碳化硅与其他材料相比，更容易进行离子掺杂，可以使所述牺牲侧墙202内具有较高的离子掺杂浓度；并且碳化硅中的掺杂离子具有较高的扩散速率，有利于掺杂离子扩散进入半导体衬底100内形成轻掺杂区。

请参考图3，进行退火处理，使所述牺牲侧墙202内的掺杂离子扩散进入半导体衬底100内，在所述半导体衬底100内形成轻掺杂区101。

所述退火处理在惰性气体氛围下进行，退火温度为900℃～1000℃，退火时间为1分钟～100分钟。在所述退火处理下，牺牲侧墙202内的掺杂离子会扩散进入半导体衬底100内，形成轻掺杂区101，所述轻掺杂区101可以降低最终形成的晶体管的短沟道效应。由于本实施例中，所述牺牲侧墙202具有较高的掺杂离子迁移率，所以较短时间的退火过程就可以形成所述轻掺杂区101，从而可以节约热预算。

在本发明的其他所述例中，所述牺牲侧墙202内可以没有掺杂离子，从而不需要进行退火处理形成所述轻掺杂区。

请参考图4，在所述牺牲侧墙202侧壁表面形成保护层203。

所述保护层203的形成方法包括：在所述掩膜层200表面、牺牲侧墙202表面、开口201的底部表面形成保护材料层；采用无掩膜刻蚀工艺，刻蚀所述保护材料层，去除位于掩膜层200表面、牺牲侧墙202顶部表面、开口201底部表面的保护材料层，形成位于牺牲侧墙202侧壁表面的保护层203。

所述保护层203的材料可以是氧化硅或氮化硅等介质材料，所述保护层203的材料与牺牲侧墙202的材料不同，所述保护层203作为牺牲侧墙202与后续形成的栅极结构之间的隔离层，在去除牺牲侧墙202的过程中，可以保护栅极结构不受损伤。

本实施例中，所述保护层203的材料为氧化硅，所述保护层203的厚度为5nm～100nm，能够对后续形成的栅极结构起到足够的保护作用。

在本发明的其他实施例中，也可以不形成所述保护层203。

请参考图5，在所述开口201（请参考图4）底部的半导体衬底100表面形成界面层204，在所述界面层204表面形成填充满所述开口201的伪栅极205，所述伪栅极205的表面与牺牲侧墙202的顶部表面齐平。

所述界面层204的材料为氧化硅，可以通过热氧化工艺或沉积工艺形成。本实施例中，采用热氧化工艺对开口201底部的半导体衬底100表面进行氧化，形成所述界面层204。与采用沉积工艺形成所述界面层204相比，采用热氧化工艺形成所述界面层204有助于消除半导体衬底100表面的缺陷，并且所述界面层204的质量较好，有助于提高在界面层204表面形成的伪栅极205的质量。

形成所述伪栅极205的方法包括：在所述掩膜层200表面、牺牲侧墙202顶部表面、界面层204表面、保护层203表面形成填充满所述开口201的伪栅极材料层；以所述掩膜层200为停止层，对所述伪栅极材料层进行平坦化，去除位于掩膜层200表面、牺牲侧墙202顶部表面的伪栅极材料层，形成伪栅极205，使所述伪栅极205的表面与牺牲侧墙202的顶部表面齐平。

本实施例中，所述伪栅极205的材料为多晶硅。

在本实施例中，后续要去除所述伪栅极205，将所述伪栅极205替换成栅极结构。在本发明的其他所述例中，可以直接将所述伪栅极205和界面层204作为晶体管的栅极结构。

请参考图6，刻蚀去除部分厚度的伪栅极205，在剩余的伪栅极205表面形成覆盖层206，所述覆盖层206的表面与牺牲侧墙202的顶部表面齐平。

可以采用湿法刻蚀工艺或干法刻蚀工艺去除部分厚度的伪栅极205，使所述伪栅极205的表面低于牺牲侧墙202的顶部表面，然后采用沉积工艺在所述伪栅极205表面形成覆盖层206，并进行平坦化处理，使所述覆盖层206的表面与牺牲侧墙202的顶部表面齐平。

所述覆盖层206的材料较为致密，在后续在进行离子注入形成源极和漏极的过程中，可以保护所述伪栅极205，避免阻挡掺杂离子进入伪栅极205中，避免掺杂离子伪栅极205中扩散进入界面层204及半导体衬底100内。

本实施例中，所述覆盖层206的材料为氮化硅。所述覆盖层206的厚度为5nm～20nm，能够对所述伪栅极205起到足够的保护作用。

在本发明的其他实施例中，由于后续需要去除所述伪栅极205，所以也可以不形成所述覆盖层206。

请参考图7，去除掩膜层200（如图6所示）之后，以所述覆盖层206和牺牲侧墙202为掩膜，对所述伪栅极205两侧的半导体衬底100内进行离子注入，形成源极102和漏极103。

采用湿法刻蚀工艺去除所述掩膜层200，暴露出半导体衬底100的表面，由于所述掩膜层200与牺牲侧墙202之间具有较高的刻蚀选择比，从而不会对所述牺牲侧墙202造成破坏。本实施例中，所述掩膜层200的材料为氧化硅，所述湿法刻蚀工艺采用的刻蚀溶液可以是氢氟酸溶液。在本发明的其他所述例中，可以根据所述掩膜层200的材料，选择其他合适的刻蚀溶液。

本实施例中，待形成的半导体结构为NMOS晶体管，所述离子注入所采用的注入离子为N型离子，以形成N型掺杂的源极102和漏极103。

在形成所述源极102和漏极103的过程中，所述覆盖层206可以阻挡注入离子进入伪栅极205中，破坏伪栅极205的性能，以及避免注入离子扩散进入界面层204和半导体衬底100内，影响后续形成的晶体管的性能。

请参考图8，在所述源极102和漏极103表面形成金属硅化物层104。

所述金属硅化物层104的形成方法包括：在所述源极102表面、漏极103表面、牺牲侧墙202表面、覆盖层206表面形成金属层；在高纯度的氮气环境下高温退火，使金属层与源极102和漏极103表面材料进行反应，形成金属硅化物层104；最后，采用湿法刻蚀工艺，去除多余的未反应的金属层，形成金属硅化物层104。所述金属层的材料包括Ni、Ta、Ti、W、Co、Pt或Pd中的一种或一种以上金属元素。

所述金属层可以采用蒸发或溅射工艺形成，本实施例中，所述金属层的材料为Ni，所述金属硅化物层104的材料为镍化硅。

在源极102和漏极103表面形成所述金属硅化物层104可以降低所述源极102和漏极103的表面接触电阻，从而降低后续在源极102和漏极103表面形成的金属插塞与源极102和漏极103之间的接触电阻。

请参考图9，在所述半导体衬底100形成第一介质层300，所述第一介质层300的表面与牺牲侧墙202的顶部表面齐平。

可以采用化学气相沉积工艺形成所述第一介质层300，所述第一介质层300的材料可以是氧化硅、氮化硅、氮氧化硅、碳氧化硅等绝缘介质材料。

请参考图10，去除所述覆盖层206（请参考图9）和伪栅极205（请参考图9），形成凹槽301。

采用湿法刻蚀工艺去除所述覆盖层206和伪栅极205，形成凹槽301，后续在所述凹槽301内形成栅极结构。

本发明的其他实施例中，也可以不去除所述伪栅极205，直接将所述伪栅极205和界面层204作为栅极结构。

本发明的其他实施例中，还可以去除所述界面层204，在后续形成栅极结构的过程中，重新对半导体衬底100进行氧化形成新的界面层，这样可以消除去除伪栅极205的过程中对界面层204造成的损伤，提高最终形成的栅极结构的质量。

请参考图11，在所述凹槽301（请参考图10）内形成栅极结构，所述栅极结构包括位于凹槽301内部表面的栅介质层302、位于栅介质层302上填充满凹槽301的栅极304。

所述栅极结构的形成方法包括：形成覆盖凹槽301内壁表面、牺牲侧墙202的顶部表面、第一介质层300表面的栅介质材料层；形成位于栅介质材料层上并填充满凹槽301的栅极材料层；以所述第一介质层300为停止层，对所述栅极材料层和栅介质材料层进行平坦化，去除第一介质层300表面、牺牲侧墙202表面的栅介质材料层以及栅极材料层，暴露出牺牲侧墙202的顶部表面。

暴露出的所述牺牲侧墙202顶部表面的宽度小于牺牲侧墙202底部宽度的1/2。

本实施例中，所述栅极结构还包括位于栅介质层302和栅极304之间的盖帽层303。待形成半导体结构为NMOS晶体管，则所述盖帽层303的材料为氧化镧；待形成半导体结构为PMOS晶体管，则所述盖帽层303的材料为氧化铝。本实施例中，所述盖帽层303的材料为氧化镧。所述盖帽层303可以弥补所述栅介质层302的界面态缺陷，提高形成的栅极结构的质量。

所述栅介质层302的材料为高K介质材料，可以包括：氧化铪、氧化锆、硅氧化铪、硅氧化锆中的一种或几种材料。所述栅极层304的材料为金属材料，可以包括：Ti、Ta、Al、TiN、TaN、W中的一种或几种材料。

请参考图12，采用湿法刻蚀工艺去除所述牺牲侧墙202（请参考图11），形成空腔305，所述空腔305的顶部宽度小于空腔305底部宽度的1/2。

本实施例中，所述牺牲侧墙202的材料为碳化硅，相应的所述湿法刻蚀工艺采用的湿法刻蚀溶液为磷酸溶液，刻蚀温度为200℃～300℃。所述磷酸溶液对于牺牲侧墙202具有较高的刻蚀选择性，在刻蚀过程中可以避免对第一介质层300避免造成损伤，并且所述保护层203可以保护所述栅介质层302不受损伤，避免栅极结构的性能造成影响。

在本发明的其他实施例中，可以根据所述牺牲侧墙202的材料，选择合适的刻蚀溶液。

去除所述牺牲侧墙202后形成的空腔305顶部具有开口，所述空腔305的顶部宽度小于空腔305底部宽度的1/2。所述空腔305的顶部宽度由刻蚀所述牺牲侧墙202之前，所述牺牲侧墙202暴露出的顶部表面的宽度决定。可以通过形成栅极结构过程中，平坦化过程调整所述牺牲侧墙202暴露出的顶部表面的宽度，使所述牺牲侧墙202暴露出的顶部表面的宽度小于牺牲侧墙202底部宽度的1/2，从而使最终形成的空腔305的顶部宽度小于空腔305底部宽度的1/2。

所述空腔305的顶部宽度小于空腔305底部宽度的1/2，使得所述空腔305的顶部宽度较小，可以确保在后续形成第二介质层的过程中，所述第二介质层材料不会进入空腔305内部。所述空腔305内充满反应腔内的未反应的气体。

请参考图13，在所述第一介质层300表面形成覆盖所述第一介质层300、空腔305和栅极结构的第二介质层400，所述第二介质层400将空腔305的顶部封闭。

可以采用化学气相沉积工艺形成所述第二介质层400，所述第二介质层400的材料可以是氧化硅、氮化硅、氮氧化硅、碳氧化硅等绝缘介质材料。

由于所述空腔305的顶部开口宽度较小，在形成所述第二介质层400的过程中，所述空腔305的开口顶部很快会被第二介质层400封闭，使第二介质层400的材料不能进入所述空腔305内，从而使所述空腔305成为一个密闭空间，所述空腔305内没有介质材料，而只有气体。由于气体的介电系数远小于绝缘介质材料的介电系数，从而可以降低栅极结构与后续在源极102和漏极103表面形成的金属插塞之间的寄生电容，提高晶体管的性能。

请参考图14，在金属硅化物层104表面形成贯穿所述第二介质层400和第一介质层300的金属插塞401。

所述金属插塞401通过金属硅化物层104与源极102、漏极104电连接。形成所述金属插塞401的方法包括：在所述金属硅化物层104表面形成贯穿第一介质层300和第二介质层400的通孔，在所述通孔内填充金属材料，形成金属插塞401，所述金属材料可以是Al或W等金属材料。

所述栅极结构与金属插塞之间由部分第一介质层300以及空腔305隔离。由于空腔305内为气体，介电系数较低，与现有技术相比，能够大大降低栅极结构与金属插塞之间的寄生电容，从而提高所述晶体管的性能及采用所述晶体管形成的集成电路的运行速率。

本发明的实施例中还提供一种采用上述方法形成的半导体结构。

请参考图14，为所述半导体结构的示意图。

所述半导体结构包括：半导体衬底100；位于半导体衬底100上的具有开口的第一介质层300，所述开口暴露出部分半导体衬底100的表面；位于所述开口底部的半导体衬底100表面的栅极结构，所述栅极结构表面与第一介质层300表面齐平，且所述栅极结构侧壁与第一介质层300之间具有空腔305；位于所述栅极结构两侧的半导体衬底100内的源极102和漏极103。

本实施例中，所述栅极结构与半导体衬底100之间还具有界面层204，所述界面层204的材料为氧化硅。

所述源极102、漏极103与栅极结构下方的半导体衬底100之间还形成有轻掺杂区101。

所述空腔305与栅极结构之间还具有保护层203，所述保护层203的材料为氧化硅或氮化硅，所述保护层203的厚度为5nm～100nm。

本实施例中，所述栅极结构包括：位于界面层204以及保护层203表面的栅介质层302、位于所述栅介质层302表面的盖帽层303、位于所述盖帽层303表面的栅极302。所述半导体结构为NMOS晶体管，则所述盖帽层303的材料为氧化镧；所述半导体结构为PMOS晶体管，则所述盖帽层303的材料为氧化铝。

所述空腔的顶部宽度小于空腔底部宽度的1/2。

所述半导体结构还包括：位于所述第一介质层300表面且覆盖所述第一介质层300、空腔305和栅极结构的第二介质层400，所述第二介质层400将空腔305的顶部封闭。

所述源极102和漏极103表面还形成有金属硅化物层104。所述源极102和漏极130表面的金属硅化物层104表面形成有贯穿所述第二介质层400和第一介质层300的金属插塞401。

所述晶体管中的栅极结构与金属插塞401之间通过部分第一介质层300与空腔305隔离，由于空腔305内的气体介电常数远小于介质材料的介电常数，从而所述晶体管的栅极结构与金属插塞之间的寄生电容较小，可以提高晶体管的性能以及采用所述晶体管形成的半导体电路的运行效率。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上形成具有开口的掩膜层，所述开口暴露出部分半导体衬底的表面；

在所述掩膜层的侧壁表面形成牺牲侧墙；

在所述开口内形成栅极结构，所述栅极结构表面与牺牲侧墙的表面齐平；

去除所述掩膜层，在所述栅极结构两侧的半导体衬底内形成源极和漏极；

在所述半导体衬底表面形成第一介质层，所述第一介质层的表面与牺牲侧墙的顶面齐平，暴露出牺牲侧墙的顶部表面；

去除所述牺牲侧墙，形成空腔。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲侧墙的形成方法包括：在所述开口内壁表面以及掩膜层表面形成侧墙材料层；刻蚀所述侧墙材料层，去除位于掩膜层表面以及开口底部的侧墙材料层，形成位于开口侧壁表面的牺牲侧墙，所述牺牲侧墙的顶部宽度小于底部宽度。

3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述牺牲侧墙材料与掩膜层材料不同。

4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲侧墙内具有N型或P型掺杂离子。

5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述掺杂离子的浓度为1E20atom/cm³～5E22atom/cm³。

6.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述掩膜层材料为氧化硅、牺牲侧墙的材料为碳化硅。

7.根据权利要求4所述的半导体结构的形成方法，其特征在于，还包括：形成牺牲侧墙后，进行退火处理，使所述牺牲侧墙内的掺杂离子扩散进入半导体衬底内，形成轻掺杂区。

8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述退火处理的温度为900℃～1100℃，退火时间为1分钟～100分钟。

9.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述牺牲侧墙侧壁表面形成保护层。

10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅或氮化硅。

11.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为5nm～100nm。

12.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构、源极和漏极的形成方法包括：在所述开口底部的半导体衬底表面形成界面层以及位于所述界面层表面填充满所述开口的伪栅极，所述伪栅极的表面与牺牲侧墙的顶部表面齐平；刻蚀去除部分厚度的伪栅极；在伪栅极表面形成覆盖层，所述覆盖层的表面与牺牲侧墙的顶部表面齐平；去除掩膜层之后，以所述覆盖层和牺牲侧墙为掩膜，对所述伪栅极两侧的半导体衬底内进行离子注入，形成源极和漏极；再在所述半导体衬底表面形成第一介质层，所述第一介质层的表面与牺牲侧墙的顶部表面齐平；去除所述覆盖层和伪栅极，形成凹槽；在所述凹槽内形成栅极结构，所述栅极结构包括位于凹槽内壁表面的栅介质层、位于所述栅介质层上填充满所述凹槽的栅极。

13.根据权利要求12所述的半导体结构的形成方法，其特征在于，还包括：在所述源极和漏极表面形成金属硅化物层之后，再形成所述第一介质层。

14.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述栅极结构的形成方法包括：形成覆盖凹槽内壁表面、牺牲侧墙的顶部表面、第一介质层表面的栅介质材料层；形成位于栅介质材料层上并填充满凹槽的栅极材料层；以所述第一介质层为停止层，对所述栅极材料层和栅介质材料层进行平坦化，去除第一介质层表面的栅介质材料层以及栅极材料层，暴露出牺牲侧墙的顶部表面，所述牺牲侧墙的顶部宽度小于牺牲侧墙底部宽度的1/2。

15.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述栅极结构内还包括位于栅介质层和栅极层之间的盖帽层。

16.根据权利要求15所述的半导体结构的形成方法，其特征在于，待形成半导体结构为NMOS晶体管，则所述盖帽层的材料为氧化镧；待形成半导体结构为PMOS晶体管，则所述盖帽层的材料为氧化铝。

17.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述牺牲侧墙，形成空腔，所述空腔的顶部宽度小于空腔底部宽度的1/2。

18.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括在所述第一介质层表面形成覆盖所述第一介质层、空腔和栅极结构的第二介质层，所述第二介质层将空腔的顶部封闭。

19.根据权利要求18所述的半导体结构的形成方法，其特征在于，还包括在所述源极和漏极表面形成贯穿所述第二介质层和第一介质层的金属插塞。

20.根据权利要求1至19任一项所述的半导体结构的形成方法所形成的半导体结构，其特征在于，包括：

半导体衬底；

位于半导体衬底上的具有开口的第一介质层，所述开口暴露出部分半导体衬底的表面；

位于所述开口底部的半导体衬底表面的栅极结构，所述栅极结构表面与第一介质层表面齐平，且所述栅极结构侧壁与第一介质层之间具有空腔；

位于所述栅极结构两侧的半导体衬底内的源极和漏极。