KR102002782B1 - 팽창성 부재를 사용하는 반도체 장치의 제조 방법 - Google Patents

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Abstract

팽창성 부재를 이용하여 갭필 절연막의 밀도의 증가시키는 반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1 및 제2 게이트 구조물들을 형성하고, 상기 제1 및 제2 게이트 구조물들 상에 팽창성 부재를 형성하고, 상기 팽창성 부재 상부와 상기 제1 및 제2 게이트 구조물들 사이에 갭필 절연막을 형성하고, 그리고 상기 팽창성 부재의 체적을 증가시키는 열처리를 진행하는 것을 포함한다.

Description

팽창성 부재를 사용하는 반도체 장치의 제조 방법{Method of manufacturing for Semiconductor device using expandable material}
본 발명은 팽창성 부재를 이용하여 갭필 절연막의 밀도를 증가시키는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치는 기판 상에 형성된 게이트 전극들과 그 게이트 전극들 사이를 채우는 갭필 절연막을 포함한다. 반도체 장치는 갭필 절연막의 밀도를 증가시켜 건식 및 습식 식각비(Etch Ratio)를 개선하기 위한 열처리 공정을 포함한다.
본 발명이 해결하고자 하는 과제는, 기판 상에 형성된 게이트 전극들 사이를 채우는 갭필 절연막의 밀도를 증가시켜 습식 또는 건식 식각비를 개선하여 반도체 장치의 신뢰성을 향상시키기 위한 것이다.
본 발명이 해결하려는 과제들은 상기에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 게이트 절연막을 형성하고; 상기 게이트 절연막 상에 제1 및 제2 게이트 구조물들을 형성하고; 상기 제1 및 제2 게이트 구조물들 측면에 팽창성 부재를 형성하고; 상기 팽창성 부재 상부와 상기 제1 및 제2 게이트 구조물들 사이에 갭필 절연막을 형성하고; 상기 팽창성 부재의 체적을 증가시키는 열처리를 진행하는 것을 포함할 수 있다.
일 실시예에서, 상기 팽창성 부재는 폴리 실리콘막일 수 있다.
일 실시예에서, 상기 폴리 실리콘막은 10 내지 100Å의 두께로 형성될 수 있다.
일 실시예에서, 상기 팽창성 부재의 체적을 증가시키는 열처리는, 상기 폴리 실리콘막을 산화시켜 실리콘 산화막으로 전환시킴으로써 수행될 수 있다.
일 실시예에서, 상기 폴리 실리콘막을 산화시키는 것은, 400 내지 700℃ 범위의 온도와 10 내지 30 기압의 압력에서 수행될 수 있다.
일 실시예에서, 상기 폴리 실리콘막을 산화시키는 것은, 산소(O2), 수증기(H2O), 또는 이들의 화합물 중 적어도 하나를 포함하는 가스 분위기에서 진행될 수 있다.
일 실시예에서, 상기 팽창성 부재의 체적을 증가시키는 열처리는, 상기 갭필 절연막의 밀도를 동시에 증가시킬 수 있다.
일 실시예에서, 상기 팽창성 부재를 형성하기에 앞서, 상기 제1 및 제2 게이트 구조물들의 측면에 캡핑 절연막을 더 형성할 수 있다.
일 실시예에서, 상기 캡핑 절연막은 상기 제1 및 제2 게이트 구조물들의 측벽에 스페이서 형태로 형성될 수 있다.
일 실시예에서, 상기 제1 및 제2 게이트 전극들은 폴리 실리콘(Polysilicon), 텅스텐 실리사이드(WSix), 또는 텅스텐(W) 중 적어도 어느 하나로 형성될 수 있다.
일 실시예에서, 상기 방법은 상기 갭필 절연막을 평탄화하여, 상기 제1 및 제2 게이트 구조물들을 노출하고; 상기 노출된 제1 및 제2 게이트 구조물들을 제거하여 상기 기판을 노출하는 리세스 영역을 형성하고; 그리고 상기 리세스 영역에 게이트 전극들을 형성하는 것을 더 포함할 수 있다. 상기 제1 및 제2 게이트 전극들은 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈늄(Ta), 탄탈늄 나이트라이드(TaN), 또는 알루미늄(Al) 중 적어도 어느 하나로 형성될 수 있다.
일 실시예에서, 상기 리세스 영역을 형성하는 것은 상기 게이트 절연막을 제거하고; 그리고 상기 게이트 전극들을 형성하기 전에 상기 리세스 영역에 하프늄 또는 지르코늄을 포함하는 고유전(high-k) 물질의 다른 게이트 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
반도체 장치의 제조 방법에서, 기판 상에 형성된 게이트 전극들 사이를 채우는 갭필 절연막의 밀도를 증가시켜 습식 또는 건식 식각비를 개선하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법 중 상압과 고압에서의 어닐링(Annealing) 진행에 따른 산화량을 비교한 그래프이다.
도 9 내지 도 18은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 본 발명은 청구항의 범주에 의해 정의될 뿐이며, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1 내지 도 8은, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 도면들은 편의를 위해, 트랜지스터(transistor)의 소오스(source)/드레인(drain) 영역 및 그와 전기적으로 연결되는 콘택 플러그(contact plug) 등의 도시는 생략한다.
도 1을 참조하여, 기판(100)이 제공된다. 기판(100)은 실리콘 기판, 예를 들어 벌크 실리콘(Bulk Silicon) 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판과는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또한, 기판(100)은 소자 분리영역(110)을 포함할 수 있다.
도 2를 참조하여, 게이트 절연막(120)이 기판(100) 상에 형성된다. 게이트 절연막(120)은 열산화(Thermal Oxidation), 래디컬 산화(Radical Oxidation), 또는 ALD(Atomic Layer Deposition) 방법으로 형성된 실리콘 산화막 또는 금속 산화막일 수 있다. 래디컬 산화 방법은 산소(O2)와 수소(H2) 가스를 사용하여 진행되며, 30Å 두께 이하의 실리콘 산화막을 형성할 수 있다.
도 3을 참조하여, 제1 및 제2 게이트 전극들(131, 132)이 게이트 절연막(120) 상에 형성된다. 제1 및 제2 게이트 전극들(131, 132)은 폴리 실리콘(polysilicon), 텅스텐 실리사이드(WSix), 또는 텅스텐(W) 중 적어도 어느 하나로 형성될 수 있다. 제1 및 제2 게이트 전극들(131, 132) 상에 하드마스크(140)가 형성될 수 있으며, 하드마스크(140)는 제1 및 제2 게이트 전극들(131, 132)을 패터닝(patterning) 할 때 식각 마스크막으로 사용될 수 있다. 하드마스크(140)는 실리콘 질화막 또는 실리콘 산화 질화막 등으로 형성될 수 있다. 스페이서(150)가 제1 및 제2 게이트 전극들(131, 132) 측벽에 형성된다. 스페이서(150)는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화 질화막 등으로 형성될 수 있다. 스페이서(150)는 제1 및 제2 게이트 전극들(131, 132)을 보호하는 캡핑 절연막이라 부를 수 있고, 별도의 캡핑 절연막을 하드마스크(140)와 스페이서(150) 상에 형성할 수도 있다.
도 4를 참조하여, 팽창성 부재(160)가 하드마스크(140)와 스페이서(150) 상에 형성된다. 팽창성 부재(160)는, 예를 들어 10 내지 100Å 두께(T1)의 폴리실리콘막으로 형성될 수 있다.
도 5를 참조하여, 갭필 절연막(170)이 팽창성 부재(160) 상에 제1 및 제2 게이트 전극들(131, 132) 사이를 채우면서 형성된다. 갭필 절연막(170)은 SOG(Spin on Glass), CVD(Chemical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 방법으로 형성되는 실리콘 산화막일 수 있다. 또한, 갭필 절연막(170)은 일반적인 CVD 방법보다 막질의 유동성이 좋아서 갭필(Gap Fill)이 보다 용이한 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성될 수 있다.
도 6을 참조하여, 열처리 공정(180)이 수행된다. 열처리 공정(180)이 수행됨으로써 상기 팽창성 부재(160)의 체적이 증가될 수 있다. 팽창성 부재(160)가 폴리 실리콘일 경우, 열처리 공정(180)은 산소(O2), 수증기(H2O), 또는 이들의 화합물 중 적어도 하나를 포함하는 가스 분위기에서 400 내지 700℃ 범위에서 수행될 수 있다. 이러한 열처리 공정(180)을 통해 폴리실리콘은 산화되어 체적이 증가될 수 있다. 열처리 공정은 10 내지 30기압(atm)의 고압에서 진행하는 것이 바람직하다. 열처리 공정을 통해, 팽창성 부재(160)는 T2의 두께를 갖는 실리콘 산화막(161)으로 변경된다. T2는 T1 대비 약 2배 정도 두꺼울 수 있다. 일반적으로, SOG(Spin on Glass)와 같은 갭필 절연막(170)은 열처리 공정을 통해 밀도가 증가되어 치밀화될 수 있는데, 본 발명의 경우, 열처리 공정(180)에 의해 팽창성 부재(160)의 체적이 증가됨에 따라 제1 및 제2 게이트 전극들(131, 132) 사이에 채워진 갭필 절연막(170)은 더욱 치밀화될 수 있다.
도 7을 참조하여, 평탄화 공정이 갭필 절연막(170)에 대해 진행될 수 있다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch Back) 방법으로 수행될 수 있다.
이어서, 트랜지스터의 소오스(Source)/드레인(Drain) 영역 및 게이트 전극에 전압을 인가하기 위한 콘택 플러그(Contact plug) 및 금속 배선 형성 공정 등이 수행된다. 이때, 치밀화(densification)가 진행된 갭필 절연막(170)의 경우, 건식 또는 습식 식각비가 개선되어 인접 게이트 전극들과의 간격 마진이 양호한 구조의 콘택 플러그(Contact plug)들이 소오스(Source)/드레인(Drain) 영역에 형성된다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서, 상압((b))과 고압((a))에서의 열처리 공정에 따른 산화량을 비교한 그래프이다. 도 8을 참조하여, 25기압(atm)의 압력에서 열처리 공정((a))을 진행하면, 1기압(atm)의 압력하에서 온도 범위 700 내지 800℃에서 열처리 공정((b))을 진행할 때와 비교했을 때, 약 140℃ 정도의 열처리 온도를 낮출 수 있다는 것이 실험에서 확인되었다. 즉, 산소(O2), 수증기(H2O), 또는 이들의 화합물의 가스 분위기 및 25기압(atm)의 압력하에서 600°C의 온도로 열처리 공정을 진행하여 폴리실리콘을 산화시키는 것은, 동일한 가스 분위기의 1기압(atm)의 압력하에서 740℃ 내외의 온도로 열처리 공정을 진행하는 것과 동일한 효과를 얻을 수 있다는 것이 확인되었다.
고압에서 열처리 공정을 진행할 경우, 열처리 온도를 낮출 수 있기 때문에, 소오스(Source)/드레인(Drain)에 이미 주입된 불순물(Dopant)들의 불필요한 확산(Diffusion) 등에 의해 발생하는 트랜지스터의 열화 현상을 방지할 수 있다. 따라서, 열처리 공정(180) 온도를 낮추기 위해서는 10 내지 30기압(atm)의 높은 압력의 범위에서, 열처리 공정을 진행하는 것이 바람직하다.
도 9 내지 도 18을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 9 내지 도 18은, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 도면들은 편의를 위해, 트랜지스터(transistor)의 소오스(source)/드레인(drain) 영역 및 그와 전기적으로 연결되는 콘택 플러그(contact plug) 등의 도시는 생략한다.
도 9를 참조하여, 기판(200)이 제공된다. 기판(200)은 실리콘 기판, 예를 들어 벌크 실리콘(Bulk Silicon) 또는 SOI(silicon-on-insulator)일 수 있다. 기판(200)은 실리콘 기판과는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또한, 기판(200)은 소자 분리영역(210)을 포함할 수 있다.
도 10을 참조하여, 희생 절연막(220)이 기판(200) 상에 형성된다. 희생 절연막(220)은 열산화(Thermal Oxidation), CVD(Chemical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 방법으로 형성된 실리콘 산화막일 수 있다.
도 11을 참조하여, 제1 및 제2 더미 게이트 패턴들(231, 232)이 희생 절연막(220) 상에 형성된다. 제1 및 제2 더미 게이트 패턴들(231, 232)은, 예를 들어 폴리 실리콘(polysilicon)으로 형성될 수 있다. 제1 및 제2 더미 게이트 패턴들(231, 232) 상에 하드마스크(240)가 형성될 수 있으며, 하드마스크(240)는 제1 및 제2 더미 게이트 패턴들(131, 132)을 패터닝(patterning) 할 때 식각 마스크막으로 사용될 수 있다. 하드마스크(240)는, 예를 들어 실리콘 질화막 또는 실리콘 산화 질화막으로 형성될 수 있다. 스페이서(250)가 제1 및 제2 더미 게이트 패턴들(231, 232) 측벽에 형성된다. 스페이서(250)는, 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화 질화막으로 형성될 수 있다. 스페이서(250)는, 더미 게이트 패턴들(231, 232) 및 하드마스크(240)와 식각 선택비를 갖는 물질을 포함할 수 있다.
도 12를 참조하여, 팽창성 부재(260)가 하드마스크(240)와 스페이서(250) 상에 형성된다. 팽창성 부재(260)는, 예를 들어 10 내지 100Å 두께(T1)의 폴리실리콘막으로 형성될 수 있다.
도 13을 참조하여, 갭필 절연막(270)이 팽창성 부재(260) 상에 제1 및 제2 더미 게이트 패턴들(231, 232) 사이를 채우면서 형성된다. 갭필 절연막(270)은 SOG(Spin on Glass), CVD(Chemical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 방법으로 형성되는 실리콘 산화막일 수 있다. 또한, 갭필 절연막(270)은 일반적인 CVD 방법보다 막질의 유동성이 좋아서 갭필(Gap Fill)이 보다 용이한 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성될 수 있다.
도 14를 참조하여, 열처리 공정(280)이 수행된다. 열처리 공정(280)이 수행됨으로써 상기 팽창성 부재(260)의 체적을 증가시킬 수 있다. 팽창성 부재(260)가 폴리 실리콘일 경우, 열처리 공정(280)은 산소(O2), 수증기(H2O), 또는 이들의 화합물 중 적어도 하나를 포함하는 가스 분위기에서 400 내지 700℃ 범위에서 수행될 수 있다. 열처리 공정(280)을 통해 폴리실리콘은 산화되어 체적이 증가될 수 있다. 따라서, 팽창성 부재(260)는 T2의 두께를 갖는 실리콘 산화막(261)으로 변경된다. T2는 T1 대비 약 2배 정도 두꺼울 수 있다. 일반적으로, SOG(Spin on Glass)와 같은 갭필 절연막(270)은 열처리 공정을 통해 밀도가 증가되어 치밀화될 수 있는데, 본 발명의 경우, 열처리 공정(280)에 의해 팽창성 부재(260)의 체적이 증가됨에 따라 제1 및 제2 게이트 전극들(231, 232) 사이에 채워진 갭필 절연막(270)은 더욱 치밀화될 수 있다.
도 15를 참조하여, 평탄화 공정이 갭필 절연막(270)에 대해 진행될 수 있다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch Back) 방법으로 진행될 수 있다. 평탄화 공정은 하드마스크(240)를 노출한다.
도 16을 참조하여, 하드마스크(240), 제1 및 제2 더미 게이트 패턴들(231, 232), 그리고 희생 절연막(220)이 제거되어 리세스 영역(290)이 형성된다. 리세스 영역(290)은 기판(200)을 노출한다. 하드마스크(240)가 실리콘 질화막인 경우, 하드마스크(240)는 인산(H3PO4)이 포함된 용액을 이용하여 쉽게 제거 가능하다. 제1 및 제2 더미 게이트 패턴들(231, 232)의 제거는 습식 식각방법 또는 건식 식각방법을 사용할 수 있다. 건식 식각방법의 경우, 수소(H), 브롬(Br), 또는 염소(Cl) 등의 가스가 사용될 수 있다. 희생 절연막(220)의 제거는 습식 식각방법 또는 건식 식각방법을 사용할 수 있다. 희생 절연막(220)을 제거할 때 기판(200) 표면의 손상을 최소화하는 것이 바람직하다.
도 17 및 도 18을 참조하여, 게이트 절연막(310)이 리세스 영역(290)의 기판(200) 상에 형성된다. 게이트 절연막(310)은 리세스 영역(290)의 측벽 및 갭필 절연막(270) 상으로 연장되어 형성될 수 있다. 게이트 절연막(310)은 고유전(high-k) 물질로 형성될 수 있다. 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 또는 납 아연 니오브산염 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
게이트 절연막(310)을 형성하기 전에, 30Å 이하의 실리콘 산화막을 기판(200) 상에 추가로 형성할 수 있다.
게이트 전극(320)이 게이트 절연막(310) 상에 형성된다. 게이트 전극(320) 은 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈늄(Ta), 탄탈늄 나이트라이드(TaN), 텅스텐(W), 구리(Cu), 알루미늄(Al), 또는 이들의 화합물로 형성될 수 있다. 평탄화 공정이 게이트 전극(320)에 대해 진행된다. 평탄화 공정은 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 방법으로 수행될 수 있다. 평탄화 공정은 갭필 절연막(270)이 노출될 때까지 진행된다.
이어서, 트랜지스터의 소오스(Source)/드레인(Drain) 영역 및 게이트 전극에 전압을 인가하기 위한 콘택 플러그(Contact plug) 및 금속 배선 형성 공정 등이 수행된다. 이때, 치밀화(densification)가 진행된 갭필 절연막(270)의 경우, 건식 또는 습식 식각비가 개선되어 인접 게이트 전극들과의 간격 마진이 양호한 구조의 콘택 플러그(Contact plug)들이 소오스(Source)/드레인(Drain) 영역에 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 게이트 절연막을 형성하고;
    상기 게이트 절연막 상에 제1 및 제2 게이트 구조물들을 형성하고;
    상기 제1 및 제2 게이트 구조물들 상에 팽창성 부재를 형성하되, 상기 팽창성 부재는 폴리실리콘 막이고;
    상기 팽창성 부재 상부에, 상기 제1 및 제2 게이트 구조물들 사이에, 갭필 절연막을 형성하고; 그리고
    상기 팽창성 부재의 체적을 증가시키는 열처리를 진행하는 것을 포함하고,
    상기 열처리는 400 내지 700℃의 온도와 10 내지 30 기압의 압력에서 수행되어, 상기 폴리 실리콘막을 산화시켜 실리콘 산화막으로 전환시키고,
    상기 실리콘 산화막은 30Å 이하의 두께로 형성되는 반도체 장치의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 폴리 실리콘막을 산화시키는 것은,
    산소(O2), 수증기(H2O), 또는 이들의 화합물 중 적어도 하나를 포함하는 가스 분위기에서 진행되는 반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 팽창성 부재의 체적을 증가시키는 열처리는,
    동시에 상기 갭필 절연막의 밀도를 증가시키는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 팽창성 부재를 형성하기에 앞서,
    상기 제1 및 제2 게이트 구조물들의 측벽에 캡핑 절연막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 및 제2 게이트 구조물들은 폴리 실리콘, 텅스텐 실리사이드(WSix), 또는 텅스텐(W) 중 적어도 어느 하나로 형성되는 반도체 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 갭필 절연막을 평탄화하여, 상기 제1 및 제2 게이트 구조물들을 노출하고;
    상기 노출된 제1 및 제2 게이트 구조물들을 제거하여 상기 기판을 노출하는 리세스 영역을 형성하고; 그리고
    상기 리세스 영역에 게이트 전극들을 형성하는 것을 더 포함하고,
    상기 게이트 전극들은 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈늄(Ta), 탄탈늄 나이트라이드(TaN), 또는 알루미늄(Al) 중 적어도 어느 하나로 형성되는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 리세스 영역을 형성하는 것은 상기 게이트 절연막을 제거하고; 그리고
    상기 게이트 전극들을 형성하기 전에 상기 리세스 영역에 하프늄 또는 지르코늄을 포함하는 고유전(high-k) 물질의 다른 게이트 절연막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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