CN103871895A - 用于制造场效应晶体管器件的方法 - Google Patents

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CN103871895A CN201310628242.0A CN201310628242A CN103871895A CN 103871895 A CN103871895 A CN 103871895A CN 201310628242 A CN201310628242 A CN 201310628242A CN 103871895 A CN103871895 A CN 103871895A
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Abstract

一种用于制造场效应晶体管器件的方法，包括：在基底上图案化鳍部，在布置在基底上的一部分鳍部和一部分绝缘层上方图案化栅叠层，在栅叠层、一部分鳍部及一部分绝缘层上方形成保护屏障，保护屏障包封栅叠层，第二绝缘层在部分鳍部和保护屏障上方沉积，执行第一蚀刻过程以便选择性地去除部分第二绝缘层而无需显著去除保护屏障以便限定空腔，所述空腔暴露鳍部的部分源区和漏区，并且导电材料在空腔内沉积。

Description

用于制造场效应晶体管器件的方法
技术领域
本发明涉及场效应晶体管（FET）器件，更具体地，涉及鳍式场效应晶体管（FinFET）器件。
FinFET器件包括布置在基底上的鳍（fin）。栅叠层布置在鳍的通道区上方。鳍部局部限定器件的源区和漏区（有源）及通道区。
发明内容
根据本发明的一个实施例，用于制造场效应晶体管器件的方法包括：在基底上图案化鳍部，在布置在基底上的一部分鳍部和一部分绝缘层上方图案化栅叠层，在栅叠层、一部分鳍部及一部分绝缘层上方形成保护屏障，保护屏障包封栅叠层，第二绝缘层在部分鳍部和保护屏障上方沉积，执行第一蚀刻过程（process）以便选择性地去除部分第二绝缘层而无需显著（appreciably）去除保护屏障以便限定空腔，所述空腔暴露鳍部的部分源区和漏区，并且导电材料在空腔内沉积。
根据本发明的另一个实施例，用于制造场效应晶体管器件的方法包括：在基底上图案化鳍部，介电层在布置在基底上的鳍部及绝缘层暴露部分的上方沉积，硅材料层在介电层上方沉积，平整硅材料层，低电阻率金属层在硅材料层上方沉积，图案化介电层、硅材料层及低电阻率金属层以便在一部分鳍部和一部分绝缘层上方限定栅叠层，在栅叠层、一部分鳍部及一部分绝缘层上方形成保护屏障，保护屏障包封栅叠层，第二绝缘层在鳍部和保护屏障的暴露部分上方沉积，执行第一蚀刻过程以便选择性地去除部分第二绝缘层而无需显著去除保护屏障以便限定空腔，所述空腔暴露器件的部分源区和漏区，并且导电材料在空腔内沉积。
根据本发明的又一个实施例，用于制造场效应晶体管器件的方法包括：在绝缘层上图案化鳍部，在一部分鳍部和一部分绝缘层上方图案化栅叠层，在栅叠层、一部分鳍部及一部分绝缘层上方形成保护屏障，保护屏障包封栅叠层，第二绝缘层在保护屏障暴露部分上方沉积，执行第一蚀刻过程以便选择性地去除部分第二绝缘层而无需显著去除保护屏障以便限定空腔，所述空腔暴露部分源区和漏区，并且导电材料在空腔内沉积。
通过本发明的技术认识到附加的特征和优点。本发明的其它实施例和方面在本文中详细描述并且被视为要求保护的本发明的一部分。为了通过优点和特征更好地理解本发明，参考说明和附图。
附图说明
被认为是本发明的主题在说明书结论处的权利要求书内被特别指出并且被明确地主张权利。结合附图，通过下列详细说明，本发明的前述和其它特征及优点是显而易见的，附图中：
图1示出基底的俯视图。
图2示出基底的侧视图。
图3示出多个鳍部图案化后的合成结构的俯视图。
图4示出沿着（图3）线4的合成结构的侧剖视图。
图5示出介电层沉积后的俯视图。
图6示出沿着图5中线6的剖视图。
图7示出半导体层的形成。
图8示出图案化和蚀刻过程后的合成结构的俯视图。
图9示出沿着图8中线9的剖视图。
图10示出沿着图8中线10的剖视图。
图11示出间隔部材料层沉积后的俯视图。
图12示出沿着图11中线12的剖视图。
图13示出沿着图11中线13的剖视图。
图14示出外延生长过程后合成结构的俯视图。
图15示出沿着图14中线15的合成结构的侧剖视图。
图16示出绝缘层形成后沿着图14中线15的合成结构的侧剖视图。
图17示出在绝缘层上的光色散层（ODL）沉积和用于源漏接触孔的抗蚀剂图案化后的俯视图。
图18示出沿着图17中线18的剖视图。
图19示出蚀刻过程后的合成结构。
图20示出ODL沉积和用于栅接触孔的抗蚀剂图案化后的俯视图。
图21示出沿着图20中线21的剖视图。
图22示出沿着图20中线22的剖视图。
图23示出蚀刻过程后的合成结构。
图24示出导电触点形成后的俯视图。
图25示出沿着图24中线25的剖视图。
图26示出沿着图24中线26的剖视图。
图27示出基底的侧视图。
图28示出鳍部图案化后的合成结构。
图29示出绝缘层形成后的合成结构。
具体实施方式
本文中公开的是低电阻率金属栅电极结构，其包括低电阻率金属层、屏障层及硅层，其中低电阻率金属层可以例如由钨形成，并且其中屏障层可以例如由氮化钽铝（TaAlN）、氮化钛铝（TiAlN）、氮化钛（TiN）、氮化钽（TaN）、氮化钨（WN）形成，或由诸如钛（Ti）上WN的双层形成，并且其中屏障层介于低电阻率金属层和硅层之间。有利地是，当低电阻率金属层由钨形成而屏障层由TaAlN形成时，已经发现本公开的栅电极结构甚至在1000℃退火后还是热稳定的。另外，厚度约为125埃时，TaAlN上金属层的薄层电阻率约为11至15欧姆/平方，其比包括TiN或TaN而非TaAlN的类似栅电极结构低50%多。本文中描述的方法和合成结构涉及具有无边界接触的全金属栅器件。
关于这点，图1示出基底100的俯视图，其包括硬掩膜层102，硬掩膜层102可以包括例如氧化物材料。图2示出基底100的侧视图，其示出诸如设置在半导体层204下的隐埋氧化物（BOX）层的绝缘层202。半导体层204能够是硅，其在这个实例中能包含绝缘体上硅层或更一般地包含绝缘体上半导体（SOI）层。然而，诸如锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V族化合物半导体材料、II-VI族化合物半导体材料、有机半导体材料及其它化合物半导体材料的其它半导体材料也是可行的。
图3示出通过去除部分硬掩膜层102和SOI层102以便暴露部分绝缘层202来图案化多个鳍部302后的合成结构的俯视图。图4示出沿着（图3中）线4的合成结构的侧剖视图。
图5示出（图6中）介电层602和栅金属层502沉积在鳍部302和（图6）绝缘层202上方后的俯视图，而图6示出介电层602和栅金属层502沉积在鳍部302和（图6）绝缘层202上方后沿着（图5中）线6的剖视图。
栅电极结构能够进一步包括氧化物或氮氧化物层（未示出），其也被称为界面层，其上沉积着介电层602。例如，用于形成氧化物层的过程步骤可以包括湿法化学氧化。示例性湿法化学氧化过程可以包括在65℃下利用氢氧化铵、过氧化氢及水（以1:1:5的比例）的混合物处理清洁的半导体表面（诸如利用氢氟酸处理的半导体表面）。可选地是，还能够通过在臭氧水溶液中处理HF过后的半导体表面形成氧化物层，臭氧浓度通常在百万分之（ppm）2至40ppm的范围变化，但不限于该范围。由于高k介电材料的缘故，氧化物层有助于使鳍部302中的迁移率退化最小化。在基底半导体层是硅层的情况下，氧化物层可以是氧化硅层。通常，氧化物层的厚度从约5埃至约15埃，虽然在本文中还可以考虑更小及更大的厚度。在本文中还可以考虑形成界面氧化物层的其它方法以及其它界面层。
介电层602一般包括介电金属氧化物。在一个实施例中，介电层包含高k介电材料，其具有的介电常数大于氧化硅的介电常数。在一个实施例中，介电层602具有大于4.0的介电常数，通常在真空中测量出大于10。具有大于4.0介电常数的这种介电材料的实例包括但不限于氮化硅、氮氧化硅、金属氧化物、金属氮化物、金属氮氧化物和/或金属硅酸盐。在一个实施例中，介电层602包含二氧化铪（HfO2）、二氧化锆（ZrO2）、三氧化二铝（Al2O3）、二氧化钛（TiO2）、三氧化二镧三氧化钛锶（La2O3SrTiO3）、三氧化铝镧（LaAlO3）、三氧化二镱（Y2O3）或其多层叠层。在本公开的另一个实施例中，介电层502是基于Hf的栅介电质，其包括二氧化铪（HfO2）、硅酸铪和氮氧化铪硅，可选地包含诸如铝（Al）、镧（La）、镝（Dy）、锶（Sr）或钡（Ba）的附加金属离子。在本文中还可以考虑无高k介电层，而是包括例如，诸如氧化硅（SiO2）的氧化物或诸如氮氧化硅（SiON）的氮氧化物的结构。
可以通过包括例如化学汽相沉积（CVD）、原子层沉积（ALD）、分子束沉积（MBD）、脉冲激光沉积（PLD）、液态源雾化化学沉积（LSMCD）、溅射沉积等的方法形成介电层602和栅金属层502。
这样沉积的高k栅介电层602的厚度可以根据采用的介电材料以及用于形成其的过程来变化。这样沉积的高k栅介电质602的厚度从约5埃至约200埃，更具体地说，厚度从约10埃至约100埃。如果介电层602是二氧化硅或氮氧化硅，则栅介电层602的厚度能包括相对薄的界面氧化物层的厚度。
图7示出诸如非晶硅（α-多晶硅）或多晶硅（多晶硅）的半导体层702的形成，并且可以通过化学汽相沉积过程或其它适当过程被沉积在栅金属层502上方。硅层通常具有约30埃至约1000埃的厚度。半导体层702在沉积后通过例如化学机械抛光（CMP）被平整。
屏障层704沉积至半导体层702上。例如，屏障层704可以是选自由氮化钛铝（TiAlN）、氮化钽铝（TaAlN）、氮化钛（TiN）、氮化钽（TaN）、氮化钨（WN）组成的组的一种材料，或它可以是诸如钛（Ti）上WN的双层。屏障层一般通过物理汽相沉积、溅射、热化学汽相沉积或等离子体增强化学汽相沉积过程而被沉积。当屏障层是选自由氮化钛铝（TiAlN）、氮化钽铝（TaAlN）组成的组的一种材料时，铝含量的范围可以是基于总组分的约5至约40原子百分数。适当的氮含量可以在约10至50原子百分数之间。
可选地，屏障层704可以受到被暴露在空气中或其它氧化处理以便引入氧原子，正如对于某些应用所期望的那样。屏障层704的示例性厚度为约10埃至约500埃，而在其它实施例中，厚度从约25埃至约200埃。
低电阻率金属层706被沉积至屏障层704上。当低电阻率金属层是钨而屏障层是选自由氮化钛铝（TiAlN）、氮化钽铝（TaAlN）组成的组的一种材料时，屏障层704允许形成比例如TiN或TaN层上大得多的钨晶粒。因此，能够期望较低的晶粒边界散射产生较低的薄层电阻。
在低电阻率金属沉积后或器件制造后，低电阻率金属层706还能够立即可选地含有较小量的其它元素，这里其它元素的量可以低于约10原子百分数。低电阻率金属层可以具有任何厚度。对于多数应用而言，它可以测量到大约为10至1000埃，更具体地，大约为50至500埃的厚度。
可选覆盖层708能够被沉积至低电阻率金属层706上。覆盖层708能够由任何材料制成。对于许多应用而言，可选的覆盖层708可以包含诸如氮化硅（Si3N4）、氧化铝或氧化铪的绝缘化合物，并且测量到大约为10至500埃的厚度。可以通过沉积过程形成覆盖层708，例如，原子层沉积、PECVD（等离子体增强CVD）、MOCVD（金属有机CVD）、MLD（分子层沉积）、RTCVD（快速热CVD）、ALD、溅射或任何其它沉积方法。化学汽相沉积过程可以在高温下执行。例如，氮化硅薄膜的RTCVD可以在高于500℃的温度下执行。诸如溅射的物理沉积过程可以在例如室温的较低温度下执行。
图8示出诸如图案化栅叠层802的反应离子蚀刻（RIE）过程的图案化和蚀刻过程后的合成结构的俯视图，图9示出沿着（图8中）线9的剖视图，而图10示出沿着（图8中）线10的剖视图。蚀刻过程去除覆盖层708、低电阻率金属层706、屏障层704、半导体层702、栅金属层502及介电层602的暴露部分，并且暴露部分绝缘层202。图案化过程可以去除硬掩膜层102的暴露部分。
图11示出使用诸如用于沉积覆盖层708的类似过程的适当沉积过程来沉积诸如氮化硅（Si3N4）、氧化铝或氧化铪的间隔部材料层，随后是去除部分间隔部材料限定间隔部1102的蚀刻过程之后的俯视图，图12示出沿着（图11中）线12的剖视图，而图13示出沿着（图11中）线13的剖视图。间隔部1102和覆盖层708限定栅叠层802上方的保护屏障1104。
图14示出诸如从（图12中）鳍部302的暴露部分生长而成的硅或锗材料的半导体材料的外延生长过程后的合成结构的俯视图。半导体材料可以与掺杂剂进行原位掺杂以便分别提供合成器件的源区1402和漏区1404。图15示出沿着（图14中）线15的合成结构的侧剖视图。在使用外延生长过程形成源区1402和漏区1404之前，硬掩膜层102的暴露部分从鳍部302被去除。
图16示出在源区1402和漏区1404上方形成诸如氧化物层的绝缘层1602、在栅叠层1004上方形成保护屏障1102后，沿着（图14中）线15的合成结构的侧剖视图。一旦绝缘层1602被沉积，绝缘层1602就可以通过例如CMP过程被平整。
图17示出光色散层（ODL）1702沉积在绝缘层1602上之后的俯视图，而图18示出沿着（图17中）线18的剖视图。Si抗反射涂敷（SiARC）层1704被沉积在ODL1702上，而光刻抗蚀剂层1706被图案化在SiARC层1704上。
图19示出蚀刻过程后的合成结构。蚀刻过程是选择性的，从而使保护屏障1104不被显著去除。蚀刻过程去除ODL1702、SiARC层1704及绝缘层1602的暴露部分以便形成空腔1902，其暴露源区1402和漏区1404。在蚀刻过程后或蚀刻过程期间，ODL1702、SiARC层1704及光刻抗蚀剂层1706被去除。图案化后，抗蚀剂、SiARC层1704及ODL1702被去除。
图20示出ODL2002沉积和平整、SiARC层2004沉积在ODL2002上及光刻抗蚀剂层2006图案化在SiARC层2004上之后的俯视图，图21示出沿着（图20中）线21的剖视图，而图22示出沿着（图20中）线22的剖视图。
图23示出蚀刻过程后的合成结构，该蚀刻过程对去除ODL2002、SiARC层2004、绝缘层1602及保护屏障1104的暴露部分以便形成暴露栅叠层802的空腔2302是有效的。
图24示出去除ODL2002、SiARC层2004及抗蚀剂层2006、沉积导电触点材料、后随平整过程之后的俯视图，图25示出沿着（图24）线25的剖视图，而图26示出沿着合成结构的（图24）线26的剖视图。导电触点材料填充（图19的）空腔1902和（图23的）空腔2302。平整过程限定用于源区1402和漏区1404的导电触点2404和2402，及用于栅触点的导电触点2406。导电材料可以包括例如，诸如铜、钌、钯、铂、钴、镍、氧化钌、钨、铝、锰、钴、钴钨、钴钨磷、钛、钽、铪锆、过渡金属元素、稀土元素、金属碳化物、碳微管、导电金属氧化物及其组合的导电金属。
上述示例性实施例包括SOI基底。图27-29示出包括在大块半导体基底上形成器件的上述方法和器件的可选示例性实施例。关于这点，图27示出基底2700的侧视图，其包括半导体层2702和布置在半导体层2702上的硬掩膜层102。
图28示出在半导体层2702中鳍部302图案化之后的合成结构。可以通过例如光刻图案化和蚀刻过程执行鳍部302的图案化。
图29示出绝缘层2902在部分半导体层2702上方形成后的合成结构。绝缘层2902可以包括例如氧化物材料。绝缘层2902形成后，介电层602和栅金属层502在鳍部302和绝缘层2902上方。栅金属层502沉积后，执行类似于图7-26中上述方法的方法以便在大块半导体基底上形成FinFET器件。
所示出的方法和合成结构提供具有自对准触点的混合型全金属栅FinFET器件。
在本文中使用的术语只是出于描述特殊实施例的目的，并非旨在限制本发明。正如在本文中使用的那样，单数形式“一个（a）”、“一个（an）”及“该”旨在同样包括复数形式，除非上下文清楚地另有所指。还将进一步理解地是，术语“包含（comprises）”和/或“包含（comprising）”在用于本说明书时，指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但是不排除存在或附加一个或多个其它特征、整数、步骤、操作、元件组件和/或及其集合（groups）。
在下面权利要求书中，所有装置的相应的结构、材料、动作及等价物或步骤加上功能元件都旨在包括任何结构、材料或动作，以便结合所具体主张权利的其它被主张权利的元件而执行功能。对本发明的描述已经被提供用于示例和描述的目的，而非旨在使本发明穷举或限制成所公开的形式。不背离本发明的范围和精神，许多更改和变化对本领域普通技术人员将是显而易见的。选择和描述实施例是为了最好地理解本发明的原理和实际应用，并且使其他的本领域普通技术人员能够理解本发明，对于具有不同更改的不同实施例同样适用于预期的特殊用途。
在本文中所描述的流程图只是一个实例。对于其中描述的这种图或步骤（或操作）可以有许多变化而不背离本发明的精神。例如，可以按照不同的顺序执行步骤或可以增加、删除或更改步骤。所有这些变化都被视为要求保护的本发明的一部分。
虽然已经描述了本发明的优选实施例，但是将理解的是，本领域普通技术人员现在和将来都可以做出落入下文中权利要求书范围内的不同改进与提高。这些权利要求应当解释为对首次描述的本发明维护适当的保护。

Claims (20)

1.一种制造场效应晶体管器件的方法，所述方法包含：
在基底上图案化鳍部；
在布置在所述基底上的一部分所述鳍部和一部分绝缘层上方图案化栅叠层；
在所述栅叠层、一部分所述鳍部及一部分所述绝缘层上方形成保护屏障，所述保护屏障包封所述栅叠层；
第二绝缘层在部分所述鳍部和所述保护屏障上方沉积；
执行第一蚀刻过程以便选择性地去除部分所述第二绝缘层而无需显著去除所述保护屏障以便限定空腔，所述空腔暴露所述鳍部的部分源区和漏区；以及
导电材料在所述空腔内沉积。
2.根据权利要求1所述的方法，其中所述栅叠层包括：
介电层，设置在所述鳍部的通道区上方；
硅材料层，设置在所述介电层上方并且与之相接触；
屏障层，设置在所述硅材料层上方并且与之相接触；和
低电阻率金属层，设置在所述屏障层上方并且与之相接触。
3.根据权利要求2所述的方法，其中所述屏障层包含选自由氮化钛铝（TiAlN）、氮化钽铝（TaAlN）、氮化钛（TiN）、氮化钽（TaN）及氮化钨（WN）组成的组的一种材料。
4.根据权利要求2所述的方法，其中所述低电阻率金属层包括钨。
5.根据权利要求1所述的方法，其中所述栅叠层包括：
介电层，设置在所述鳍部的通道区上方；
金属层，设置在所述介电层上方并且与之相接触；
硅材料层，设置在所述金属层上方并且与之相接触；
屏障层，设置在所述硅材料层上方并且与之相接触；和
低电阻率金属层，设置在所述屏障层上方并且与之相接触。
6.根据权利要求5所述的方法，其中所述屏障层包含选自由氮化钛铝（TiAlN）、氮化钽铝（TaAlN）、氮化钛（TiN）、氮化钽（TaN）及氮化钨（WN）组成的组的一种材料。
7.根据权利要求5所述的方法，其中所述低电阻率金属层包括钨。
8.根据权利要求1所述的方法，其中所述保护屏障包括氮化物材料。
9.根据权利要求1所述的方法，其中所述保护屏障包括金属氧化物材料。
10.根据权利要求1所述的方法，其中所述保护屏障包括布置成邻近于所述栅叠层的间隔部和布置在所述栅叠层的钨层上方并且与之相接触的覆盖层。
11.根据权利要求1所述的方法，其中所述第二绝缘层包括氧化物材料。
12.一种制造场效应晶体管器件的方法，所述方法包含：
在基底上图案化鳍部；
介电层在布置在所述基底上的所述鳍部及绝缘层暴露部分的上方沉积；
硅材料层在所述介电层上方沉积；
平整所述硅材料层；
低电阻率金属层在所述硅材料层上方沉积；
图案化所述介电层、所述硅材料层及所述低电阻率金属层以便在一部分所述鳍部和一部分所述绝缘层上方限定栅叠层；
在所述栅叠层、一部分所述鳍部及一部分所述绝缘层上方形成保护屏障，所述保护屏障包封所述栅叠层；
第二绝缘层在所述鳍部和所述保护屏障的暴露部分上方沉积；
执行第一蚀刻过程以选择性地去除部分所述第二绝缘层而无需显著去除所述保护屏障以便限定空腔，所述空腔暴露所述器件的部分源区和漏区；以及
导电材料在所述空腔内沉积。
13.根据权利要求12所述的方法，其中所述介电层包括高K材料。
14.根据权利要求12所述的方法，其中所述保护屏障包括氮化物材料。
15.根据权利要求12所述的方法，其中所述保护屏障包括布置成邻近于所述栅叠层的间隔部和布置在所述栅叠层的钨层上方并且与之相接触的覆盖层。
16.根据权利要求12所述的方法，其中所述第二绝缘层包括氧化物材料。
17.一种制造场效应晶体管器件的方法，所述方法包含：
在绝缘层上图案化鳍部；
在一部分所述鳍部和一部分所述绝缘层上方图案化栅叠层；
在所述栅叠层、一部分所述鳍部及一部分所述绝缘层上方形成保护屏障，所述保护屏障包封所述栅叠层；
第二绝缘层在所述保护屏障的暴露部分上方沉积；
执行第一蚀刻过程以选择性地去除部分所述第二绝缘层而无需显著去除所述保护屏障以便限定空腔，所述空腔暴露部分源区和漏区；以及
导电材料在所述空腔内沉积。
18.根据权利要求17所述的方法，其中所述栅叠层包括：
介电层，设置在所述鳍部的通道区上方并且与之相接触；
硅材料层，设置在所述介电层上方并且与之相接触；
屏障层，设置在所述硅材料层上方并且与之相接触；和
低电阻率金属层，设置在所述屏障层上方并且与之相接触。
19.根据权利要求18所述的方法，其中所述屏障层包含选自由氮化钛铝（TiAlN）、氮化钽铝（TaAlN）、氮化钛（TiN）、氮化钽（TaN）及氮化钨（WN）组成的组的一种材料。
20.根据权利要求18所述的方法，其中所述低电阻率金属层包括钨。
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