CN101707190A - 金属栅极堆叠的形成方法及具有金属栅极堆叠的集成电路 - Google Patents

金属栅极堆叠的形成方法及具有金属栅极堆叠的集成电路 Download PDF

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Abstract

一种半导体元件的金属栅极堆叠的形成方法及具有金属栅极堆叠的集成电路，该方法包括于半导体基底上形成高介电常数材料层；于高介电常数材料层上形成导电材料层；采用多晶硅于n型场效应晶体管区形成第一虚置栅极及于p型场效应晶体管区形成第二虚置栅极；于半导体基底上形成层间介电材料；对半导体基底进行第一化学机械研磨工艺；自第一虚置栅极移除多晶硅以形成第一栅极沟槽；形成n型金属至第一栅极沟槽；对半导体基底进行第二化学机械研磨工艺；自第二虚置栅极移除多晶硅以形成第二栅极沟槽；形成p型金属至第二栅极沟槽；以及对半导体基底进行第三化学机械研磨工艺。本发明的nMOSFET与pMOSFET的效能可以获最佳化与提升。

Description

金属栅极堆叠的形成方法及具有金属栅极堆叠的集成电路
技术领域
本发明涉及半导体元件及其形成方法，且特别涉及具有金属栅极堆叠的半导体元件。
背景技术
当半导体元件(例如，金属氧化物半导体场效应晶体管，MOSFET)随不同技术节点(technology nodes)而缩小化时，高介电常数材料(high k dielectricmaterial)及金属被采用以形成栅极堆叠(gate stack)。然而，在形成nMOS晶体管及pMOS晶体管的金属栅极堆叠的方法中，许多问题可能于整合工艺与材料时出现。例如，pMOS晶体管可能具有不良的效能。在另一例子中，nMOS晶体管与pMOS晶体管的功函数无法独立且恰当地调整。
发明内容
为了解决现有技术存在的上述问题，本发明一实施例提供一种半导体元件的金属栅极堆叠的形成方法，包括于半导体基底上形成高介电常数材料层；于高介电常数材料层上形成导电材料层；采用多晶硅于n型场效应晶体管区形成第一虚置栅极及于p型场效应晶体管区形成第二虚置栅极；于半导体基底上形成层间介电材料；对半导体基底进行第一化学机械研磨工艺；自第一虚置栅极移除多晶硅以形成第一栅极沟槽；形成n型金属至第一栅极沟槽；对半导体基底进行第二化学机械研磨工艺；自第二虚置栅极移除多晶硅以形成第二栅极沟槽；形成p型金属至第二栅极沟槽；以及对半导体基底进行第三化学机械研磨工艺。
本发明一实施例提供一种具有金属栅极堆叠的集成电路，包括半导体基底；n型场效应晶体管的第一栅极堆叠，包括高介电常数材料层，位于半导体基底上；氮化钛层，位于高介电常数材料层上；第一金属层，位于氮化钛层上；以及第二金属层，位于第一金属层上；以及p型场效应晶体管的第二栅极堆叠，包括高介电常数材料层，位于半导体基底上；氮化钛层，位于高介电常数材料层上；第三金属层，位于氮化钛层上，其中第三金属层不同于第一金属层及第二金属层；以及第四金属层，位于第三金属层上。
本发明一实施例提供一种半导体元件的金属栅极堆叠的形成方法，包括于半导体基底上形成高介电常数材料层；于高介电常数材料层上形成导电材料层；采用多晶硅于n型场效应晶体管区形成第一虚置栅极及于p型场效应晶体管区形成第二虚置栅极；于半导体基底上形成层间介电材料；对半导体基底进行第一化学机械研工艺；自第一虚置栅极及第二虚置栅极移除多晶硅以分别形成第一栅极沟槽及第二栅极沟槽；在第一栅极沟槽及第二栅极沟槽上形成n型金属层；对半导体基底进行第二化学机械研磨工艺；自第二栅极沟槽移除n型金属层；形成p型金属层至第二栅极沟槽；以及对半导体基底进行第三化学机械研磨工艺。
本发明的nMOSFET与pMOSFET的效能可以获最佳化与提升，现有技术中的与金属栅极的形成有关的问题可排除或减轻。
附图说明
图为1显示根据本发明实施例的制作具有金属栅极堆叠的半导体元件的方法流程图。
图2为显示一实施例的具有金属栅极堆叠的半导体结构在一工艺阶段的剖面图。
图3为显示另一实施例的具有金属栅极堆叠的半导体结构在一工艺阶段的剖面图。
图4为显示根据本发明另一实施例的制作具有金属栅极堆叠的半导体元件的方法流程图。
图5a-图5d显示根据本发明不同实施例的具有金属栅极堆叠的半导体结构在一工艺阶段的剖面图。
图6a-图6f显示根据本发明不同实施例的具有金属栅极堆叠的半导体结构在一工艺阶段的剖面图。
图7和图8分别为表1和表2，并且表1及表2提供根据本发明许多实施例的高介电常数材料层及金属栅极堆叠的许多方案。
上述附图中的附图标记说明如下：
100、160～方法；
101、102、103、104、105、106、107、108、109、162、164、166、168、170、172、174、176、178～步骤；
120、140、200、202、204、206、210、212、214、216、218、220～半导体结构；
230～半导体基底；
231a～nFET区(或NMOS晶体管)；
231b～pFET区；
232～高介电常数材料层；
234、240～金属层；
236、256～氮化钽层；
238、254～氮化钨层；
240、252～钛铝层(或氮化钛铝层)
242～金属材料；
250～氮化钛层。
具体实施方式
应了解的是以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同方式。以下所述特定的元件及排列方式仅为简单描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例和/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，也可能间隔有一或更多其他材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
替代多晶硅栅极(replacement polysilicon gate，RPG)工艺的新颖结构
图1为显示根据本发明实施例的制作具有金属栅极堆叠的半导体元件的方法100的流程图。图2为显示一实施例的具有金属栅极堆叠的半导体结构120在一工艺阶段的剖面图。图3为显示另一实施例的具有金属栅极堆叠的半导体结构140在一工艺阶段的剖面图。各种的半导体结构及其制作方法100将参照图1-图3而共同叙述。
方法100开始于步骤101，于半导体基底230上形成虚置栅极堆叠(dummy gate stacks)。半导体基底包括硅。或者，半导体基底可包括锗(germanium)、硅锗(silicon germanium)、或其他适合的半导体材料。半导体基底还包括各种形成于基底中以分离各种元件的隔离结构(isolation features)，例如是浅沟槽绝缘(shallow trench isolation)。半导体基底还可包括各种掺杂区，例如是在各种阶段中形成的N阱(n-well)、P阱(p-well)、轻掺杂源极/漏极区(LDD)、及源极/漏极区。在一实施例中，半导体基底于nFET区231a中包括n型场效应晶体管(nFET)，及于pFET区231b包括p型场效应晶体管(pFET)。在一实施例中，n型场效应晶体管及p型场效应晶体管包括金属氧化物半导体(MOS)场效应晶体管，例如是nMOSFET及pMOSFET。半导体基底还包括用于n型场效应晶体管及p型场效应晶体管的虚置栅极堆叠。特别是n型场效应晶体管及p型场效应晶体管包括具有高介电常数材料及多晶硅材料的虚置栅极堆叠。在其他实施例中，半导体基底包括多个nFET区231a及多个pFET区231b。
在一形成虚置栅极堆叠的实施例中，于半底体基底230上形成高介电常数材料层232。附加或替代地，在形成高介电常数材料层232之前，可选择性以热氧化法或原子层沉积(atomic layer deposition，ALD)于半导体基底230上形成氧化硅层(未显示)。于高介电常数材料层232上形成金属层234。在一实施例中，金属层234包括氮化钛(用作氮化钛金属栅极层)。在一实施例中，氮化钛金属栅极层的厚度约为
Figure G2009101683391D0000041
。在另一实施例中，氮化钛金属栅极层的厚度介于约
Figure G2009101683391D0000042
至约
Figure G2009101683391D0000043
之间。
在其他实施例中，进一步于金属层134(氮化钛金属栅极层)上形成氮化钽层(tantalum nitride layer)。在一实施例中，氮化钽层的厚度约为
Figure G2009101683391D0000044
。在其他实施例中，氮化钽层的厚度介于约至约
Figure G2009101683391D0000046
之间。接着，于氮化钽层上形成多晶硅层(未显示)。
之后，于半导体基底230上形成多晶硅层(未显示)。接着，将各种材料层图案化以形成虚置栅极堆叠。附加或替代地，借着各种离子注入工艺形成LDD区，使LDD区与虚置栅极堆叠对齐。之后，借着介电层沉积及干蚀刻工艺以形成栅极间隙壁(gate spacers)。接着，以各种离子注入工艺形成源极/漏极区。于半导体基底及虚置栅极堆叠上形成层间介电层(inter-leveldielectric，ILD)(未显示)。
方法100进行至下一步骤102，借着进行化学机械研磨(CMP)工艺来研磨基底，使多晶硅露出。在其他实施例中，可于多晶硅上形成硬掩模(hardmask)，并用以形成虚置栅极堆叠。在此情形中，CMP工艺用以使硬掩模露出，并接着进行蚀刻工艺(例如，湿式蚀刻浸泡)以移除硬掩模，导致多晶硅露出。
方法100进行到下一步骤103，进行图案化工艺以覆盖pFET区。在一实施例中，于半导体基底230上形成图案化光致抗蚀剂层以覆盖pFET区231b而使nFET区231a露出。
方法100进行至下一步骤104，进行蚀刻工艺以自nFET区中的虚置栅极堆叠移除多晶硅，而于nFET区中形成栅极沟槽(gate trenches)。
方法100进行到下一步骤105，于nFET区的栅极沟槽中形成一或更多的n型金属层(n-type metal layers)。在一实施例中，n型金属层包括氮化钽层236，其厚度例如为约。n型金属层还可包括第二金属层240，例如是钛铝层(titanium aluminum layer)或氮化钛铝层(titanium aluminum nitride layer)。在一实施例中，第二金属层240的厚度约为
Figure G2009101683391D0000052
。此外，可使用化学气相沉积(CVD)工艺或其他适合工艺而于nFET区231a中的栅极沟槽中进一步填充金属材料242，例如是钨或铝。
方法100进行至下一步骤106，对半导体基底230进行另一CMP工艺以研磨基底，并大抵移除在先前CMP工艺后的高于基底表面的过多金属材料。
方法100进行到下一步骤107，移除pFET区中的虚置栅极堆叠的多晶硅。在此步骤中，对半导体基底230进行图案化工艺以盖住nFET区。在一实施例中，于半导体基底230上形成图案化光致抗蚀剂层，其盖住nFET区并使pFET区露出。接着，对半导体基底230进行蚀刻步骤以自pFET区中的虚置栅极堆叠移除多晶硅，而于其中形成栅极沟槽。
方法100进行至下一步骤108，于pFET区的栅极沟槽中形成一或更多的p型金属层(p-type metal layer)。在图2所示实施例中，p型金属层的配置包括氮化钽层236、形成于氮化钽层236上的氮化钨层(tungsten nitridelayer)238、及形成于氮化钨层238上的钛铝层(或氮化钛铝层)240。在一实施例中，氮化钽层236包括约为
Figure G2009101683391D0000061
的厚度。在一实施例中，氮化钨层238的厚度为约
Figure G2009101683391D0000062
。钛铝层(或氮化钛铝层)240包括约
Figure G2009101683391D0000063
的厚度。此外，可使用化学气相沉积(CVD)工艺或其他适合工艺而于pFET区231b中的栅极沟槽中进一步填充金属材料242，例如是钨或铝。
在图3所示的其他实施例中，p型金属层包括氮化钛层，其例如具有约
Figure G2009101683391D0000064
的厚度。p型金属层还包括氮化钨层。在一实施例中，氮化钨层的厚度为约
Figure G2009101683391D0000065
。在其他实施例中，p型金属层包括氮化钽层，其例如具有约的厚度。在一实施例中，n型金属层包括钛铝(TiAl)层或氮化钛铝(TiAlN)层，其具有约
Figure G2009101683391D0000067
的厚度。再者，p型金属层包括夹置于氮化钽层与TiAl/TiAlN层之间的氮化钨(WN)层。氮化钨层的厚度为约
Figure G2009101683391D0000068
。此外，于pFET区中的栅极沟槽进一步填充金属材料，例如钨或铝。
方法100进行到下一步骤109，对半导体基底进行另一CMP工艺以研磨半导体基底，并大抵移除在先前CMP工艺后的高于基底表面的过多金属材料。
借着所揭示的方法，可形成nFET与pFET的金属栅极堆叠，其具有不同的成分与结构。nFET区与pFET区的功函数可独立地调整。nMOSFET与pMOSFET的效能获最佳化与提升。与先前所提公知金属栅极的形成有关的问题可排除或减轻。
HKMG栅极最后工艺的新颖结构
图4为显示根据本发明实施例的制作具有金属栅极堆叠的半导体元件的方法160的流程图。方法160配合图2-图4作说明。
方法160开始于步骤162，提供半导体基底.半导体基底包括硅.或者，半导体基底可包括锗、硅锗、或其他适合的半导体材料.半导体基底还包括各种形成于基底中以分离各种元件的隔离结构，例如是浅沟槽绝缘.半导体基底还可包括各种掺杂区，例如是N阱、P阱、轻掺杂源极/漏极区、及源极/漏极区.半导体基底还包括n型场效应晶体管(nFETs)及p型场效应晶体管(pFETs)的虚置栅极堆叠.在一实施例中，n型场效应晶体管及p型场效应晶体管包括金属氧化物半导体(MOS)场效应晶体管，例如是nMOSFET及pMOSFET.特别是n型场效应晶体管及p型场效应晶体管包括具有高介电常数材料及多晶硅材料的虚置栅极堆叠.
在一形成虚置栅极堆叠的实施例中，于半底体基底上形成高介电常数材料层。附加或替代地，在形成高介电常数材料层之前，于半导体基底上形成氧化硅层。氧化硅层可以热氧化法或原子层沉积(ALD)来形成。于高介电常数材料层上形成金属层。在一实施例中，金属层包括氮化钛层(用作氮化钛金属栅极层)。在一实施例中，氮化钛金属栅极层的厚度约为
Figure G2009101683391D0000071
。在另一实施例中，氮化钛金属栅极层的厚度介于约
Figure G2009101683391D0000072
至约
Figure G2009101683391D0000073
之间。
在其他实施例中，如图2所示，于氮化钛层上形成氮化钽层。在一实施例中，氮化钽层的厚度约为。在其他实施例中，氮化钽层的厚度介于约
Figure G2009101683391D0000075
至约之间。在其他实施例中，此金属层于移除多晶硅后形成。
之后，于半导体基底上形成多晶硅。接着，将各种材料层图案化以形成虚置栅极堆叠。附加或替代地，借着各种离子注入工艺形成LDD区，使LDD区与虚置栅极堆叠对齐。之后，借着介电层沉积及干蚀刻工艺以形成栅极间隙壁。接着，以各种离子注入工艺形成源极/漏极区。于半导体基底及虚置栅极堆叠上形成层间介电层。
方法160进行至下一步骤164，进行化学机械研磨(CMP)工艺来研磨基底，使多晶硅露出。在其他实施例中，可于多晶硅上形成硬掩模，并用以形成虚置栅极堆叠。进行CMP工艺以使硬掩模露出，并接着进行蚀刻工艺(例如，湿式蚀刻浸泡)以移除硬掩模，导致多晶硅露出。
方法160进行到下一步骤166，进行蚀刻工艺以自nFET区及pFET区中的虚置栅极堆叠移除多晶硅，而于nFET区及pFET区中形成栅极沟槽。
方法160进行到下一步骤168，于nFET区及pFET区的栅极沟槽中形成一或更多的n型金属层。在一实施例中，n型金属层包括氮化钽层，其厚度例如为约
Figure G2009101683391D0000077
n型金属层还可包括钛铝层或氮化钛铝层。在一实施例中，此层的厚度约为
Figure G2009101683391D0000078
在一实施例中，可使用化学气相沉积工艺或其他适合工艺而于栅极沟槽中进一步填充金属材料，例如是钨或铝。
方法160进行至下一步骤170，对半导体基底进行另一CMP工艺以研磨基底，并大抵移除在先前CMP工艺后的高于基底表面的过多金属材料。
方法160进行至下一步骤172，进行图案化工艺以覆盖nFET区。在一实施例中，于半导体基底上形成图案化光致抗蚀剂层，其覆盖nFET区，并使pFET区露出。
方法160进行到下一步骤174，进行蚀刻步骤以自pFET区移除n型金属层。
方法160进行至下一步骤176，于pFET区的栅极沟槽中形成一或更多的p型金属层。在图3所示实施例中，p型金属层包括氮化钛层，其例如具有约的厚度。p型金属层还包括氮化钨层。在一实施例中，氮化钨层的厚度为约
Figure G2009101683391D0000082
。在其他实施例中，p型金属层包括氮化钽层，其例如具有约
Figure G2009101683391D0000083
的厚度。在一实施例中，n型金属层包括钛铝(TiAl)层或氮化钛铝(TiAlN)层，其具有约的厚度。再者，p型金属层包括夹置于氮化钽层与TiAl/TiAlN层之间的氮化钨层。氮化钨层的厚度为约，如图2所示。此外，可使用化学气相沉积法或其他适合方法于pFET区中的栅极沟槽进一步填充金属材料，例如钨或铝。
方法160进行到下一步骤178，对半导体基底进行另一CMP工艺以研磨半导体基底，并大抵移除在先前CMP工艺后的高于基底表面的过多金属材料。
借着所揭示的方法，可形成nFET与pFET的金属栅极堆叠，其具有不同的成分与结构.nFET区与pFET区的功函数可独立地调整.nMOSFET与pMOSFET的效能获最佳化与提升.与先前所提公知金属栅极的形成有关的问题可排除或减轻.
在其他实施例中，于nFET区及pFET区都形成氮化钽层。在一实施例中，氮化钽层具有约
Figure G2009101683391D0000086
的厚度。接着，于氮化钽层上形成氮化钨层，并进一步将的图案化，使nFET区中的氮化钽层借着本领域普通技术人员所知的方法而移除。氮化钽层的厚度为约，如图2所示。接着，于nFET区的氮化钽层及pFET区的氮化钨层上形成钛铝(TiAl)层或氮化钛铝(TiAlN)层。在此情形中，氮化钨层于pFET区中夹置于TiAl/TiAlN层与氮化钽层之间。在一实施例中，TiAl/TiAlN层具有约
Figure G2009101683391D0000088
的厚度。此外，可使用化学气相沉积工艺进一步于pFET区中的栅极沟槽填充金属材料，例如钨或铝。此外，如图2或图3所揭示的金属栅极堆叠结构仅为两实施例。可借着方法160并替代使用其他适合的金属材料来制作。
HKMG栅极最后工艺的新颖元件结构
图5a-图5d为显示根据本发明不同实施例的具有金属栅极堆叠的半导体结构的剖面图。在各种实施例中，图5a-图5d的结构于PMOS晶体管中包括一或更多的图案化金属层。图案化金属层借着沉积与蚀刻工艺而形成于PMOS晶体管中。之后，于PMOS晶体管及NMOS晶体管都形成一或更多的其他金属层。因此，形成这些结构的方法于表1中标示为“P pattern first”。特别，图5a-图5d的结构可于不同实施例借着形成图2的半导体结构120的方法、形成图3的半导体结构140的方法、或前述的组合而形成。图5a-图5d的不同半导体结构将进一步参照表1作说明。
半导体结构200显示于图5a中。半导体结构200包括半导体基底230，其具有许多掺杂区，例如N阱、P阱、LDD区、及源极/漏极区。半导体基底可包括其他结构，例如用以隔离不同元件的浅沟槽绝缘区。
半导体结构200包括场效应晶体管(FET)的金属栅极堆叠，例如nFETs及pFETs。在一实施例中，场效应晶体管包括具有用作栅极介电层的高介电常数材料层及用作栅极电极的金属层的金属氧化物半导体场效应晶体管(MOSFETs)。如图5a所示，半导体结构200包括NMOS晶体管，其标示为231a(为简化，仅部分的NMOS晶体管显示于图5a中)。半导体结构200包括PMOS晶体管，其标示为231b(为简化，仅部分的PMOS晶体管显示于图5a中)。
NMOS晶体管的金属栅极堆叠包括高介电常数材料层232，且还可包括位于高介电常数材料层的下的薄氧化硅层。薄氧化硅层可借着热氧化法、原子层沉积、或其他适合工艺而形成。NMOS晶体管的金属栅极堆叠包括金属层234(例如，氮化钛层)。在一实施例中，金属层234(例如，氮化钛层)具有约
Figure G2009101683391D0000091
的厚度。在一实施例中，上述的薄氧化硅层、高介电常数材料层、及金属层(例如，氮化钛层)于栅极图案化及源极/漏极区注入工艺前形成。NMOS晶体管的金属栅极堆叠还包括第二氮化钛层250，其在栅极图案化及源极/漏极区注入工艺之后形成。在一实施例中，第二氮化钛层250具有约
Figure G2009101683391D0000092
的厚度。NMOS晶体管的金属栅极堆叠还包括形成于第二氮化钛层250上的钛铝层(或氮化钛铝层)(TiAl/TiAlN)252。在一实施例中，钛铝层(或氮化钛铝层)252具有约
Figure G2009101683391D0000093
的厚度.NMOS晶体管的金属栅极堆叠还包括金属材料242，其在多晶硅移除之后填充于栅极间隙壁之间的栅极沟槽中.例如，所填充的金属包括钨或铝，可通过化学气相沉积工艺或其他适合工艺而沉积.第二氮化钛层250及钛铝层(或氮化钛铝层)252在多晶硅移除之后形成于NMOS晶体管的栅极沟槽中.
PMOS晶体管的金属栅极堆叠包括高介电常数材料层232，且还可包括位于高介电常数材料层之下的薄氧化硅层。薄氧化硅层可借着热氧化法、原子层沉积、或其他适合工艺而形成。PMOS晶体管的金属栅极堆叠的高介电常数材料层相似于NMOS晶体管的金属栅极堆叠的高介电常数材料层，两者可于单一工艺中形成。PMOS晶体管的金属栅极堆叠包括金属层234(例如，氮化钛层)。在一实施例中，金属层234(例如，氮化钛层)具有约的厚度。PMOS晶体管的金属栅极堆叠的金属层234(例如，氮化钛层)相似于NMOS晶体管的金属栅极堆叠的金属层234(例如，氮化钛层)，两者可于单一工艺中形成。在一实施例中，上述的薄氧化硅层、高介电常数材料层、及金属层(例如，氮化钛层)于栅极图案化及源极/漏极区注入工艺前形成。PMOS晶体管的金属栅极堆叠还包括第二氮化钛层250，其在栅极图案化及源极/漏极区注入工艺之后形成。在一实施例中，第二氮化钛层250具有约
Figure G2009101683391D0000102
的厚度。PMOS晶体管的金属栅极堆叠还包括形成于第二氮化钛层250上的氮化钨层254。在一实施例中，氮化钨层254具有约
Figure G2009101683391D0000103
的厚度。PMOS晶体管的金属栅极堆叠还包括形成于第二氮化钛层250上的钛铝层(或氮化钛铝层)(TiAl/TiAlN)252，且可与NMOS晶体管中的相似层于单一工艺中形成。在一实施例中，钛铝层(或氮化钛铝层)252具有约
Figure G2009101683391D0000104
的厚度。PMOS晶体管的金属栅极堆叠还包括金属材料242，其在多晶硅移除之后填充于栅极间隙壁之间的栅极沟槽中。例如，所填充的金属包括钨或铝，可通过化学气相沉积工艺或其他适合工艺而沉积。第二氮化钛层、氮化钨层、及钛铝层(或氮化钛铝层)在多晶硅移除之后形成于PMOS晶体管的栅极沟槽中。所揭示NMOS晶体管的金属栅极堆叠的材料及PMOS晶体管的金属栅极堆叠的材料进一步提供于表1的“方案A”栏位中，其中“NMOS”栏位提供NMOS晶体管的金属栅极堆叠的数种材料，而“PMOS”栏位提供PMOS晶体管的金属栅极堆叠的数种材料。表1中的标示“v”代表所指的材料层存在，而标示“x”代表所指的材料层不存在。表1中的“IL”代表界面层(interfaciallayer)。在一实施例中，“IL”层为一氧化硅层。薄氧化硅层可借着热氧化法或原子层沉积而形成。表1中的“HK”代表高介电常数材料层。表1中的薄膜“TiAl”可为钛铝(TiAl)层或氮化钛铝(TiAlN)层。表1中的“RPG”代表替代多晶硅栅极(replacement polysilicon gate)，意味着一栅极最后工艺(gate-last process)，其中先形成多晶硅栅极堆叠，接着以离子注入形成源极及漏极区，接着移除多晶硅，并形成多种金属材料层以形成高介电常数材料层及金属层的栅极堆叠。上述对于表1中术语的定义也适用于表2。
半导体结构202显示于图5b中。半导体结构202包括半导体基底230，其具有许多掺杂区，例如N阱、P阱、LDD区、及源极/漏极区。半导体基底可包括其他结构，例如用以隔离不同元件的浅沟槽绝缘区。
半导体结构202包括场效应晶体管(FET)的金属栅极堆叠，例如nFETs及pFETs。在一实施例中，场效应晶体管包括使用高介电常数材料层作为栅极介电层及使用金属层作为栅极电极的金属氧化物半导体场效应晶体管(MOSFETs)。如图5b所示，半导体结构202包括NMOS晶体管231a及PMOS晶体管231b。
NMOS晶体管的金属栅极堆叠包括高介电常数材料层232，且还可包括位于高介电常数材料层之下的薄氧化硅层。NMOS晶体管的金属栅极堆叠包括金属层234(例如，氮化钛层)。在一实施例中，金属层234(例如，氮化钛层)具有约的厚度.在一实施例中，上述的薄氧化硅层、高介电常数材料层、及金属层(例如，氮化钛层)于栅极图案化及源极/漏极区注入工艺前形成.NMOS晶体管的金属栅极堆叠包括氮化钽层256.在一实施例中，氮化钽层256具有约
Figure G2009101683391D0000112
的厚度NMOS晶体管的金属栅极堆叠还包括形成于氮化钽层256上的钛铝层(或氮化钛铝层)(TiAl/TiAlN)252。在一实施例中，钛铝层(或氮化钛铝层)252具有约
Figure G2009101683391D0000113
的厚度。NMOS晶体管的金属栅极堆叠还包括金属材料242，其在多晶硅移除之后填充于栅极间隙壁之间的栅极沟槽中。在不同实施例中，所填充的金属材料242包括钨、铝、或其他适合的导电材料。在一实施例中，氮化钽层256及钛铝层(或氮化钛铝层)252在多晶硅移除之后形成于NMOS晶体管的栅极沟槽中。
PMOS晶体管的金属栅极堆叠包括高介电常数材料层232，且还可包括位于高介电常数材料层之下的薄氧化硅层。PMOS晶体管的金属栅极堆叠的高介电常数材料层相似于NMOS晶体管的金属栅极堆叠的高介电常数材料层，两者可于单一工艺中形成。进一步于高介电常数材料层上形成金属层234(例如，氮化钛层)。在一实施例中，金属层234(例如，氮化钛层)具有约
Figure G2009101683391D0000121
的厚度，且可与NMOS晶体管的金属层234(例如，氮化钛层)于单一工艺中形成。在一实施例中，上述的薄氧化硅层、高介电常数材料层、及金属层(例如，氮化钛层)于栅极图案化及源极/漏极区注入工艺前形成。PMOS晶体管的金属栅极堆叠包括氮化钽层256，其相似于NMOS晶体管的氮化钽层，两者可于单一工艺中形成。PMOS晶体管的金属栅极堆叠包括沉积于氮化钽层256上的第二氮化钛层250。在一实施例中，第二氮化钛层250具有约的厚度。PMOS晶体管的金属栅极堆叠还包括形成于第二氮化钛层250上的氮化钨层254。在一实施例中，氮化钨层254具有约
Figure G2009101683391D0000123
的厚度。PMOS晶体管的金属栅极堆叠还包括形成于第二氮化钛层250上的钛铝层(或氮化钛铝层)(TiAl/TiAlN)252。在一实施例中，钛铝层(或氮化钛铝层)252具有约
Figure G2009101683391D0000124
的厚度。PMOS晶体管的金属栅极堆叠还包括金属材料242，其在多晶硅移除之后填充于栅极间隙壁之间的栅极沟槽中。所填充的金属材料242包括钨或铝，可通过化学气相沉积工艺或其他适合工艺而沉积。在一实施例中，氮化钽层、第二氮化钛层、氮化钨层、及钛铝层(或氮化钛铝层)在多晶硅移除之后形成于PMOS晶体管的栅极沟槽中。所揭示NMOS晶体管的金属栅极堆叠的材料及PMOS晶体管的金属栅极堆叠的材料进一步提供于表1的“方案B”栏位中。在其他实施例中，在多晶硅移除之后，于NMOS晶体管及PMOS晶体管都形成氮化钽层。接着，于基底上沉积氮化钛层及氮化钨层并将之图案化，使这两层材料层仅于PMOS晶体管中保留。接着，于NMOS晶体管及PMOS晶体管的栅极沟槽中都形成钛铝层(或氮化钛铝层)。接着，进一步于NMOS晶体管及PMOS晶体管的栅极沟槽中都填充铝或钨层。接着，对基底进行CMP工艺以移除金属层的过多部分以形成N型金属栅极堆叠(N metal gate stack)及P型金属栅极堆叠(P metal gate stack)。
半导体结构204显示于图5c中。半导体结构204类似于图5a的半导体结构200。所揭示NMOS晶体管的金属栅极堆叠的材料层及PMOS晶体管的金属栅极堆叠的材料层于不同实施例中具有许多不同的厚度，并进一步将其材料提供于表1的“方案C”栏位中。半导体结构204的结构、成分、及形成方式与图5a的半导体结构200相似，除了NMOS晶体管及PMOS晶体管的第二氮化钛层都以氮化钽层256取代。在一实施例中，氮化钽层256可具有约
Figure G2009101683391D0000131
的厚度。在其他实施例中，NMOS晶体管及PMOS晶体管的钛铝层(或氮化钛铝层)252都可具有例如约
Figure G2009101683391D0000132
的厚度。
半导体结构206显示于图5d中。半导体结构206类似于图5b的半导体结构202。所揭示NMOS晶体管的金属栅极堆叠的材料层及PMOS晶体管的金属栅极堆叠的材料层于不同实施例中具有许多不同的尺寸，并进一步将其材料提供于表1的“方案D”栏位中。半导体结构206的结构、成分、及形成方式与图5b的半导体结构202相似，除了PMOS晶体管的第二氮化钛层被排除，以及PMOS晶体管及NMOS晶体管的钛铝层(或氮化钛铝层)都被排除。
图6a-图6f为显示根据本发明不同实施例的具有金属栅极堆叠的半导体结构的剖面图。图6a-图6f的结构于NMOS晶体管中包括一或更多的图案化金属层。在一实施例中，图案化金属层借着沉积与蚀刻工艺而形成在NMOS晶体管上。之后，于NMOS晶体管及PMOS晶体管都形成一或更多的其他金属层。因此，图6a-图6f的结构于表2中标示为“N pattern first”。在不同实施例中，图6a-图6f的结构可使用形成图2的半导体结构120的方法、形成图3的半导体结构140的方法、或前述的组合而形成。图6a-图6f的半导体结构将进一步参照表2作说明。
半导体结构210显示于图6a中。半导体结构210包括半导体基底230，其具有许多掺杂区，例如N阱、P阱、LDD区、及源极/漏极区。半导体基底230可包括其他结构，例如用以隔离不同元件的浅沟槽绝缘区。
半导体结构210包括场效应晶体管(FET)的金属栅极堆叠，例如nFETs及pFETs。在一实施例中，场效应晶体管包括使用高介电常数材料层作为栅极介电层及使用金属层作为栅极电极的金属氧化物半导体场效应晶体管(MOSFETs)。如图6a所示，半导体结构210包括NMOS晶体管231a及PMOS晶体管231b。
NMOS晶体管的金属栅极堆叠包括高介电常数材料层232，且还可包括位于高介电常数材料层之下的薄氧化硅层(未显示)。NMOS晶体管的金属栅极堆叠包括金属层234(例如，氮化钛层)。在一实施例中，金属层234(例如，氮化钛层)具有约
Figure G2009101683391D0000133
的厚度。在一实施例中，上述的薄氧化硅层、高介电常数材料层、及金属层(例如，氮化钛层)于栅极图案化及源极/漏极区注入工艺前形成。
NMOS晶体管的金属栅极堆叠包括形成于金属层234(例如，氮化钛层)上的钛铝层(或氮化钛铝层)(TiAl/TiAlN)252。在一实施例中，钛铝层(或氮化钛铝层)252具有约
Figure G2009101683391D0000141
的厚度。NMOS晶体管的金属栅极堆叠还包括第二氮化钛层250。在一实施例中，第二氮化钛层250具有约
Figure G2009101683391D0000142
的厚度。NMOS晶体管的金属栅极堆叠还包括氮化钨层254。在一实施例中，氮化钨层254的厚度为约
Figure G2009101683391D0000143
NMOS晶体管的金属栅极堆叠还包括金属材料242，其在多晶硅移除之后填充于栅极间隙壁之间的栅极沟槽中。例如，所填充的金属包括钨或铝，可通过化学气相沉积工艺或其他适合工艺而沉积。钛铝层(或氮化钛铝层)、第二氮化钛层、及氮化钨层在多晶硅移除之后形成于NMOS晶体管的栅极沟槽中。
PMOS晶体管的金属栅极堆叠包括高介电常数材料层232，且还可包括位于高介电常数材料层之下的薄氧化硅层。PMOS晶体管的金属栅极堆叠的高介电常数材料层相似于NMOS晶体管的金属栅极堆叠的高介电常数材料层，两者可于单一工艺中形成。此外，PMOS晶体管的金属栅极堆叠包括金属层234(例如，氮化钛层)。在一实施例中，金属层234(例如，氮化钛层)具有约的厚度.在一实施例中，上述的薄氧化硅层、高介电常数材料层、及金属层(例如，氮化钛层)于栅极图案化及源极/漏极区注入工艺前形成.PMOS晶体管的金属栅极堆叠包括第二氮化钛层250，其在栅极图案化及源极/漏极区注入工艺之后形成.在一实施例中，第二氮化钛层250具有约的厚度。PMOS晶体管的金属栅极堆叠还包括形成于第二氮化钛层250上的氮化钨层254。在一实施例中，氮化钨层254具有约
Figure G2009101683391D0000146
的厚度。PMOS晶体管的金属栅极堆叠还包括形成于第二氮化钛层250上的氮化钨层254。在一实施例中，氮化钨层254具有约
Figure G2009101683391D0000147
的厚度。PMOS晶体管的金属栅极堆叠还包括金属材料242，其在多晶硅移除之后填充于栅极间隙壁之间的栅极沟槽中。例如，所填充的金属包括钨或铝，可通过化学气相沉积工艺或其他适合工艺而沉积。第二氮化钛层、氮化钨层、及所填充的钨或铝层在多晶硅移除之后形成于PMOS晶体管的栅极沟槽中。所揭示NMOS晶体管的金属栅极堆叠的材料及PMOS晶体管的金属栅极堆叠的材料进一步提供于表2的“方案A”栏位中。
半导体结构212显示于图6b中。半导体结构212在结构、成分、及形成方式上类似于图6a的半导体结构210，除了NMOS晶体管区及PMOS晶体管区的氮化钨层都排除。
半导体结构214显示于图6c中，且进一步提供于表2的“方案B”栏位中。半导体结构214在结构、成分、及形成方式上类似于图6a的半导体结构210，除了NMOS晶体管区及PMOS晶体管区上都进一步形成了氮化钽层。在一实施例中，氮化钽层具有约
Figure G2009101683391D0000151
的厚度。在一实施例中，氮化钽层可于栅极图案化及源极/漏极注入工艺之前形成于金属栅极堆叠中。在其他实施例中，氮化钽层于多晶硅移除之后形成。
半导体结构216显示于图6d中。半导体结构216在结构、成分、及形成方式上类似于图6c的半导体结构214，除了NMOS晶体管区及PMOS晶体管区的氮化钨层都排除。
半导体结构218显示于图6e中，且进一步提供于表2的“方案C”栏位中。半导体结构218在结构、成分、及形成方式上类似于图6a的半导体结构210，除了仅于NMOS晶体管区的金属栅极堆叠上进一步形成了图案化氮化钽层256。在一实施例中，氮化钽层256具有约
Figure G2009101683391D0000152
的厚度。氮化钽层256及钛铝层(或氮化钛铝层)252可于多晶硅移除之后形成在NMOS晶体管区的金属栅极堆叠上。
半导体结构220显示于图6f中。半导体结构220在结构、成分、及形成方式上类似于图6e的半导体结构218，除了NMOS晶体管区及PMOS晶体管区的氮化钨层都排除。
借着于不同实施例中所揭示的结构及方法，可形成nFET与pFET的金属栅极堆叠，其具有不同的成分与结构。nFET区与pFET区的功函数可独立地调整。在不同实施例中，nMOSFET与pMOSFET的效能获最佳化与提升。与先前所提公知金属栅极的形成有关的问题可排除或减轻。
本发明实施例的方法及半导体结构包括许多变化。例如，高介电常数材料层可借着适合的工艺而形成，例如是原子层沉积(ALD)。其他形成高介电常数材料层的方法包括有机金属化学气相沉积(metal organic chemical vapordeposition，MOCVD)、物理气相沉积(PVD)、及/或分子束外延(molecular beamepitaxy，MBE)。在一实施例中，高介电常数材料层包括氧化铪(HfO2)。在其他实施例中，高介电常数材料层包括氧化铝(Al2O3)。或者，高介电常数材料层包括金属氮化物、金属硅化物、或其他金属氧化物。夹置于半导体基底与高介电常数材料层之间的界面层可为氧化硅层，且可通过许多适合的工艺而形成，例如热氧化法、原子层沉积、或紫外线臭氧氧化法(UV-Ozoneoxidation)。氧化硅界面层可具有小于
Figure G2009101683391D0000161
的厚度。在其他实施例中，氧化硅界面层具有约
Figure G2009101683391D0000162
的厚度。
各种金属栅极层可以物理气相沉积或其他适合工艺而形成。所揭示的半导体结构可包括夹置于高介电常数材料层与金属栅极层之间的附加的覆盖层(additionally capping layer)。在一实施例中，覆盖层包括氧化镧(lanthanumoxide，LaO)。或者，覆盖层可包括其他适合的材料。多晶硅层可借着化学气相沉积或其他适合的工艺而形成。
各种图案化工艺可包括通过光刻工艺(photolithography process)以形成图案化光致抗蚀剂层。光刻工艺例如可包括光致抗蚀剂涂布、软烤、光掩模对准、曝光、后曝光烘烤、光致抗蚀剂显影、及硬烤等步骤。光刻曝光工艺还可以其他适合的方法来进行或取代，例如是无光掩模光刻(masklessphotolithography)、电子束写入(electron-beam writing)、离子束写入(ion-beamwriting)、和/或分子印刷(molecular printing)等。
在其他实施例中，各种图案化工艺可包括形成附加的图案化硬掩模层。在一实施例中，图案化硬掩模层包括氮化硅。举例说明图案化氮化硅硬掩模层的形成，借着低压化学气相沉积(LPCVD)工艺而于多晶硅层上沉积氮化硅层。形成氮化硅层的CVD工艺所用的前驱物(precursor)可包括dichlorosilane(DCS or SiH2Cl2)、bis(TertiaryButylAmino)silane(BTBAS or C8H22N2Si)、及disilane(DS or Si2H6)。使用光刻工艺将氮化硅层进一步图案化，包括形成图案化光致抗蚀剂层，并进行蚀刻工艺以蚀刻图案化光致抗蚀剂层的开口中的氮化硅。或者，其他介电材料可用作图案化硬掩模。例如，氮氧化硅可用作硬掩模。
虽然未显示，可进行其他工艺步骤以形成各种掺杂区(例如，源极及漏极区)、元件结构(例如，多层内连线(multilayer interconnection，MLI))。在一实施例中，轻掺杂源极/漏极区(LDD)于栅极堆叠形成之后形成。可于金属栅极堆叠的侧壁上形成栅极间隙壁。接着，源极/漏极区大抵对齐于间隙壁的外缘而形成。栅极间隙壁可具有多层结构，且可包括氧化硅、氮化硅、氮氧化硅、或其他介电材料。所掺杂的源极及漏极区与LDD区不论是具有n型掺杂物(n-type dopant)或p型掺杂物(p-type dopant)都可以公知的掺杂工艺来形成，例如离子注入。用来形成相应的掺杂区的n型掺杂物可包括磷、砷、和/或其他材料。p型掺杂物可包括硼、铟、和/或其他材料。
可进一步形成多层内连线。多层内连线包括垂直内连线(例如，公知的导通孔(vias)或接点(contacts))以及水平内连线(例如，金属线路)。不同的内连线结构可采用不同的导电材料，包括铜、钨、和/或硅化物(silicide)。在一实施例中，使用镶嵌工艺(damascene process)以于接触孔(contact holes)中形成钨插塞(tungsten plugs)。
半导体基底还可包括附加的隔离结构(isolation features)以使每一元件与其他元件彼此隔离。隔离结构可包括不同的结构，且可使用不同的工艺技术来形成。例如，隔离结构可包括浅沟槽绝缘(STI)结构。浅沟槽绝缘结构的形成可包括于基底中蚀刻出一沟槽，并以绝缘材料填充沟槽，绝缘材料例如是氧化硅、氮化硅、或氮氧化硅。所填充的沟槽可具有多层结构，例如热氧化衬层(thermal oxide liner layer)与填充沟槽的氮化硅。在一实施例中，浅沟槽绝缘结构可使用一系列工艺而制造，例如：成长氧化物垫(pad oxide)、形成低压化学气相沉积氮化物层、使用光致抗蚀剂及掩模图案化出浅沟槽绝缘开口(STI opening)、选择性成长热氧化沟槽衬层以增进沟槽的界面、以CVD氧化物填充沟槽、使用化学机械研磨以回蚀刻、以及使用氮化物剥除工艺(nitride stripping)以留下浅沟槽绝缘结构。
在本发明各种实施例中，半导体结构及其形成方法可用于其他具有高介电常数材料层及金属栅极结构的半导体元件中，例如应变半导体基底(strained semiconductor substrate)、异质半导体元件(hetero-semiconductordevice)、或无应力隔离结构(stress-free isolation structure)。
本发明实施例不限于半导体结构中包括MOS晶体管的应用，且可延伸至其他具有金属栅极堆叠的集成电路。例如，集成电路结构可包括动态随机存取存储器(dynamic random access memory，DRAM)、单电子晶体管(singleelectron transistor，SET)、和/或其他微电子元件(在此，共同称作微电子元件，microelectronic devices)。在其他实施例中，半导体结构包括鳍式场效应晶体管(FinFET transistors)。当然，本发明实施例也可应用于和/或容易适应其他型式的晶体管，包括单栅极晶体管(single-gate transistors)、双栅极晶体管(double-gate transistors)、及其他多栅极晶体管(multi-gate transistors)，且可利用于许多其他应用，包括感测器单元(sensor cells)、存储器单元(memory cells)、逻辑单元(logic cells)、及其他。
虽然本发明实施例已详细说明，然而本领域普通技术人员当可明了，这些实施例在不脱离本发明的精神与范围下，可有许多变化、取代、及替代等。
在其他实施例中，半导体基底可包括外延层。例如，基底可具有位于块材半导体(bulk semiconductor)上的一外延层。再者，基底可被施加应变以增进效能。例如，外延层可包括不同于块材半导体的半导体材料，例如是位于块材硅上的硅锗层或位于块材硅锗上的硅层，其可由例如是通过选择性外延成长(SEG)工艺而形成。再者，基底可包括绝缘层上半导体(semiconductor-on-insulator，SOI)结构，例如包括埋藏介电层(buried dielectriclayer)。或者，基底可包括埋藏介电层，例如是埋藏氧化层(buried oxide，BOX)，其例如可通过称为氧注入隔离法(separation by implantation of oxygen，SIMOX)的技术、晶片接合(wafer bonding)、选择性外延成长(selectiveepitaxial growth，SEG)、或其他适合方法而形成。
因此，本发明实施例提供形成半导体元件的金属栅极堆叠的方法。方法包括于半导体基底上形成高介电常数材料层；于高介电常数材料层上形成导电材料层；于n型场效应晶体管(nFET)区中形成第一虚置栅极及于p型场效应晶体管(pFET)区中形成第二虚置栅极；于半导体基底上形成层间介电(inter-level dielectric，ILD)材料；对半导体基底进行第一化学机械研磨工艺；自第一虚置栅极移除多晶硅以形成第一栅极沟槽；形成n型金属至第一栅极沟槽；对半导体基底进行第二化学机械研磨工艺；自第二虚置栅极移除多晶硅以形成第二栅极沟槽；形成p型金属至第二栅极沟槽；以及对半导体基底进行第三化学机械研磨工艺。
本发明实施例的方法还可包括形成图案化光致抗蚀剂层以于自第一虚置栅极移除多晶硅之前，覆盖p型场效应晶体管(pFET)区。导电材料层的形成可包括于高介电常数材料层上形成氮化钛层。方法还可包括于导电材料层上形成氮化钽层。方法还可包括在p型场效应晶体管(pFET)区中形成图案化氮化钨层。n型金属的形成可包括形成氮化钽层，以及形成导电层，导电层可包括钛铝(titanium aluminum)、氮化钛铝(titanium aluminum nitride)、或前述的组合。p型金属的形成可包括形成第二氮化钛层，以及于第二氮化钛层上形成氮化钨层。
本发明还提供具有金属栅极堆叠的集成电路的实施例.集成电路包括半导体基底；位于半导体基底上具有高介电常数材料层的n型场效应晶体管的第一栅极堆叠；位于高介电常数材料层上的氮化钛层；位于氮化钛层上的第一金属层；以及位于第一金属层上的第二金属层.集成电路还包括位于半导体基底上具有高介电常数材料层的p型场效应晶体管的第二栅极堆叠；位于高介电常数材料层上的氮化钛层；位于氮化钛层上的第一金属层；位于第一金属层上的第三金属层；以及位于第三金属层上的第二金属层.第一金属层可包括氮化钽.第二金属层可包括钛铝、氮化钛铝、或前述的组合.第三金属层可包括氮化钨.
本发明还提供具有金属栅极堆叠的集成电路的另一实施例。集成电路包括半导体基底；位于半导体基底上具有高介电常数材料层的n型场效应晶体管的第一栅极堆叠；位于高介电常数材料层上的氮化钛层；位于氮化钛层上的第一金属层；以及位于第一金属层上的第二金属层。集成电路还包括位于半导体基底上具有高介电常数材料层的p型场效应晶体管的第二栅极堆叠；位于高介电常数材料层上的氮化钛层；位于第一金属层上的第三金属层；以及位于第三金属层上的第四金属层。
在本发明实施例的集成电路中，第一金属层可包括氮化钽。第二金属层可包括钛铝、氮化钛铝、或前述的组合。第三金属层可包括氮化钛。第四金属层可包括氮化钨。
本发明其他实施例还提供制作半导体元件的金属栅极堆叠的方法。方法包括于半导体基底上形成高介电常数材料层；于高介电常数材料层上形成导电材料层；采用多晶硅于n型场效应晶体管区形成第一虚置栅极及于p型场效应晶体管区形成第二虚置栅极；于半导体基底上形成层间介电材料；对半导体基底进行第一化学机械研磨工艺；自第一虚置栅极及第二虚置栅极移除多晶硅而分别形成第一栅极沟槽及第二栅极沟槽；在第一栅极沟槽及第二栅极沟槽上形成n型金属层；对半导体基底进行第二化学机械研磨工艺；自第二栅极沟槽移除n型金属层；形成p型金属至第二栅极沟槽；以及对半导体基底进行第三化学机械研磨工艺。
在各种实施例中，n型金属层的移除还可包括形成图案化光致抗蚀剂层以覆盖n型晶体管区。导电材料层的形成可包括于高介电常数材料层上形成氮化钛层。n型金属的形成可包括形成氮化钽层，以及于氮化钽层上形成钛铝层、氮化钛铝层、或前述的组合。p型金属的形成可包括形成氮化钽层、于氮化钽层上形成氮化钨层、以及于氮化钨层上形成钛铝层、氮化钛铝层、或前述的组合。p型金属的形成也可包括形成氮化钛层，以及于氮化钛层上形成氮化钨层。
本发明还提供其他制作半导体元件的金属栅极堆叠的方法的实施例。方法包括提供于第一型式场效应晶体管(first type FET)中具有第一栅极沟槽及于第二型式场效应晶体管(second type FET)中具有第二栅极沟槽的半导体基底；于第一栅极沟槽中形成图案化金属结构(patterned metal feature)；以及之后于第一栅极沟槽及第二栅极沟槽中都形成第一金属层。
方法还包括于第一栅极沟槽及第二栅极沟槽中都填充第二金属层；以及对半导体基底进行化学机械研磨工艺.半导体基底的提供包括于半导体基底上形成高介电常数材料层；于高介电常数材料层上形成导电材料层；于导电材料层上形成多晶硅层；将多晶硅层、导电材料层、及高介电常数材料层图案化以于第一型式场效应晶体管的第一虚置栅极堆叠及第二型式场效应晶体管的第二虚置栅极堆叠；于半导体基底上形成层间介电材料；对半导体基底进行化学机械研磨工艺；以及自第一虚置栅极堆叠及第二虚置栅极堆叠移除多晶硅以分别形成第一栅极沟槽及第二栅极沟槽.在许多实施例中，第一型式场效应晶体管包括n型场效应晶体管或p型场效应晶体管，而第二型式场效应晶体管包括另一种型式的场效应晶体管，包括p型场效应晶体管或n型场效应晶体管.
本发明还提供具有金属栅极堆叠的集成电路的另一实施例。集成电路包括半导体基底；具有高介电常数材料层的n型场效应晶体管的第一栅极堆叠；位于高介电常数材料层上的第一金属层；以及位于第一金属层上的第二金属层。集成电路还包括具有高介电常数材料层的p型场效应晶体管的第二栅极堆叠；以及位于高介电常数材料层及第一金属层上的第二金属层及第三金属层。
虽然本发明已以数个较佳实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (15)

1.一种半导体元件的金属栅极堆叠的形成方法，包括：
于一半导体基底上形成一高介电常数材料层；
于该高介电常数材料层上形成一导电材料层；
采用一多晶硅于一n型场效应晶体管区形成一第一虚置栅极及于一p型场效应晶体管区形成一第二虚置栅极；
于该半导体基底上形成一层间介电材料；
对该半导体基底进行一第一化学机械研磨工艺；
自该第一虚置栅极移除该多晶硅以形成一第一栅极沟槽；
形成一n型金属至该第一栅极沟槽；
对该半导体基底进行一第二化学机械研磨工艺；
自该第二虚置栅极移除该多晶硅以形成一第二栅极沟槽；
形成一p型金属至该第二栅极沟槽；以及
对该半导体基底进行一第三化学机械研磨工艺。
2.如权利要求1所述的半导体元件的金属栅极堆叠的形成方法，还包括于自该第一虚置栅极移除该多晶硅之前，形成一图案化光致抗蚀剂层以覆盖该p型场效应晶体管区。
3.如权利要求1所述的半导体元件的金属栅极堆叠的形成方法，其中该导电材料层的形成包括于该高介电常数材料层上形成一氮化钛层。
4.如权利要求1所述的半导体元件的金属栅极堆叠的形成方法，还包括于该导电材料层上形成一氮化钽层。
5.如权利要求1所述的半导体元件的金属栅极堆叠的形成方法，还包括于该p型场效应晶体管区中形成一图案化氮化钨层。
6.如权利要求1所述的半导体元件的金属栅极堆叠的形成方法，其中该n型金属的形成包括：
形成一氮化钽层；以及
形成一导电层，该导电层包括钛铝、氮化钛铝、或前述的组合。
7.如权利要求1所述的半导体元件的金属栅极堆叠的形成方法，其中该p型金属的形成包括：
形成一第二氮化钛层；以及
于该第二氮化钛层上形成一氮化钨层。
8.一种具有金属栅极堆叠的集成电路，包括：
一半导体基底；
一n型场效应晶体管的一第一栅极堆叠，包括：
一高介电常数材料层，位于该半导体基底上；
一氮化钛层，位于该高介电常数材料层上；
一第一金属层，位于该氮化钛层上；以及
一第二金属层，位于该第一金属层上；以及
一p型场效应晶体管的一第二栅极堆叠，包括：
该高介电常数材料层，位于该半导体基底上；
该氮化钛层，位于该高介电常数材料层上；
一第三金属层，位于该氮化钛层上，其中该第三金属层不同于该第一金属层及该第二金属层；以及
一第四金属层，位于该第三金属层上。
9.如权利要求8所述的具有金属栅极堆叠的集成电路，其中该第二栅极堆叠还包括夹置于该第三金属层与该氮化钛层之间的该第一金属层。
10.如权利要求9所述的具有金属栅极堆叠的集成电路，其中该第二金属层及该第四金属层的成分大抵相同。
11.如权利要求8所述的具有金属栅极堆叠的集成电路，其中该第一金属层包括氮化钽。
12.如权利要求8所述的具有金属栅极堆叠的集成电路，其中该第二金属层包括钛铝、氮化钛铝、或前述的组合。
13.如权利要求8所述的具有金属栅极堆叠的集成电路，其中该第三金属层包括氮化钛及氮化钨其中之一。
14.一种半导体元件的金属栅极堆叠的形成方法，包括：
于一半导体基底上形成一高介电常数材料层；
于该高介电常数材料层上形成一导电材料层；
采用一多晶硅于一n型场效应晶体管区形成一第一虚置栅极及于一p型场效应晶体管区形成一第二虚置栅极；
于该半导体基底上形成一层间介电材料；
对该半导体基底进行一第一化学机械研工艺；
自该第一虚置栅极及该第二虚置栅极移除该多晶硅以分别形成一第一栅极沟槽及一第二栅极沟槽；
在该第一栅极沟槽及该第二栅极沟槽上形成一n型金属层；
对该半导体基底进行一第二化学机械研磨工艺；
自该第二栅极沟槽移除该n型金属层；
形成一p型金属层至该第二栅极沟槽；以及
对该半导体基底进行一第三化学机械研磨工艺。
15.如权利要求14所述的半导体元件的金属栅极堆叠的形成方法，其中该n型金属层的移除还包括形成一图案化光致抗蚀剂层以覆盖该n型场效应晶体管区。
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