KR102306674B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 기술적 사상은 동작 성능이 우수한 반도체 소자 및 그 제조방법을 제공한다. 그 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 형성되고, 제1 방향으로 연장하며, 상기 제1 방향에 수직하는 방향으로 제1 폭을 가지며, 상면이 평평한(flat) 적어도 하나의 제1 게이트 구조물; 및 상기 반도체 기판 상에 형성되고, 제2 방향으로 연장하며, 상기 제2 방향에 수직하는 방향으로 상기 제1 폭보다 큰 제2 폭을 가지며, 상면이 볼록한 적어도 하나의 제2 게이트 구조물;을 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for manufacturing the same}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 게이트 구조물을 구비한 반도체 소자 및 그 제조방법에 관한 것이다.
게이트 전극으로 폴리실리콘을 이용하는 MOS(Metal-oxide-semiconductor) 트랜지스터가 널리 알려져 있다. 폴리실리콘은 대부분의 메탈보다 높은 온도에서 잘 견딜 수 있기 때문에, 폴리실리콘은 소스 및 드레인 영역과 함께 높은 온도에서 어닐링될 수 있다. 또한, 폴리실리콘은 게이트 패터닝이 완성된 후에 셀프 얼라인된 소스 및 드레인 구조를 형성하는 데에 이용할 수 있다. 그러나 대부분의 메탈 물질과 비교하여 폴리실리콘의 저항이 높기 때문에, 폴리실리콘 게이트 전극은 메탈 게이트 전극보다 낮은 동작 속도를 갖는다. 이러한 폴리실리콘의 높은 저항을 보상하는 방법으로, 폴리실리콘 게이트 전극을 메탈 게이트 전극으로 대체하는 방법이 이용될 수 있다. 이러한 방법은 대체 메탈 게이트(Replacement Metal Gate: RMG) 공정을 이용하여 진행될 수 있는데, 반도체 기판 상에 폴리실리콘이 존재하는 동안 높은 온도의 공정을 수행하고, 그 공정 후에 폴리실리콘을 제거하고 메탈로 대체하여 메탈 게이트를 형성할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 동작 성능이 우수한 반도체 소자 및 그 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 반도체 기판; 상기 반도체 기판 상에 형성되고, 제1 방향으로 연장하며, 상기 제1 방향에 수직하는 방향으로 제1 폭을 가지며, 상면이 평평한(flat) 적어도 하나의 제1 게이트 구조물; 및 상기 반도체 기판 상에 형성되고, 제2 방향으로 연장하며, 상기 제2 방향에 수직하는 방향으로 상기 제1 폭보다 큰 제2 폭을 가지며, 상면이 볼록한 적어도 하나의 제2 게이트 구조물;을 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제2 게이트 구조물의 상면은 상기 제2 방향에 수직하는 방향으로 중심 부분에서 외곽 쪽으로 갈수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는, 상기 제2 게이트 구조물의 측면에 인접하여 상기 반도체 기판 상에 형성된 층간 절연막을 포함하고, 상기 층간 절연막의 상면은 상기 제2 게이트 구조물로부터 멀어질수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는, 상기 제2 게이트 구조물의 측면을 감싸는 스페이서를 포함하고, 상기 제2 게이트 구조물의 상면은 중심 부분에서 상기 스페이서 쪽으로 갈수록 낮아지고, 상기 스페이서의 상면은 상기 제2 게이트 구조물의 상면으로부터 연속적으로 연장되어, 상기 제2 게이트 구조물로부터 멀어질수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 스페이서에 접하여 층간 절연막이 형성되고, 상기 층간 절연막의 상면은 상기 스페이서의 상면으로부터 연속적으로 연장되어 상기 스페이서부터 멀어질수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 게이트 구조물의 상기 제2 폭은 적어도 80㎚이고, 상기 제1 게이트 구조물의 상기 제1 폭은 80㎚ 미만일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 게이트 구조물의 상기 제2 폭은 상기 제1 게이트 구조물의 상기 제1 폭보다 적어도 2배 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 구조물은 서로 인접하여 복수 개 배치되고, 인접한 2개의 상기 제1 게이트 구조물들 사이에 층간 절연막이 배치되며, 상기 층간 절연막의 상면은 평평하고, 인접한 2개의 상기 제1 게이트 구조물들의 상면과 동일 평면을 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는, 상기 반도체 기판 상에 상기 제1 게이트 구조물 및 제2 게이트 구조물 각각에 대응하는 트렌치들이 형성된 층간 절연막을 포함하고, 상기 제1 게이트 구조물 및 제2 게이트 구조물 각각은, 상기 트렌치 내에 형성된 게이트 절연막, 및 상기 게이트 절연막 상에 적어도 하나의 메탈막으로 형성된 메탈 게이트 전극을 포함하며, 상기 제1 게이트 구조물의 메탈 게이트 전극의 상면은 평평하고, 상기 제2 게이트 구조물의 메탈 게이트 전극의 상면은 볼록할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 방향과 상기 제2 방향은 동일하고, 상기 반도체 소자는, 상기 반도체 기판 상에 돌출되고, 상기 제1 방향에 수직하는 방향으로 연장하는 적어도 하나의 핀(fin)을 포함하며, 상기 제1 게이트 구조물 및 제2 게이트 구조물은 상기 핀의 일부를 덮으면서 연장할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는, 상기 제2 게이트 구조물의 측면에 인접하여, 상기 제2 게이트 구조물에 의해 덮이지 않은 상기 핀의 부분을 덮는 층간 절연막을 포함하고, 상기 제2 게이트 구조물의 상면은 중심 부분에서 상기 층간 절연막 쪽으로 갈수록 낮아지며, 상기 층간 절연막의 상면은 상기 제2 게이트 구조물로부터 멀어질수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는, 상기 제2 게이트 구조물의 측면을 감싸는 스페이서를 포함하고, 상기 스페이서의 상면은 상기 제2 게이트 구조물의 상면과 상기 층간 절연막의 상면 사이에서 연속적으로 연장하면서 상기 층간 절연막 쪽으로 갈수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 구조물은 서로 인접하여 복수 개 배치되고, 상기 반도체 소자는, 상기 제1 게이트 구조물의 측면에 인접하여, 상기 제1 게이트 구조물에 의해 덮이지 않은 상기 핀의 부분을 덮는 층간 절연막을 포함하고, 상기 층간 절연막의 상면은 평평하고, 인접한 2개의 상기 제1 게이트 구조물들의 상면과 동일 평면을 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 구조물은 셀 영역의 트랜지스터를 구성하고, 상기 제2 게이트 구조물은 로직 영역 또는 주변 영역의 트랜지스터를 구성할 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 제1 영역 및 제2 영역이 정의된 반도체 기판; 상기 반도체 기판 상에 돌출되고 제1 방향으로 연장하는 적어도 하나의 핀; 상기 반도체 기판의 상기 제1 영역 상에 형성되고, 상기 제1 방향에 수직하는 제2 방향으로 상기 핀의 상면과 측면을 덮으면서 연장하며, 상기 제1 방향으로 제1 폭을 가지며, 상면이 평평한 적어도 하나의 제1 게이트 구조물; 및 상기 반도체 기판의 제2 영역 상에 형성되고, 상기 제1 방향에 수직하는 제2 방향으로 상기 핀의 상면과 측면을 덮으면서 연장하며, 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 가지며, 상면이 볼록한 적어도 하나의 제2 게이트 구조물;을 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제2 게이트 구조물의 상면은 상기 제2 방향으로 중심 부분에서 외곽 쪽으로 갈수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는, 상기 제2 게이트 구조물의 측면에 인접하여 상기 반도체 기판과 상기 핀을 덮는 층간 절연막을 포함하고, 상기 제2 게이트 구조물의 상면은 중심에서 상기 층간 절연막 쪽으로 갈수록 낮아지며, 상기 층간 절연막의 상면은 상기 제2 게이트 구조물로부터 멀어질수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는, 상기 제2 게이트 구조물의 측면을 감싸는 스페이서를 포함하고, 상기 스페이서의 상면은 상기 제2 게이트 구조물의 상면과 상기 층간 절연막의 상면 사이에서 연속적으로 연장하면서 상기 층간 절연막 쪽으로 갈수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 구조물은 서로 인접하여 복수 개 배치되고, 상기 반도체 소자는, 상기 제1 게이트 구조물의 측면에 인접하여, 상기 제1 게이트 구조물에 의해 덮이지 않은 상기 핀의 부분을 덮는 층간 절연막을 포함하고, 상기 층간 절연막의 상면은 평평하고, 인접한 2개의 상기 제1 게이트 구조물들의 상면과 동일 평면을 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 게이트 구조물의 상기 제2 폭은 적어도 80㎚ 이고, 상기 제1 게이트 구조물의 상기 제1 폭은 80㎚ 미만일 수 있다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 반도체 기판 상에 제1 방향으로 연장하고 각각 더미(dummy) 게이트 절연막과 더미 게이트 전극을 구비한 복수 개의 더미 게이트 구조물을 형성하는 단계; 상기 더미 게이트 구조물의 측벽에 스페이서를 형성하는 단계; 상기 반도체 기판 및 상기 반도체 기판 상의 결과물을 덮는 층간 절연막을 형성하는 단계; 상기 더미 게이트 구조물의 상면이 노출되도록 상기 층간 절연막을 평탄화하는 단계; 및 상기 더미 게이트 구조물을 제거하고 상기 더미 게이트 구조물이 제거된 부분 및 상기 층간 절연막 상에 제1 절연막 및 메탈막을 형성하는 단계; 상기 층간 절연막의 상면이 노출되도록 상기 제1 절연막 및 메탈막을 평탄화하여 각각 게이트 절연막과 메탈 게이트 전극을 구비한 복수 개의 게이트 구조물을 형성하는 단계;를 포함하고, 상기 게이트 구조물은 상면이 평평하고 상기 제1 방향에 수직하는 제2 방향으로 제1 폭을 갖는 적어도 하나의 제1 게이트 구조물과, 상면이 볼록하고 상기 제2 방향으로 상기 제1 폭보다 큰 제2 폭을 갖는 적어도 하나의 제2 게이트 구조물을 구비하는 반도체 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 절연막 및 메탈막의 평탄화는 제1 및 제2 평탄화를 포함하고, 상기 제1 평탄화에서, 상기 메탈막을 식각하고, 상기 제2 평탄화에서, 상기 메탈막과 상기 층간 절연막을 식각하여 상기 제2 게이트 구조물에 대응하는 상기 메탈막을 볼록하게 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 평탄화에서, 상기 제2 게이트 구조물의 상면은 상기 제2 방향으로 중심 부분에서 외곽 쪽으로 갈수록 낮아지고, 상기 층간 절연막의 상면은 상기 제2 게이트 구조물로부터 멀어질수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 평탄화에서, 상기 제2 게이트 구조물의 상면은 상기 제2 방향으로 중심 부분에서 상기 스페이서 쪽으로 갈수록 낮아지고, 상기 스페이서의 상면은 상기 제2 게이트 구조물의 상면으로부터 연속적으로 연장되어, 상기 제2 게이트 구조물로부터 멀어질수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 구조물은 복수 개 형성되고, 상기 제1 절연막 및 메탈막의 평탄화에서, 상기 층간 절연막의 상면은 인접한 2개의 상기 제1 게이트 구조물들의 상면과 동일 평면을 이루도록 평평하게 될 수 있다.
한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 반도체 기판의 일부를 식각하여 트렌치를 형성하고 상기 트렌치들 사이에 상기 반도체 기판으로부터 돌출되고 제1 방향으로 연장하는 돌출 구조를 형성하는 단계; 상기 트렌치의 일부를 절연 물질로 채워 소자 분리막을 형성하고, 상기 돌출 구조의 상부에 해당하고 상기 소자 분리층으로부터 돌출된 적어도 하나의 핀을 형성하는 단계; 및 상기 제1 방향에 수직하는 제2 방향으로 연장하면서 상기 반도체 기판, 소자 분리막 및 핀의 일부를 덮고, 각각 게이트 절연막 및 메탈 게이트 전극을 구비한 복수 개의 게이트 구조체를 형성하는 단계;를 포함하고, 복수 개의 상기 게이트 구조물은 상면이 평평하고 상기 제1 방향으로 제1 폭을 갖는 적어도 하나의 제1 게이트 구조물과, 상면이 볼록하고 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 갖는 적어도 하나의 제2 게이트 구조물을 구비하는 반도체 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 게이트 구조체를 형성하는 단계는, 상기 반도체 기판, 소자 분리막 및 핀의 일부를 덮으면서 상기 제2 방향으로 연장하고, 더미 게이트 절연막과 더미 게이트 전극을 구비한 더미 게이트 구조물을 형성하는 단계; 상기 핀의 측면 상에 제1 스페이서 및 상기 더미 게이트 구조물의 측면 상에 제2 스페이서를 형성하는 단계; 상기 반도체 기판 및 상기 반도체 기판 상의 결과물을 덮는 층간 절연막을 형성하는 단계; 상기 더미 게이트 구조물의 상면이 노출되도록 상기 층간 절연막을 평탄화하는 단계; 상기 더미 게이트 구조물을 제거하고, 상기 더미 게이트 구조물이 제거된 부분에 제1 절연막 및 메탈막을 형성하는 단계; 및 상기 층간 절연막의 상면이 노출되도록 상기 제1 절연막 및 메탈막을 평탄화하여 게이트 절연막과 메탈 게이트 전극을 구비한 게이트 구조물을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연막 및 메탈막의 평탄화는 제1 및 제2 평탄화를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 평탄화에서, 상기 메탈막을 식각하고, 상기 제2 평탄화에서, 상기 메탈막과 상기 층간 절연막을 식각하며, 상기 제2 평탄화에서, 제2 게이트 구조물의 상면은 상기 제1 방향으로 중심 부분에서 외곽 쪽으로 갈수록 낮아지고, 상기 층간 절연막의 상면은 상기 제2 게이트 구조물로부터 멀어질수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 평탄화에서, 상기 제2 게이트 구조물의 상면은 상기 제1 방향으로 중심 부분에서 상기 스페이서 쪽으로 갈수록 낮아지고, 상기 스페이서의 상면은 상기 제2 게이트 구조물의 상면으로부터 연속적으로 연장되어, 상기 제2 게이트 구조물로부터 멀어질수록 낮아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 구조물은 복수 개 형성되고, 상기 제1 절연막 및 메탈막의 평탄화에서, 상기 층간 절연막의 상면은 인접한 2개의 상기 제1 게이트 구조물들의 상면과 동일 평면을 이루도록 평평하게 될 수 있다.
본 발명의 일 실시예에 있어서, 상기 층간 절연막을 평탄화하는 단계는, 상기 더미 게이트 구조물의 측면의 상기 층간 절연막을 제거하여 노출된 상기 핀의 일부를 제거하는 단계; 상기 핀 상에 에피층을 형성하는 단계; 및 상기 에피층을 덮은 층간 절연막을 다시 형성하고 평탄화하는 단계;를 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자 및 그 제조방법에서, 제1 영역에는 폭이 좁고 상면이 평평한 제1 게이트 구조물이 배치되고, 제2 영역에는 폭이 넓고 상면이 볼록한 제2 게이트 구조물이 배치될 수 있다. 또한, 제1 영역에는 복수 개의 제1 게이트 구조물이 배치되고, 제2 영역에는 하나의 제2 게이트 구조물이 배치될 수 있다. 이와 같이, 제1 영역과 제2 영역에 다른 구조와 다른 개수의 게이트 구조물들이 배치됨으로써, 전체 반도체 소자의 신뢰성 및 동작 성능이 향상될 수 있다. 예컨대, 제1 영역에서 동일한 구조의 제1 게이트 구조물들이 형성됨으로써, 균일한 특성을 갖는 트랜지스터들이 구현될 수 있고, 그에 따라 반도체 소자의 신뢰성 향상에 기여할 수 있다. 또한, 제2 영역에서, 에지 부분에서 완만한 경사를 갖는 제2 게이트 구조물이 형성됨으로써, 에지 부분에서의 불량이 감소하여 동작 성능이 향상된 트랜지스터가 구현되어 반도체 소자의 신뢰성 및 동작 성능 향상에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자에 대한 개략적인 평면도이다.
도 2는 도 1의 반도체 소자의 I-I' 부분을 절단하여 보여주는 단면도이다.
도 3은 도 2의 반도체 소자의 M1 부분을 확대하여 보여주는 확대도이다.
도 4 내지 도 8은 본 발명의 일 실시예들에 따른 반도체 소자에 대한 단면도들로서, 도 2의 반도체 소자에 대한 단면도에 대응하는 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자에 대한 사시도이다.
도 10은 도 9의 반도체 소자의 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도이다.
도 11은 도 9의 반도체 소자의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 부분을 절단하여 보여주는 단면도이다.
도 12는 도 10의 반도체 소자의 M2 부분을 확대하여 보여주는 확대도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도로서, 도 10의 반도체 소자에 대한 단면도에 대응하는 단면도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도들로서, 도 14는 도 10의 반도체 소자에 대한 단면도에 대응하는 단면도이고, 도 15는 도 11의 반도체 소자에 대한 단면도에 대응하는 단면도이다.
도 16 및 17은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 회로도 및 레이아웃이다.
도 18 및 도 19는 본 발명의 일 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록 구조도들이다.
도 20 및 도 21은 본 발명의 일 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 22a 내지 도 22f는 본 발명의 일 실시예에 따른 도 1 내지 도 3의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 23a 및 도 23b는 본 발명의 일 실시예에 따른 도 4의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 24a 내지 도 24d는 본 발명의 일 실시예에 따른 도 8의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 25a 내지 도 25g는 본 발명의 일 실시예에 따른 도 9 내지 도 12의 반도체 소자를 제조하는 과정을 보여주는 단면도들로서, 도 9의 반도체 소자의 Ⅱ-Ⅱ' 부분을 절단한 단면도에 대응하는 단면도들이다.
도 26a 내지 도 26g는 본 발명의 일 실시예에 따른 도 9 내지 도 12의 반도체 소자를 제조하는 과정을 보여주는 단면도들로서, 도 9의 반도체 소자의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 부분을 절단한 단면도에 대응하는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자에 대한 개략적인 평면도이고, 도 2는 도 1의 반도체 소자의 I-I' 부분을 절단하여 보여주는 단면도이며, 도 3은 도 2의 반도체 소자의 M1 부분을 확대하여 보여주는 확대도이다.
도 1 내지 도 3을 참조하면, 본 실시예의 반도체 소자(100)는 반도체 기판(101), 게이트 구조물(110a, 110b), 및 층간 절연막(120a, 120b)을 포함할 수 있다.
반도체 기판(101)은 제1 영역(A)과 제2 영역(B)을 포함할 수 있다. 반도체 기판(101) 상에 제1 방향(x 방향)으로 연장하는 활성 영역(ACT)이 소자 분리막(105a, 105b)에 의해 정의될 수 있다. 또한, 제1 영역(A)에는 제2 방향(y 방향)으로 연장하는 제1 게이트 구조물(110a)이 배치되고, 제2 영역(B)에는 제2 방향(y 방향)으로 연장하는 제2 게이트 구조물(110b)이 배치될 수 있다.
한편, 도 1에서 활성 영역(ACT)이 게이트 구조물(110a, 110b)에 수직으로 교차하여 배치되고 있지만, 활성 영역(ACT)과 게이트 구조물(110a, 110b)은 수직이 아닌 각도로 교차할 수 있다. 또한, 도 1에서 하나의 게이트 구조물(110a, 110b)에 하나의 활성 영역(ACT)이 교차하고 있지만, 하나의 게이트 구조물(110a, 110b)에 복수 개의 활성 영역(ACT)이 교차할 수 있다. 더 나아가, 제1 영역(A)의 활성 영역들(ACT)과 제2 영역(B)의 활성 영역(ACT)이 동일한 제1 방향(x 방향)으로 연장하고 있지만 서로 다른 방향으로 연장할 수도 있다. 또한, 제1 영역(A)의 활성 영역들(ACT)과 제2 영역(B)의 활성 영역(ACT)이 제2 방향(y 방향)으로 동일한 폭을 가지지만, 제2 방향으로 다른 폭을 가질 수 있다.
반도체 기판(101)은 실리콘 벌크(bulk) 웨이퍼, 또는 SOI(silicon-on-insulator) 웨이퍼를 기반으로 할 수 있다. 물론, 반도체 기판(101)의 재질이 실리콘에 한정되는 것은 아니다. 예컨대, 반도체 기판(101)은 저마늄(Ge) 등의 Ⅳ족 반도체, 실리콘저마늄(SiGe)나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 또한, 반도체 기판(101)은 SiGe 웨이퍼, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 할 수도 있다.
반도체 기판(101)은 p형 또는 n형 기판일 수 있다. 예컨대, 반도체 기판(101)은 p형 불순물 이온을 포함한 p형 기판, 또는 n형 불순물 이온을 포함한 n형 기판일 수 있다. 한편, 전술한 바와 같이, 반도체 기판(101)은 상부 부분에 STI(Shallow Trench Isolation) 등과 같은 소자 분리막(105a, 105b)을 통해 정의된 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 반도체 기판(110) 내에 불순물 이온들, 즉 도펀트(dopant)를 고농도로 주입하여 형성한 불순물 영역을 포함할 수 있다. 예컨대, 활성 영역(ACT)은 반도체 기판(101) 내에 도펀트를 1E20/cm3 이상으로 주입하여 형성한 소스/드레인 영역(107a, 107b)을 포함할 수 있다.
소자 분리막(105a, 105b)은 활성 영역(ACT)을 정의하는 영역으로 활성 영역(ACT)을 둘러싸는 구조로 형성될 수 있다. 또한, 소자 분리막(105a, 105b)은 활성 영역들(ACT) 사이에 배치되어 활성 영역들 간을 전기적으로 분리할 수 있다. 소자 분리막(105a, 105b)은 제1 영역(A)에 배치되는 제1 소자 분리막(105a)과 제2 영역(B)에 배치되는 제2 소자 분리막(105b)을 포함할 수 있다. 소자 분리막(105a, 105b)은 예컨대, 실리콘산화막, 실리콘질화막, 실리콘산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 구조물(110a, 110b)은 반도체 기판(101) 상에서 제2 방향(y 방향)으로 활성 영역(ACT)을 가로질러 연장하며, 층간 절연막(120a, 120b)에 의해 제1 방향(x 방향)으로 서로 이격되어 배치될 수 있다. 게이트 구조물(110a, 110b)은 제1 영역(A)에 배치되는 제1 게이트 구조물(110a)과 제2 영역(B)에 배치되는 제2 게이트 구조물(110b)을 포함할 수 있다. 또한, 층간 절연막(120a, 120b)도 제1 영역(A)에 배치되는 제1 층간 절연막(120a)과 제2 영역(B)에 배치되는 제2 층간 절연막(120b)을 포함할 수 있다. 한편, 게이트 구조물(110a, 110b)과 층간 절연막(120a, 120b) 사이에는 스페이서(130a, 130b)가 개재될 수 있다. 스페이서(130a, 130b) 역시, 제1 영역(A)에 배치되는 제1 스페이서(130a)와 제2 영역(B)에 배치되는 제2 스페이서(130b)를 포함할 수 있다. 참고로, 도 1에서 스페이서(130a, 130b)는 층간 절연막(120a, 120b)에 포함되어 별도로 도시되지 않고 있다.
한편, 이하의 설명에서, 제1 및 제2로 명확하게 구별하지 않는 경우에, 참조 번호에 'a'가 붙은 것은 제1 영역(A)에 형성되는 구조물을 의미하고, 참조 번호에 'b'가 붙은 것은 제2 영역(B)에 형성되는 구조물을 의미할 수 있다.
층간 절연막(120a, 120b) 및 스페이서(130a, 130b)는 예컨대, 실리콘 산화막 또는 실리콘 질화막 또는 실리콘산질화막 및 이들의 조합 중 적어도 하나를 포함하여 형성될 수 있다. 층간 절연막(120a, 120b) 및 스페이서(130a, 130b)는 서로 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 층간 절연막(120a, 120b)이 실리콘산화막으로 형성되는 경우, 스페이서(130a, 130b)는 실리콘 질화막으로 형성될 수 있다.
게이트 구조물(110a, 110b)은 게이트 절연막(112a, 112b) 및 메탈 게이트 전극(114a, 114b)을 포함할 수 있다. 게이트 구조물(110a, 110b)은 제1 영역(A)에 배치되는 제1 게이트 구조물(110a)과, 제2 영역(B)에 배치된 제2 게이트 구조물(110b)로 구별될 수 있다.
게이트 절연막(112a, 112b)은 메탈 게이트 전극(114a, 114b)과 활성 영역(ACT) 사이에 배치되며, 실리콘산화막, 실리콘질화막, 실리콘산질화막, ONO(oxide/nitride/oxide), 또는 실리콘산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 예컨대, 게이트 절연막(112a, 112b)은 약 10 내지 25의 유전 상수를 가질 수 있다.
구체적인 예로서, 게이트 절연막(112a, 112b)은 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 티타늄옥사이드(TiO2), 알루미늄옥사이드(Al2O3) 등과 같은 금속산화물, 그들의 실리케이트(silicates) 또는 알루미네이트(aluminates)로 형성될 수 있다. 또한, 게이트 절연막(112a, 112b)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON)과 같은 금속질화산화물, 그들의 실리케이트 또는 알루미네이트로 형성될 수 있다. 더 나아가, 게이트 절연막(112a, 112b)은 페로브스카이트형 산화물(perovskite-type oxides), 니오베이트(niobate) 또는 탄탈레이트(tantalate) 시스템 물질, 텅스텐-브론즈(tungsten-bronze) 시스템 물질, 그리고 Bi-layered 페로스카이트 시스템 물질 등으로도 형성될 수 있다.
이러한 게이트 절연막(112a, 112b)은 CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 또는 ALD(atomic layer deposition), PVD(physical vapor deposition) 등 다양한 증착 방법으로 형성될 수 있다. 한편, 도시된 바와 같이 게이트 절연막(112a, 112b)은 메탈 게이트 전극(114a, 114b)과 활성 영역(ACT) 사이뿐만 아니라, 스페이서(130a, 130b)와 메탈 게이트 전극(114a, 114b) 사이에도 형성될 수 있다.
메탈 게이트 전극(114a, 114b)은 하나의 메탈막으로 형성될 수도 있고, 적어도 2개의 메탈막을 포함하여 형성될 수 있다. 예컨대, 메탈 게이트 전극(114a, 114b)은 장벽 메탈막 및 전극 메탈막을 포함할 수 있다. 여기서, 상기 장벽 메탈막은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 상기 전극 메탈막은 Al, Cu 또는 W 중 적어도 하나를 포함하여 형성될 수 있다. 예컨대, 상기 전극 메탈막은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 또한, 상기 전극 메탈막은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수도 있다. 상기 장벽 메탈막 및 전극 메탈막은 PVD 또는 CVD 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
한편, 게이트 구조물(110a, 110b)은, 게이트 절연막(112a, 112b)과 메탈 게이트 전극(114a, 114b) 사이에 일함수 조절막을 포함할 수 있다. 상기 일함수 조절막은 예컨대, TiN, TaC, TaN 및 TaCN 중 적어도 하나를 포함하여 형성될 수 있다. 좀더 구체적으로 설명하면, 게이트 구조물(110a, 110b)은 형성하고자 하는 트랜지스터의 채널형에 따라, p형 메탈 게이트 전극 또는 n형 메탈 게이트 전극을 포함할 수 있다. 예컨대, 반도체 기판(101) 상에 서로 이격된 제1 활성 영역 및 제2 활성 영역이 정의되고, 제1 활성 영역에는 PMOS가 형성되고, 제2 활성 영역에는 NMOS가 형성되는 경우, PMOS를 구성하는 게이트 구조물(110a, 110b)은 p형 메탈 게이트 전극을 포함하고, NMOS를 구성하는 게이트 구조물(110a, 110b)은 n형 메탈 게이트 전극을 포함할 수 있다. 한편, 상기 일함수 조절막은 p형 메탈 게이트 전극 하부에만 형성되고 n형 메탈 게이트 전극 하부에는 형성되지 않을 수 있다.
한편, 제1 영역(A)의 제1 게이트 구조물(110a)의 제1 방향(x 방향)의 폭은 제1 폭(W1)을 가지고, 제2 영역(B)의 제2 게이트 구조물(110b)의 제1 방향(x 방향)의 폭은 제2 폭(W2)을 가질 수 있다. 예컨대, 제1 게이트 구조물(110a)의 제1 폭(W1)은 80㎚ 미만이고, 제2 게이트 구조물(110b)의 제2 폭(W2)은 80㎚이상일 수 있다. 또한, 제1 게이트 구조물(110a)의 제1 폭(W1)과 제2 게이트 구조물(110b)의 제2 폭(W2)을 상대적으로 비교하면, 제2 게이트 구조물(110b)의 제2 폭(W2)은 제1 게이트 구조물(110a)의 제1 폭(W1)보다 2배 이상 클 수 있다. 물론, 제1 게이트 구조물(110a)의 제1 폭(W1)과 제2 게이트 구조물(110b)의 제2 폭(W2)이 상기 수치들에 제한되는 것은 아니다.
본 실시예의 반도체 소자(100)에서, 게이트 절연막(112a, 112b)의 두께가 매우 작다고 가정하고, 제1 게이트 구조물(110a)의 제1 폭(W1)과 제2 게이트 구조물(110b)의 제2 폭(W2)을 각각 제1 게이트 절연막(112a)과 제2 게이트 절연막(112b)의 두께를 포함하여 정의하고 있으나, 제1 게이트 구조물(110a)의 제1 폭(W1)과 제2 게이트 구조물(110b)의 제2 폭(W2)은 게이트 절연막(112a, 112b)의 두께를 뺀 제1 메탈 게이트 전극(114a)과 제2 메탈 게이트 전극(114b)만의 폭으로서 정의될 수 있다. 또한, 제1 게이트 구조물(110a)의 제1 폭(W1)은 제1 게이트 구조물(110a)을 통해 형성된 트랜지스터의 제1 방향(x 방향)의 채널 길이에 해당하고, 제2 게이트 구조물(110b)의 제2 폭(W2)은 제2 게이트 구조물(110b)을 통해 형성된 트랜지스터의 제1 방향(x 방향)의 채널 길이에 해당할 수 있다. 이하에서도 동일한 개념이 적용될 수 있다.
제1 영역(A)에서 제1 게이트 구조물(110a)은 제1 폭(W1)을 가지고 다수 개 배치될 수 있고, 또한, 제1 게이트 구조물들(110a) 간의 제1 방향(x 방향)의 간격도 제1 폭(W1)과 유사할 수 있다. 다시 말해서, 제1 게이트 구조물들(110a) 간에 배치되는 제1 층간 절연막(120a)의 제1 방향(x 방향)의 폭은 제1 폭(W1)과 유사할 수 있다. 여기서, 유사는 비교 대상의 1/2배 내지 2배 정도를 의미할 수 있다. 한편, 제2 영역(B)에서 제2 게이트 구조물(110b)은 제2 폭(W2)을 가지고 하나만 배치될 수 있다. 또한, 제2 게이트 구조물(110b)의 제1 방향(x 방향)으로 양 측면을 둘러싸는 제2 층간 절연막(120b)의 제1 방향(x 방향) 폭은 제2 폭(W2)과 유사하거나 제2 폭(W2)의 2배 이상일 수 있다. 그러나 제1 영역(A)에서의 제1 게이트 구조물(110a)의 개수나 제1 층간 절연막(120a)의 제1 방향 폭, 그리고 제2 영역(B)에서의 제2 게이트 구조물(110b)의 개수나 제2 층간 절연막(120b)의 제1 방향 폭이 상기 수치들에 한정되는 것은 아니다. 예컨대, 제2 영역(B)에서 제2 게이트 구조물(110b)이 2개 형성될 수도 있고, 2개의 제2 게이트 구조물들(110b) 사이의 제2 층간 절연막(120b)의 제1 방향 폭이 제2 폭(W2)과 유사할 수 있다.
한편, 제1 영역(A)에서, 제1 게이트 구조물(110a)의 상면은 평평(flat)할 수 있다. 또한, 제1 영역(A)에서, 제1 게이트 구조물들(110a) 사이의 제1 층간 절연막(120a)의 상면도 평평할 수 있다. 제1 층간 절연막(120a)의 상면은 인접하는 제1 게이트 구조물들(110a)의 상면과 동일 높이를 가지고 하나의 평면을 구성할 수 있다. 이는 제1 영역(A)에서, 제1 게이트 구조물(110a)과 그 사이의 제1 층간 절연막(120a)은 디자인 룰(design rule)을 가지고 비교적 좁은 폭을 가지고 형성되고, 그에 따라 제1 게이트 구조물(110a)에 대한 CMP(Chemical Mechanical Polishing) 공정에서 제1 게이트 구조물(110a)의 상면과 제1 층간 절연막(120a)의 상면이 함께 평평하게 형성되기 때문일 수 있다. 덧붙여, 제1 게이트 구조물(110a)과 제1 층간 절연막(120a) 사이에는 스페이서(130a)가 배치될 수 있고, 스페이서(130a)의 상면은 인접하는 제1 게이트 구조물(110a)과 제1 층간 절연막(120a)의 상면과 동일 높이를 가지고 역시 하나의 평면을 구성할 수 있다.
제2 영역(B)에서, 제2 게이트 구조물(110b)의 상면은 중심 부분이 볼록할 수 있다. 다시 말해서, 제2 게이트 구조물(110b)은 중심 부분에서 반도체 기판(101)의 상면(Fs)으로부터 중심 높이(Hgc)를 가지며, 에지 부분에서 반도체 기판(101)의 상면(Fs)으로부터 에지 높이(Hge)를 가질 수 있다. 중심 높이(Hgc)는 제2 게이트 구조물(110b)에서 가장 높고, 에지 높이(Hge)는 제2 게이트 구조물(110b)에서 가장 낮을 수 있다. 여기서, 제2 게이트 구조물(110b)은 게이트 절연막(112b)과 메탈 게이트 전극(114b)을 포함하므로, 제2 게이트 구조물(110b)의 에지 부분은 게이트 절연막(112b)의 에지 부분에 해당할 수 있다. 제2 게이트 구조물(110b)의 상면은 중심 부분에서 에지 부분으로 가면서 완만하게 기울어지는 경사를 가질 수 있다. 예컨대, 제2 게이트 구조물(110b)의 상면은 에지 부분에서 반도체 기판(101)의 상면과 제1 기울기(θ1)를 가질 수 있다.
한편, 제2 층간 절연막(120b)은 제2 게이트 구조물(110b)로부터 멀어질수록 반도체 기판(101)의 상면으로부터 낮은 높이를 가질 수 있다. 예컨대, 도 2에서 도시된 최외곽 부분이 제2 층간 절연막(120b)의 중심 부분이고 제2 게이트 구조물(110b)로부터 가장 멀리 떨어진 부분이라고 할 때, 제2 층간 절연막(120b)의 중심 부분은 반도체 기판(101)의 상면(Fs)으로부터 중심 높이(Hic)를 가지며, 제2 게이트 구조물(110b)에 인접하는 에지 부분은 반도체 기판(101)의 상면(Fs)으로부터 에지 높이(Hie)를 가질 수 있다. 중심 높이(Hic)는 제2 층간 절연막(120b)에서 가장 낮고, 에지 높이(Hie)는 제2 층간 절연막(120b)에서 가장 높을 수 있다. 여기서, 제2 층간 절연막(120b)은 제1 방향(x 방향)으로 일 측면이 제2 게이트 구조물(110b)에 인접하고, 타 측면은 다른 제2 게이트 구조물(110b) 또는 제2 게이트 구조물(110b) 이외의 다른 반도체 구조물에 인접할 수 있다. 제2 층간 절연막(120b)의 상면은 에지 부분에서 중앙 부분으로 가면서 완만하게 기울어지는 경사를 가질 수 있다. 예컨대, 제2 층간 절연막(120b)의 상면은 에지 부분에서 반도체 기판(101)의 상면과 제2 기울기(θ2)를 가질 수 있다. 한편, 제1 기울기(θ1)와 제2 기울기(θ2)는 동일할 수도 있고 다를 수도 있다.
덧붙여, 도시된 바와 같이 제2 게이트 구조물(110b)과 제2 층간 절연막(120b) 사이에는 스페이서(130b)가 배치될 수 있고, 스페이서(130b)의 상면은 반도체 기판(101)의 상면에 대하여 완만한 기울기를 가질 수 있다. 예컨대, 스페이서(130b)의 상면은 제2 게이트 구조물(110b)의 에지 부분과 제2 층간 절연막(120b)의 에지 부분을 부드럽게 연결하는 기울기를 가질 수 있다.
제2 영역(B)에서, 제2 게이트 구조물(110b)의 상면과 제2 층간 절연막(120b)의 상면이 반도체 기판(101)에 대하여, 완만한 기울기를 가지고 형성되는 이유는 제2 게이트 구조물(110b) 대한 CMP 공정에서 메탈인 제2 메탈 게이트 전극(114b)과 비메탈인 제2 층간 절연막(120b) 간의 식각 속도 차이에서 비롯할 수 있다. 예컨대, 적절한 연마제를 선택하여 CMP 공정을 진행하는 경우, 제2 층간 절연막(120b)의 식각 속도가 빨라 제2 층간 절연막(120b)이 제2 메탈 게이트 전극(114b)보다 빨리 식각될 수 있다. 그러나 제2 메탈 게이트 전극(114b)의 상면과 제2 층간 절연막(120b)의 상면이 경계 부분에서 단차를 가질 수는 없다. 따라서, 도시된 바와 같이 제2 메탈 게이트 전극(114b)의 상면이 제2 층간 절연막(120b)의 상면보다 높은 구조를 가지되, 완만한 경사를 가지고 연속적으로 이어지는 상면 구조를 가질 수 있다. 또한, 스페이서(130b)의 상면도 동일한 원리를 가지고, 제2 게이트 구조물(110b)과 제2 층간 절연막(120b)의 사이를 연결하면서 반도체 기판(101)에 대하여 완만한 경사를 가질 수 있다.
제1 영역(A)의 게이트 구조물(110a)은 일반적으로 디자인 룰에 따라 매우 조밀하게 형성되는 셀 영역의 트랜지스터를 구성할 수 있다. 또한, 제2 영역(B)의 게이트 구조물(110b)은 일반적으로 셀 영역 트랜지스터보다 크게 형성되는 로직 영역이나 주변 영역의 트랜지스터를 구성할 수 있다. 물론, 제1 영역(A)의 게이트 구조물(110a)과 제2 영역(B)의 게이트 구조물(110b)이 적용되는 영역이 상기 영역들에 한정되는 것은 아니다. 예컨대, 로직 영역의 트랜지스터에도 제1 영역(A)의 게이트 구조물(110a)이 적용될 수 있다.
한편, 도 2의 제1 영역(A)과 제2 영역(B)의 경계 부분에서, 제2 영역(B)의 제2 층간 절연막(120b)의 높이가 제1 영역(A)의 제1 층간 절연막(120a)의 높이보다 낮게 도시되고 있다. 이는 경계 부분이 제2 층간 절연막(120b)의 중앙 부분에 해당하기 때문이다. 그에 따라, 만약, 경계 부분이 제2 층간 절연막(120b)의 에지 부분에 해당한다면, 제2 층간 절연막(120b)의 높이와 제1 층간 절연막(120a)의 높이가 거의 동일 높이로 나타날 수 있다. 또한, 제1 영역(A)의 게이트 구조물(110a)은 일반적으로 셀 영역의 트랜지스터를 구성할 수 있다. 또한, 이하의 다른 실시예들에서도 동일한 개념이 적용될 수 있다.
본 실시예의 따른 반도체 소자(100)에서, 제1 영역(A)에는 폭이 좁고 상면이 평평한 제1 게이트 구조물(110a)이 배치되고, 제2 영역(B)에는 폭이 넓고 상면이 볼록한 제2 게이트 구조물(110b)이 배치될 수 있다. 또한, 제1 영역(A)에는 복수 개의 제1 게이트 구조물(110a)이 배치되고, 제2 영역(B)에는 하나의 제2 게이트 구조물(110b)이 배치될 수 있다. 이와 같이, 제1 영역(A)과 제2 영역(B)에 다른 구조와 다른 개수의 게이트 구조물들이 배치됨으로써, 전체 반도체 소자(100)의 신뢰성 및 동작 성능이 향상될 수 있다. 예컨대, 제1 영역(A)에서 동일한 구조의 제1 게이트 구조물들(110a)이 형성됨으로써, 균일한 특성을 갖는 트랜지스터들이 구현될 수 있고, 그에 따라 반도체 소자(100)의 신뢰성 향상에 기여할 수 있다. 또한, 제2 영역(B)에서, 에지 부분에서 완만한 경사를 갖는 제2 게이트 구조물(110b)이 형성됨으로써, 에지 부분에서의 불량이 감소하여 동작 성능이 향상된 트랜지스터가 구현되어 반도체 소자(100)의 신뢰성 및 동작 성능 향상에 기여할 수 있다.
도 4 내지 도 8은 본 발명의 일 실시예들에 따른 반도체 소자에 대한 단면도들로서, 도 2의 반도체 소자에 대한 단면도에 대응하는 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 3에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4를 참조하면, 본 실시예의 반도체 소자(100a)는 게이트 구조물(110a1, 110b1)의 구조에서, 도 1 내지 도 3의 반도체 소자(100)와 다를 수 있다. 예컨대, 제1 게이트 구조물(110a1)과 제2 게이트 구조물(110b1) 각각은 게이트 절연막(112a1, 112b1), 하부 메탈 게이트 전극(114a1, 114b1), 및 상부 메탈 게이트 전극(116a1, 116b1)을 포함할 수 있다.
게이트 절연막(112a1, 112b1)은 하부 메탈 게이트 전극(114a1, 114b1)과 반도체 기판(101) 사이에만 개재되는 구조를 가질 수 있다. 즉, 하부 메탈 게이트 전극(114a1, 114b1)의 측면에는 형성되지 않을 수 있다. 게이트 절연막(112a1, 112b1)의 재질이나 형성 방법 등은 도 1 내지 도 3에서 설명한 바와 같다.
하부 메탈 게이트 전극(114a1, 114b1)은 예를 들어, TiN, TaN, TaC, TaCN, TiAl, TiAlC 중 적어도 하나를 포함하여 형성될 수 있다. 이러한 하부 메탈 게이트 전극(114a1, 114b1)은 일함수 조절막 및/또는 장벽 메탈막의 기능을 할 수 있다. 그에 따라, 하부 메탈 게이트 전극(114a1, 114b1)은 장벽 메탈막을 포함하거나 또는 장벽 메탈막과 별도로 형성될 수 있다.
상부 메탈 게이트 전극(116a1, 116a2)은 도 1 내지 도 3의 반도체 소자(100)에서의 메탈 게이트 전극(114a, 114b)에 대응할 수 있다. 그에 따라, 상부 메탈 게이트 전극(116a1, 116a2)의 재질이나 형성 방법 등은 도 1 내지 도 3의 반도체 소자(100)에서 설명한 바와 같다.
또한, 도시하지는 않았지만, 제1 게이트 구조물(110a1)과 제2 게이트 구조물(110b1)은 일함수 조절막을 포함할 수 있다. 상기 일함수 조절막은 하부 메탈 게이트 전극(114a1, 114b1)과 상부 메탈 게이트 전극(116a1, 116b1)의 사이에 형성되거나, 또는 하부 메탈 게이트 전극(114a1, 114b1)의 하부에 형성될 수 있다.
본 실시예의 반도체 소자(100a)에서도, 제1 영역(A)에 배치된 제1 게이트 구조물(110a1)은 제1 방향(x 방향)의 폭이 좁고, 상면이 평평할 수 있다. 또한, 제2 영역(B)에 배치된 제2 게이트 구조물(110b1)은 제1 방향(x 방향)의 폭이 넓고, 상면이 볼록할 수 있다. 제1 게이트 구조물(110a1)과 제2 게이트 구조물(110b1), 층간 절연막(120a, 120b), 및 스페이서(130a, 130b)의 폭과 구조에 대한 구체적인 내용 등은 도 1 내지 도 3에서 설명한 바와 같다.
참고로, 도 1 내지 도 3의 반도체 소자(100)에서, 제1 게이트 구조물(110a)의 제1 폭(W1)과 제2 게이트 구조물(110b)의 제2 폭(W2)은 메탈 게이트 전극(114a, 114b)의 측면의 게이트 절연막(112a, 112b)의 두께까지 포함하였으나, 본 실시예의 반도체 소자(100a)에서는 게이트 절연막(112a1, 112b1)이 하부 메탈 게이트 전극(114a1, 114b1)의 측면에는 형성되지 않으므로, 제1 게이트 구조물(110a1)의 제1 폭(W1)과 제2 게이트 구조물(110b1)의 제2 폭(W2)은 하부 메탈 게이트 전극(114a1, 114b1)과 상부 메탈 게이트 전극(116a1, 116a2)의 제1 방향(x 방향) 폭만을 포함할 수 있다.
도 5를 참조하면, 본 실시예의 반도체 소자(100b)는 게이트 구조물(110a2, 110b2)의 구조에서, 도 1 내지 도 3의 반도체 소자(100)와 다를 수 있다. 예컨대, 제1 게이트 구조물(110a2)과 제2 게이트 구조물(110b2) 각각은 게이트 절연막(112a2, 112b2), 하부 메탈 게이트 전극(114a2, 114b2), 및 상부 메탈 게이트 전극(116a2, 116b2)을 포함할 수 있다.
게이트 절연막(112a2, 112b2)의 구조는 도 1 내지 도 3의 반도체 소자(100)에서의 게이트 절연막(112a, 112b)과 유사한 구조를 가질 수 있다. 즉, 게이트 절연막(112a2, 112b2) 각각은 하부 메탈 게이트 전극(114a2, 114b2)의 하면뿐만 아니라 측면에도 형성될 수 있다. 게이트 절연막(112a2, 112b2)의 재질은 도 1 내지 도 3의 반도체 소자(100)에서 설명한 바와 같다.
또한, 하부 메탈 게이트 전극(114a2, 114b2), 및 상부 메탈 게이트 전극(116a2, 116b2)의 구조 및 재질은 도 4의 반도체 소자(100a)의 하부 메탈 게이트 전극(114a1, 114b1), 및 상부 메탈 게이트 전극(116a1, 116b1)에 대해 설명한 바와 같다.
도 6을 참조하면, 본 실시예의 반도체 소자(100c)는 게이트 구조물(110a3, 110b3)의 구조에서, 도 1 내지 도 3의 반도체 소자(100)와 다를 수 있다. 예컨대, 제1 게이트 구조물(110a3)과 제2 게이트 구조물(110b3) 각각은 게이트 절연막(112a3, 112b3), 및 메탈 게이트 전극(114a3, 114b3)을 포함할 수 있다.
게이트 절연막(112a3, 112b3)은 도 4의 반도체 소자(100a)에서와 같이 메탈 게이트 전극(114a3, 114b3)과 반도체 기판(101) 사이에만 배치되고 메탈 게이트 전극(114a3, 114b3)의 측면에는 형성되지 않을 수 있다.
메탈 게이트 전극(114a3, 114b3)은 게이트 절연막(112a3, 112b3) 상에 형성될 수 있고, 외곽으로 장벽 메탈막을 포함할 수 있다. 이러한 메탈 게이트 전극(114a3, 114b3)의 재질이나 형성 방법 등은 도 1 내지 도 3의 반도체 소자(100)에서 설명한 바와 같다.
도 7을 참조하면, 본 실시예의 반도체 소자(100d)는 게이트 구조물(110a4, 110b4)의 구조에서, 도 1 내지 도 3의 반도체 소자(100)와 다를 수 있다. 예컨대, 제1 게이트 구조물(110a4)과 제2 게이트 구조물(110b4) 각각은 게이트 절연막(112a4, 112b4), 하부 메탈 게이트 전극(114a4, 114b4) 및 상부 메탈 게이트 전극(116a4, 116b4)을 포함할 수 있다.
게이트 절연막(112a4, 112b4)은 도 4의 반도체 소자(100a)에서와 같이 하부 메탈 게이트 전극(114a4, 114b4)과 반도체 기판(101) 사이에만 배치될 수 있다. 또한, 하부 메탈 게이트 전극(114a4, 114b4)도 상부 메탈 게이트 전극(116a4, 116b4)과 게이트 절연막(112a4, 112b4) 사이에만 형성될 수 있다. 즉, 하부 메탈 게이트 전극(114a4, 114b4)은 도 4의 반도체 소자(100a)에서와 달리 상부 메탈 게이트 전극(116a4, 116b4)의 측면에는 형성되지 않을 수 있다.
게이트 절연막(112a4, 112b4), 하부 메탈 게이트 전극(114a4, 114b4) 및 상부 메탈 게이트 전극(116a4, 116b4)의 재질이나 형성 방법 등은 도 4의 반도체 소자(100a)에서 설명한 바와 같다.
도 5 내지 도 7의 반도체 소자(100b, 100c, 100d)에서, 제1 영역(A)에 배치된 제1 게이트 구조물(110a2, 110a3, 110a4)은 제1 방향(x 방향)의 폭이 좁고, 상면이 평평하고, 제2 영역(B)에 배치된 제2 게이트 구조물(110b2, 110b3, 110b4)은 제1 방향(x 방향)의 폭이 넓고, 상면이 볼록할 수 있다. 또한, 도 1 내지 도 3의 반도체 소자(100)에서 설명한 바와 같이, 제1 영역(A)에서 제1 게이트 구조물(110a2, 110a3, 110a4), 스페이서(130a), 및 층간 절연막(120a)의 상면은 동일 높이를 가지고 하나의 평면을 구성하며, 제2 영역(B)에서 제2 게이트 구조물(110b2, 110b3, 110b4), 스페이서(130b) 및 층간 절연막(120b)의 상면은 제2 게이트 구조물(110b2, 110b3, 110b4)의 중앙 부분에서 층간 절연막(120b)의 중앙 부분으로 갈수록 점차 낮아지는 완만한 경사를 가질 수 있다.
도 8을 참조하면, 본 실시예의 반도체 소자(100e)는 게이트 구조물(110a5, 110a5-1, 110b5-1)의 구조에서, 지금까지의 반도체 소자(100, 100a, 100b, 100c, 100d)와는 다를 수 있다. 예컨대, 제1 영역(A)에는 n형 제1 게이트 구조물(110a5)과 p형 제1 게이트 구조물(110a5-1)이 형성되고, 제2 영역(B)에는 제2 게이트 구조물(110b5-1)이 형성될 수 있다.
n형 제1 게이트 구조물(110a5)은 게이트 절연막(112a5), 하부 메탈 게이트 전극(114a5), 장벽 메탈막(116a5) 및 상부 메탈 게이트 전극(118a5)을 포함할 수 있다. 게이트 절연막(112a5)은 하부 메탈 게이트 전극(114a5)의 하면과 측면을 감싸는 구조로 형성될 수 있다. 게이트 절연막(112a5)의 재질과 형성 방법은 도 1 내지 도 3의 반도체 소자(100)에서 설명한 바와 같다.
하부 메탈 게이트 전극(114a5)은 게이트 절연막(112a5) 상에 형성되고, 장벽 메탈막(116a5)의 하면과 측면을 감싸는 구조로 형성될 수 있다. 이러한 하부 메탈 게이트 전극(114a5)은 예컨대, TiN, TaN, TaC, TaCN, TiAl, TiAlC 중 적어도 하나를 포함하여 형성될 수 있고, 일함수 조절막 기능을 할 수 있다. 본 실시예의 반도체 소자(100e)에서, 하부 메탈 게이트 전극(114a5)은 TiAlC로 형성될 수 있다. 도시하지는 않았지만, 하부 메탈 게이트 전극(114a5)은 게이트 절연막(112a5) 상에 얇게 형성된 캡(Cap) 절연막을 포함할 수 있다. 상기 캡 절연막은 장벽 메탈막의 기능을 하며, 예컨대, TiN으로 형성될 수 있다.
장벽 메탈막(116a5)은 하부 메탈 게이트 전극(114a5) 상에 상부 메탈 게이트 전극(118a5)의 하면과 측면을 감싸는 구조로 형성될 수 있다. 장벽 메탈막(116a5)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 본 실시예의 반도체 소자(100e)에서, 장벽 메탈막(116a5)은 TiN으로 형성될 수 있다.
상부 메탈 게이트 전극(118a5)은 장벽 메탈막(116a5) 상에 형성될 수 있다. 상부 메탈 게이트 전극(118a5)은 도 1 내지 도 3의 반도체 소자(100)에서의 메탈 게이트 전극(114a, 114b)에 대응할 수 있다. 그에 따라, 상부 메탈 게이트 전극(118a5)의 재질이나 형성 방법 등은 도 1 내지 도 3의 반도체 소자(100)에서 설명한 바와 같다. 본 실시예의 반도체 소자(100e)에서, 상부 메탈 게이트 전극(118a5)은 예컨대, W으로 형성될 수 있다.
p형 제1 게이트 구조물(110a5-1)은 게이트 절연막(112a5), 하부 메탈 게이트 전극(114a5-1), 및 장벽 메탈막(116a5)을 포함할 수 있다. 게이트 절연막(112a5)의 구조, 재질 및 형성 방법 등은 n형 제1 게이트 구조물(110a5)의 게이트 절연막(112a5)에 대해 같이 설명한 바와 같다.
하부 메탈 게이트 전극(114a5-1)은 게이트 절연막(112a5) 상에 형성되고, 장벽 메탈막(116a5)의 하면과 측면을 감싸는 구조로 형성될 수 있다. 이러한 하부 메탈 게이트 전극(114a5-1)은 n형 제1 게이트 구조물(110a5)의 하부 메탈 게이트 전극(114a5)보다 두껍게 형성될 수 있다. 하부 메탈 게이트 전극(114a5-1)은 예컨대, p형 일함수 조절막을 더 포함할 수 있다. 다시 말해서, 하부 메탈 게이트 전극(114a5-1)은 p형 일함수 조절막과 n형 제1 게이트 구조물(110a5)의 하부 메탈 게이트 전극(114a5)에 해당하는 공통 일함수 조절막을 포함할 수 있다. 상기 p형 일함수 조절막은 예컨대, TiN으로 형성되고, 공통 일함수 조절막은 TiAlC로 형성될 수 있다. 한편, 하부 메탈 게이트 전극(114a5-1)은 p형 일함수 조절막과 공통 일함수 조절막 사이에 캡 절연막을 더 포함할 수 있다. 캡 절연막은 p형 일함수 조절막과 같은 TiN으로 형성될 수 있다.
장벽 메탈막(116a5)은 하부 메탈 게이트 전극(114a5-1) 상에 형성될 수 있다. 장벽 메탈막(116a5)은 n형 제1 게이트 구조물(110a5)의 장벽 메탈막(116a5)과 동일한 재질로 형성될 수 있다. 예컨대, 장벽 메탈막(116a5)은 TiN으로 형성될 수 있다. p형 제1 게이트 구조물(110a5-1)에는 상부 메탈 게이트 전극(118a5)이 형성되지 않을 수 있다. 이는 하부 메탈 게이트 전극(114a5-1)이 두껍게 형성됨에 따라 상부 메탈 게이트 전극(118a5)이 형성될 공간이 부족한데 기인할 수 있다. 이에 대해서는 도 24a 내지 도 24d 부분에서 좀더 상세히 설명한다. 그러나 p형 제1 게이트 구조물(110a5-1)에 상부 메탈 게이트 전극(118a5)이 형성되는 것이 배제되는 것은 아니다. 예컨대, 하부 메탈 게이트 전극(114a5-1)이 얇게 형성되거나 또는 p형 제1 게이트 구조물(110a5-1)의 제1 방향(x 방향) 폭이 큰 경우에는 p형 제1 게이트 구조물(110a5-1)에 상부 메탈 게이트 전극(118a5)이 형성될 수 있다.
제2 게이트 구조물(110b5-1)은 게이트 절연막(112b5), 하부 메탈 게이트 전극(114b5-1), 장벽 메탈막(116b5) 및 상부 메탈 게이트 전극(118b5)을 포함할 수 있다. 이러한 제2 게이트 구조물(110b5-1)은 층상 구조의 측면에서는 n형 제1 게이트 구조물(110a5)과 유사하나, 하부 메탈 게이트 전극(114b5-1)이 p형 제1 게이트 구조물(110a5-1)의 하부 메탈 게이트 전극(114a5-1)과 동일 재질 및 구조로 형성된다는 측면에서, n형 제1 게이트 구조물(110a5)과는 다를 수 있다.
다시 말해서, 제2 게이트 구조물(110b5-1)의 게이트 절연막(112b5), 및 장벽 메탈막(116b5) 및 상부 메탈 게이트 전극(118b5)은 n형 제1 게이트 구조물(110a5)의 게이트 절연막(112a5), 및 장벽 메탈막(116a5) 및 상부 메탈 게이트 전극(118a5)에 대해 설명한 바와 같다. 또한, 제2 게이트 구조물(110b5-1)의 하부 메탈 게이트 전극(114b5-1)은 p형 일함수 조절막, 캡 절연막 및 공통 일함수 조절막을 포함하고, n형 제1 게이트 구조물(110a5)의 하부 메탈 게이트 전극(114a5)보다 두껍게 형성될 수 있다.
한편, 제2 게이트 구조물(110b5-1)의 제1 방향(x 방향) 폭은 p형 제1 게이트 구조물(110a5-1)의 제1 방향(x 방향) 폭보다 크고, 그에 따라 상부 메탈 게이트 전극(118b5)이 장벽 메탈막(116b5) 상에 형성될 수 있다.
본 실시예의 반도체 소자(100e)에서, 제2 영역(B)의 제2 게이트 구조물(110b5-1)의 하부 메탈 게이트 전극(114b5-1)이 p형 제1 게이트 구조물(110a5-1)의 하부 메탈 게이트 전극(114a5-1)과 같은 구조 및 재질로 형성되었지만, 기능에 따라 n형 제1 게이트 구조물(110a5)의 하부 메탈 게이트 전극(114a5)과 같은 구조 및 재질로 형성될 수도 있다. 또한, 제1 영역(A)에서, p형 제1 게이트 구조물(110a5-1)이 하나만 배치되는 것으로 예시되고 있는데, n형 제1 게이트 구조물(110a5)과 p형 제1 게이트 구조물(110a5-1)의 개수는 제한되지 않고 다양하게 조절될 수 있다. 더 나아가, 제1 영역(A)에 n형 제1 게이트 구조물(110a5)과 p형 제1 게이트 구조물(110a5-1)이 혼합 배치되지 않고, 어느 하나의 채널형의 제1 게이트 구조물만이 배치될 수도 있다.
본 실시예의 반도체 소자(100e)에서도, 제1 영역(A)에 배치된 n형 및 p형 제1 게이트 구조물(110a5, 110a5-1)은 제1 방향(x 방향)의 폭이 좁고, 상면이 평평할 수 있다. 제2 영역(B)에 배치된 제2 게이트 구조물(110b5-1)은 제1 방향(x 방향)의 폭이 넓고, 상면이 볼록할 수 있다. 한편, 제1 영역(A)에서, n형 제1 게이트 구조물(110a5)과 p형 제1 게이트 구조물(110a5-1)의 제1 방향(x 방향) 폭은 동일할 수 있다. 그러나 경우에 따라, 어느 한쪽이 더 크게 형성될 수도 있다.
도 1 내지 도 3의 반도체 소자(100)에서 설명한 바와 같이, 본 실시예의 반도체 소자(100e)에서도 제1 영역(A)에서 n형 및 p형 제1 게이트 구조물(110a5, 110a5-1), 스페이서(130a), 및 층간 절연막(120a)의 상면은 동일 높이를 가지고 하나의 평면을 구성하며, 제2 영역(B)에서 제2 게이트 구조물(110b5-1), 스페이서(130b) 및 층간 절연막(120b)의 상면은 제2 게이트 구조물(110b5-1)의 중앙 부분에서 층간 절연막(120b)의 중앙 부분으로 갈수록 점차 낮아지는 완만한 경사를 가질 수 있다.
지금까지 다양한 구조의 게이트 구조물을 포함한 반도체 소자들(100, 100a, 100b, 100c, 100d, 100e)에 대해 설명하였다. 그러나 본 실시예의 기술적 사상이 상기 반도체 소자들(100, 100a, 100b, 100c, 100d, 100e)에 한정되는 것은 아니다. 예컨대, 어느 한 영역에서의 게이트 구조물은 채널 길이에 대응하는 폭이 좁고 상면이 평평한 구조를 갖는 반면, 다른 한 영역에서의 게이트 구조물은 채널 길이에 대응하는 폭이 넓고 상면이 볼록한 구조를 갖는 경우, 게이트 구조물 내부의 구체적인 구조에 상관없이 모두 본 발명의 기술적 사상에 속한다고 할 것이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자에 대한 사시도이고, 도 10은 도 9의 반도체 소자의 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도이며, 도 11은 도 9의 반도체 소자의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 부분을 절단하여 보여주는 단면도이며, 도 12는 도 10의 반도체 소자의 M2 부분을 확대하여 보여주는 확대도이다.
도 9 내지 도 12를 참조하면, 먼저, 본 실시예의 반도체 소자(200)는 반도체 기판(201) 상에 핀(fin, 240a, 240b) 구조의 활성 영역을 포함하며, 제1 영역(A)과 제2 영역(B)은 각각 도 1 내지 도 3의 반도체 소자(100)에서의 제1 영역(A)과 제2 영역(B)에 대응할 수 있다.
구체적으로, 본 실시예의 반도체 소자(200)는 반도체 기판(201), 핀(240a, 240b), 소자 분리막(250a, 250b), 게이트 구조물(210a, 220b) 및 층간 절연막(220a, 220b)을 포함할 수 있다.
반도체 기판(201)은 도 1 내지 도 3의 반도체 소자(100)의 반도체 기판(101)에 대응할 수 있고, 그에 따라, 자세한 설명은 생략한다.
핀(240a, 240b)은 반도체 기판(201)으로부터 돌출된 구조로 형성되고 제1 방향(x 방향으로) 연장하는 구조를 가질 수 있다. 핀(240a, 240b)은 반도체 기판(201) 상으로 제2 방향(y 방향)을 따라 복수 개 형성될 수 있다. 핀(240a, 240b)은 제1 영역(A)의 제1 핀(240a)과 제2 영역(B)의 제2 핀(240b)을 포함할 수 있다. 제1 핀(240a)과 제2 핀(240b)은 소자 분리막 등을 통해 전기적으로 절연될 수 있다. 그러나 제1 핀(240a)과 제2 핀(240b)이 서로 연결되는 것이 전적으로 배제되는 것은 아니다. 또한, 본 실시예에서 제1 핀(240a)과 제2 핀(240b)이 동일 방향으로 연장하고 있지만 서로 다른 방향으로 연장할 수도 있다.
제1 핀(240a)과 제2 핀(240b) 각각은 하부 핀(240a-1, 240b-1)과 상부 핀(240a-2, 240b-2)을 포함할 수 있다. 하부 핀(240a-1, 240b-1)은 반도체 기판(101)을 기반으로 형성된 부분이고, 상부 핀(240a-2, 240b-2)은 하부 핀(240a-1, 240b-1)에서 성장한 에피막으로 형성될 수 있다. 도 10에서 도시된 바와 같이, 게이트 구조체(210a, 210b)를 기준으로 상부 핀(240a-2, 240b-2)은 소스/드레인 영역을 구성하며, 하부 핀(240a-1, 240b-1)은 게이트 구조체(210a, 210b) 하부에서 채널 영역을 구성할 수 있다.
이와 같이 제1 핀(240a)과 제2 핀(240b)이 에피막의 상부 핀(240a-2, 240b-2)을 포함할 때, 제1 핀(240a)과 제2 핀(240b)은 반도체 원소인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀(240a)과 제2 핀(240b)은 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 예컨대, 제1 핀(240a)과 제2 핀(240b)은 IV-IV족 화합물 반도체로서, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 또한, 제1 핀(240a)과 제2 핀(240b)은 III-V족 화합물 반도체로서, 예컨대, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 어느 하나를 포함할 수 있다. 제1 핀(240a)과 제2 핀(240b)의 구조와 형성 방법에 대해서는 도 25a 내지 도 26g 부분에서 좀더 상세히 설명한다.
한편, 핀(240a, 240b)의 상부 핀(240a-2, 240b-2)은 게이트 구조물(210a, 210b)의 양측에, 하부 핀(240a-1, 240b-1) 상에 형성되며, 요구되는 트랜지스터의 채널형에 따라, 압축 스트레스 물질 또는 인장 스트레스 물질을 포함할 수 있다. 예컨대, p형 트랜지스터가 형성되는 경우에, 게이트 구조물(210a, 210b)의 양 측면의 상부 핀(240a-2, 240b-2)은 압축 스트레스 물질을 포함할 수 있다. 구체적으로, 하부 핀(240a-1, 240b-1)이 실리콘으로 형성된 경우, 상부 핀(240a-2, 240b-2)은 압축 스트레스 물질로서, 실리콘에 비해서 격자상수가 큰 물질, 예컨대, 실리콘저마늄(SiGe)으로 형성될 수 있다. 또한, n형 트랜지스터가 형성되는 경우에, 제1 게이트 구조물(210a, 210b)의 양 측면의 상부 핀(240a-2, 240b-2)은 인장 스트레스 물질을 포함할 수 있다. 구체적으로 하부 핀(240a-1, 240b-1)이 실리콘으로 형성된 경우, 상부 핀(240a-2, 240b-2)은 인장 스트레스 물질로서 실리콘이거나 또는 실리콘보다 격자 상수가 작은 물질, 예컨대. 실리콘카바이드(SiC)로 형성될 수 있다.
덧붙여, 본 실시예에의 반도체 소자(200)에서, 상부 핀(240a-2, 240b-2)은 다양한 형상을 가질 수 있다. 예컨대, 제1 방향(x 방향)에 수직하는 단면 상에서 상부 핀(240a-2, 240b-2)은 다이아몬드, 원, 타원, 다각형 등 다양한 형태를 가질 수 있다. 도 9는 예시적으로 오각형의 다이아몬드 형상을 도시하고 있다.
소자 분리막(250a, 250b)은 반도체 기판(201) 상에 형성되고, 제1 영역(A)의 제1 소자 분리막(250a)과 제2 영역(B)의 제2 소자 분리막(250b)을 포함할 수 있다. 제1 소자 분리막(250a)은 제1 핀(240a)의 하부 핀(240a-1)의 양 측면을 감싸도록 형성되고, 제2 소자 분리막(250b)은 제2 핀(240b)의 하부 핀(240b-1)의 양 측면을 감싸도록 형성될 수 있다.
소자 분리막(250a, 250b)은 도 1 내지 도 3의 반도체 소자(100)의 소자 분리막(105a, 105b)에 대응하며, 제2 방향(y 방향)을 따라 배치되는 핀들 사이를 전기적으로 분리하는 기능을 할 수 있다. 이러한 소자 분리막(250a, 250b)은 예컨대, 실리콘산화막, 실리콘질화막, 실리콘산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 소자 분리막(250a, 250b)의 일부는 제1 핀(240a)과 제2 핀(240b)을 전기적으로 분리할 수도 있다.
한편, 핀(240a, 240b)의 상부 핀(240a-2, 240b-2)은 소자 분리막(250a, 250b)에 의해 둘러싸이지 않고 돌출된 구조를 가질 수 있다. 또한, 도 11에 도시된 바와 같이 핀(240a, 240b)의 하부 핀(240a-1, 240b-1) 중 게이트 구조물(210a, 210b) 하부에 배치된 하부 핀(240a-1, 240b-1) 부분은 소자 분리막(250a, 250b)으로부터 돌출된 구조를 가질 수 있다.
게이트 구조물(210a, 210b)은 소자 분리막(250a, 250b) 상에 핀(240a, 240b)을 가로질러 제2 방향(y 방향)으로 연장하며, 제1 방향(x 방향)을 따라 배치될 수 있다. 게이트 구조물(210a, 210b)은 제1 영역(A)의 제1 게이트 구조물(210a)과 제2 영역(B)의 제2 게이트 구조물(210b)을 포함할 수 있다.
게이트 구조물(210a, 210b)은 도 1 내지 도 3의 반도체 소자(100)의 게이트 구조물(110a, 110b)에 대응할 수 있다. 다만, 본 실시예의 반도체 소자(200)에서, 게이트 구조물(210a, 210b)은 도 5의 반도체 소자(100b)와 유사하게 게이트 절연막(212a, 212b), 하부 메탈 게이트 전극(214a, 214b)과 상부 메탈 게이트 전극(216a, 216b)을 포함할 수 있다.
제1 게이트 구조물(210a)은 제1 핀(240a)을 감싸는 구조로 형성되고, 제2 게이트 구조물(210b)은 제1 핀(240b)을 감싸는 구조로 형성될 수 있다. 좀더 구체적으로, 제1 게이트 구조물(210a)은 제1 핀(240a)의 하부 핀(240a-1)의 상면과 측면 일부를 감싸고, 제2 게이트 구조물(210b)은 제2 핀(240b)의 하부 핀(240b-1)의 상면과 측면 일부를 감싸는 구조로 형성될 수 있다. 이러한 게이트 구조물(210a, 210b)의 구조는 도 25a 내지 도 26g 부분에서 좀더 명확해질 수 있다. 게이트 구조물(210a, 210b)의 구조를 제외하고 재질이나 형성 방법 등은 도 1 내지 도 3의 반도체 소자(100) 및 도 5의 반도체 소자(100b)에서 설명한 바와 같다.
층간 절연막(220a, 220b)은 소자 분리막(250a, 250b) 상에 핀(240a, 240b)을 덮도록 형성될 수 있다. 층간 절연막(220a, 220b)은 제1 영역(A)의 제1 층간 절연막(220a)과 제2 영역(B)의 제2 층간 절연막(220b)을 포함할 수 있다. 제1 층간 절연막(220a)은 제1 소자 분리막(250a) 상에 제1 핀(240a)을 덮고 제1 게이트 구조체들(210a) 사이에 형성되며, 제2 층간 절연막(220b)은 제2 소자 분리막(250b) 상에 제2 핀(240b)을 덮고 제2 게이트 구조체(210b) 양 측면에 형성될 수 있다.
층간 절연막(220a, 220b)은 활성 영역인 핀(240a, 240b)이 돌출되어 형성됨에 따라 핀(240a, 240b)의 상면과 측면의 일부를 감싸는 구조를 가질 수 있다. 구체적으로, 층간 절연막(220a, 220b)은 핀(240a, 240b)의 상부 핀(240a-2, 240b-2)을 감싸는 구조로 형성될 수 있다. 이러한 층간 절연막(220a, 220b)은 도 1 내지 도 3의 반도체 소자(100)의 층간 절연막(120a, 120b)에 대응할 수 있다. 따라서, 층간 절연막(220a, 220b)의 재질이나 형성 방법 등은 도 1 내지 도 3의 반도체 소자(100)에서 설명한 바와 같다.
층간 절연막(220a, 220b)과 게이트 구조물(210a, 210b) 사이에는 스페이서(230a, 230b)가 형성될 수 있다. 스페이서(230a, 230b)는 게이트 구조물(210a, 210b)의 양 측면을 감싸는 구조로 제2 방향(y 방향)으로 연장하는 구조를 가지며, 또한, 게이트 구조물(210a, 210b)과 유사하게 핀(240a, 240b)을 가로지르며 핀(240a, 240b)의 상면과 측면을 둘러싸는 구조를 가질 수 있다. 이러한 스페이서(230a, 230b)는 도 1 내지 도 3의 반도체 소자(100)의 스페이서(130a, 130b)에 대응할 수 있다. 따라서, 스페이서(230a, 230b)의 재질 등은 도 1 내지 도 3의 반도체 소자(100)에서 설명한 바와 같다.
전술한 도 1 내지 도 8의 반도체 소자(100, 100a, 100b, 100c, 100d, 100e)의 구조와 유사하게, 본 실시예의 반도체 소자(200)에서도 제1 게이트 구조물(210a)의 제1 방향(x 방향) 폭은 좁고 제2 게이트 구조물(210b)의 제1 방향(x 방향) 폭은 넓을 수 있다. 예컨대, 제1 게이트 구조물(210a)의 제1 방향(x 방향) 폭은 80㎚ 미만이고, 제2 게이트 구조물(210b)의 제1 방향(x 방향) 폭은 80㎚ 이상일 수 있다. 또한, 제1 게이트 구조물(210a)과 제2 게이트 구조물(210b)을 비교하여 설명하면, 제2 게이트 구조물(210b)의 제1 방향(x 방향) 폭은 제1 게이트 구조물(210a)의 제1 방향(x 방향) 폭의 2배 이상일 수 있다. 물론, 제1 게이트 구조물(210a)과 제2 게이트 구조물(210b)의 제1 방향(x 방향) 폭이 상기 수치들에 한정되는 것은 아니다.
또한, 도시된 바와 같이, 제1 게이트 구조물(210a), 제1 층간 절연막(220a), 및 스페이서(230a)의 상면은 평평하고, 반도체 기판(201)의 상면(Fs')으로부터 동일한 높이를 가질 수 있다. 그에 따라, 제1 게이트 구조물(210a), 제1 층간 절연막(220a), 및 스페이서(230a)의 상면은 하나의 평면을 구성할 수 있다. 한편, 제2 게이트 구조물(210b)의 상면은 중심에서 볼록하고 외곽으로 갈수록 낮아지는 구조를 가질 수 있다. 구체적으로, 제2 게이트 구조물(210b)은 중심 부분에서 하부 핀(240b-1) 상면으로부터 중심 높이(Hgc)를 가지며, 에지 부분에서 하부 핀(240b-1) 상면으로부터 에지 높이(Hge)를 가질 수 있다. 중심 높이(Hgc)가 제2 게이트 구조물(210b)에서 가장 높고, 에지 높이(Hge)가 제2 게이트 구조물(210b)에서 가장 낮을 수 있다. 또한, 제2 층간 절연막(220b)의 경우, 중심 부분은 상부 핀(240b-2)의 상면으로부터 중심 높이(Hic)를 가지며, 제2 게이트 구조물(210b)에 인접하는 에지 부분은 상부 핀(240b-2)의 상면으로부터 에지 높이(Hie)를 가질 수 있다. 중심 높이(Hic)는 제2 층간 절연막(220b)에서 가장 낮고, 에지 높이(Hie)는 제2 층간 절연막(220b)에서 가장 높을 수 있다. 제2 게이트 구조물(210b)과 제2 층간 절연막(220b) 사이에 개재된 스페이서(230b)의 상면은 반도체 기판(201)의 상면(Fs')에 대하여 완만한 기울기를 가질 수 있다. 예컨대, 스페이서(230b)의 상면은 제2 게이트 구조물(210b)의 에지 부분과 층간 절연막(220b)의 에지 부분을 부드럽게 연결하는 기울기를 가질 수 있다.
참고로, 전술한 제2 게이트 구조물(210b)의 상면과 제2 층간 절연막(220b)의 상면의 높이에 대한 내용은 도 9의 Ⅱ-Ⅱ' 부분, 즉 핀(240a, 240b)의 제2 방향(y 방향) 중심 부분을 자른 단면을 기준으로 한 것이다. 만약, 핀(240a, 240b)이 존재하지 않는 부분을 자른 단면을 기준으로 하는 경우에는, 제2 게이트 구조물(210b)의 상면과 제2 층간 절연막(220b)의 상면의 높이는 반도체 기판(201)의 상면(Fs')이나 소자 분리막(250a, 250b)의 상면을 기준으로 설명될 수 있다. 또한, 반도체 기판(201)의 상면(Fs')이나 소자 분리막(250a, 250b)의 상면을 기준으로 설명하여도 상기 내용은 거의 동일할 수 있다.
결국, 본 실시예의 반도체 소자(200)에서도, 제1 영역(A)의 제1 게이트 구조물(210a)은 제1 방향(x 방향)의 폭이 좁고 상면이 평평하며, 제2 영역(B)의 제2 게이트 구조물(210b)은 제1 방향(x 방향)의 폭이 넓고 상면이 볼록할 수 있다. 또한, 제1 영역(A)에서 제1 게이트 구조물(210a), 스페이서(230a), 및 층간 절연막(220a)의 상면은 동일한 높이를 가지고 하나의 평면을 구성하며, 제2 영역(B)에서 제2 게이트 구조물(210b), 스페이서(230b) 및 층간 절연막(220b)의 상면은 제2 게이트 구조물(210b)의 중앙 부분에서 층간 절연막(220b)의 중앙 부분으로 갈수록 점차 낮아지는 완만한 경사를 가질 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도로서, 도 10의 반도체 소자에 대한 단면도에 대응하는 단면도이다. 설명의 편의를 위해, 도 9 내지 도 12에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 13을 참조하면, 본 실시예의 반도체 소자(200a)는 게이트 구조물(210a1, 210b1)의 구조에서, 도 9 내지 도 12의 반도체 소자(200)와 다를 수 있다. 예컨대, 제1 게이트 구조물(210a1)과 제2 게이트 구조물(210b1) 각각은 게이트 절연막(212a1, 212b1), 하부 메탈 게이트 전극(214a1, 214b1), 및 상부 메탈 게이트 전극(216a1, 216b1)을 포함할 수 있다.
게이트 절연막(212a1, 212b1)은 도 4의 반도체 소자(100a)와 유사하게 하부 메탈 게이트 전극(214a1, 214b1)과 하부 핀(240a-1, 240b-1) 사이에만 개재되는 구조를 가질 수 있다. 즉, 게이트 절연막(212a1, 212b1)은 하부 메탈 게이트 전극(214a1, 214b1)의 측면에는 형성되지 않을 수 있다. 그에 따라, 게이트 절연막(212a1, 212b1)의 재질이나 형성 방법 등은 도 4의 반도체 소자(100a)에서 설명한 바와 같다.
또한, 하부 메탈 게이트 전극(214a1, 214b1)과 상부 메탈 게이트 전극(216a1, 216a2)의 재질이나 형성 방법 등도 도 4의 반도체 소자(100a)에서 설명한 바와 같다. 다만, 게이트 구조물(210a1, 210b)이 핀(240a, 240b)의 상면과 측면 일부를 감싸는 구조로 형성되므로, 게이트 절연막(212a1, 212b1), 하부 메탈 게이트 전극(214a1, 214b1), 상부 메탈 게이트 전극(216a1, 216a2)의 구조도 그와 대응하여 핀(240a, 240b)의 상면과 측면 일부를 감싸는 구조로 형성될 수 있다.
덧붙여, 제1 게이트 구조물(210a1)과 제2 게이트 구조물(210b1)은 일함수 조절막을 포함할 수 있다. 상기 일함수 조절막은 하부 메탈 게이트 전극(214a1, 214b1)과 상부 메탈 게이트 전극(216a1, 216b1)의 사이에 형성되거나, 또는 하부 메탈 게이트 전극(214a1, 214b1)의 하면에 형성될 수 있다.
본 실시예의 반도체 소자(200a)에서도, 제1 영역(A)에 배치된 제1 게이트 구조물(210a1)은 제1 방향(x 방향)의 폭이 좁고 상면이 평평할 수 있다. 또한, 제2 영역(B)에 배치된 제2 게이트 구조물(210b1)은 제1 방향(x 방향)의 폭이 넓고 상면이 볼록할 수 있다. 제1 게이트 구조물(210a1)과 제2 게이트 구조물(210b1), 층간 절연막(220a, 220b), 및 스페이서(230a, 230b)의 폭과 구조에 대한 구체적인 내용 등은 도 9 내지 도 12에서 설명한 바와 같다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도들로서, 도 14는 도 10의 반도체 소자에 대한 단면도에 대응하는 단면도이고, 도 15는 도 11의 반도체 소자에 대한 단면도에 대응하는 단면도이다. 설명의 편의를 위해, 도 9 내지 도 12에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 14 및 도 15를 참조하면, 본 실시예의 반도체 소자(200b)는 게이트 구조물(210a2, 210a2-1, 210b2-1)의 구조에서, 도 9 내지 도 12의 반도체 소자(200) 또는 도 13의 반도체 소자(200a)와는 다를 수 있다. 예컨대, 본 실시예의 반도체 소자(200b)는 도 8의 반도체 소자(100e)와 유사하게 제1 영역(A)에는 n형 제1 게이트 구조물(210a2)과 p형 제1 게이트 구조물(210a2-1)이 형성되고, 제2 영역(B)에는 제2 게이트 구조물(210b2-1)이 형성될 수 있다.
n형 제1 게이트 구조물(210a2)은 게이트 절연막(212a2), 하부 메탈 게이트 전극(214a2), 장벽 메탈막(216a2) 및 상부 메탈 게이트 전극(218a2)을 포함할 수 있다. 게이트 절연막(212a2)은 하부 메탈 게이트 전극(214a2)의 하면과 측면을 감싸는 구조로 형성될 수 있다. 이러한 게이트 절연막(212a2)의 재질과 형성 방법은 도 9 내지 도 12의 반도체 소자(200)에서 설명한 바와 같다.
하부 메탈 게이트 전극(214a2)은 게이트 절연막(212a2) 상에 형성되고, 장벽 메탈막(216a2)의 하면과 측면을 감싸는 구조로 형성될 수 있다. 이러한 하부 메탈 게이트 전극(214a2)의 재질, 기능, 구조 등은 도 8의 반도체 소자(100e)의 하부 메탈 게이트 전극(114a5)에 대해 설명한 바와 같다. 다만, n형 제1 게이트 구조물(210a2)이 핀(240a)의 상면과 측면 일부를 감싸는 구조로 형성됨에 따라, 하부 메탈 게이트 전극(214a2)도 핀(240a)의 상면과 측면 일부를 감싸는 구조로 형성될 수 있다.
장벽 메탈막(216a2)은 하부 메탈 게이트 전극(214a2) 상에 상부 메탈 게이트 전극(218a2)의 하면과 측면을 감싸는 구조로 형성될 수 있다. 또한, n형 제1 게이트 구조물(210a2)의 전체 구조에 기인하여, 장벽 메탈막(216a2)은 핀(240a)의 상면과 측면 일부를 감싸는 구조로 형성될 수 있다. 그 외 장벽 메탈막(216a2)의 재질 등은 도 8의 반도체 소자(100e)의 장벽 메탈막(116a5)에 대해 설명한 바와 같다.
상부 메탈 게이트 전극(218a2)은 장벽 메탈막(216a2) 상에 형성될 수 있다. 상부 메탈 게이트 전극(218a2)은 도 8의 반도체 소자(100e)에서의 상부 메탈 게이트 전극(118a5)에 대응할 수 있다. 그에 따라, 상부 메탈 게이트 전극(218a2)은 핀(240a)의 상면과 측면 일부를 감싸는 구조로 형성된다는 점을 제외하고, 도 8의 반도체 소자(100e)의 상부 메탈 게이트 전극(118a5)에 대해 설명한 바와 같다.
p형 제1 게이트 구조물(210a2-1)은 게이트 절연막(212a2), 하부 메탈 게이트 전극(214a2-1), 및 장벽 메탈막(216a2)을 포함할 수 있다. 이러한 p형 제1 게이트 구조물(210a2-1)의 전반적인 내용은 도 8의 반도체 소자(100e)의 p형 제1 게이트 구조물(110a5-1)에 대해 설명한 바와 같다. 다만, p형 제1 게이트 구조물(210a2-1) 역시, 핀(240a)의 상면과 측면 일부를 감싸는 구조로 형성된다는 점에서, 도 8의 반도체 소자(100e)의 p형 제1 게이트 구조물(110a5-1)의 구조와는 다를 수 있다.
제2 게이트 구조물(210b2-1)은 게이트 절연막(212b2), 하부 메탈 게이트 전극(214b2-1), 장벽 메탈막(216b2) 및 상부 메탈 게이트 전극(218b2)을 포함할 수 있다. 제2 게이트 구조물(210b2-1)의 전반적인 내용은 도 8의 반도체 소자(100e)의 제2 게이트 구조물(110b5-1)에 대해 설명한 바와 같다. 다만, 제2 게이트 구조물(210b2-1) 역시, 핀(240b)의 상면과 측면 일부를 감싸는 구조로 형성된다는 점에서, 도 8의 반도체 소자(100e)의 제2 게이트 구조물(110b5-1)의 구조와는 다를 수 있다.
본 실시예의 반도체 소자(200b)에서, 제2 영역(B)의 제2 게이트 구조물(210b2-1)의 하부 메탈 게이트 전극(214b2-1)이 p형 제1 게이트 구조물(210a2-1)의 하부 메탈 게이트 전극(214a2-1)과 같은 구조 및 재질로 형성되었지만, 기능에 따라 n형 제1 게이트 구조물(210a2)의 하부 메탈 게이트 전극(214a2)과 같은 구조 및 재질로 형성될 수도 있다. 또한, 제1 영역(A)에서, p형 제1 게이트 구조물(210a2-1)이 하나만 배치되는 것으로 예시되고 있는데, n형 제1 게이트 구조물(210a2)과 p형 제1 게이트 구조물(210a2-1)의 개수는 제한되지 않고 다양하게 조절될 수 있다. 더 나아가, 제1 영역(A)에 n형 제1 게이트 구조물(210a2)과 p형 제1 게이트 구조물(210a2-1)이 혼합 배치되지 않고 어느 하나의 채널형의 제1 게이트 구조물만이 배치될 수도 있다.
본 실시예의 반도체 소자(200b)에서도, 제1 영역(A)에 배치된 n형 및 p형 제1 게이트 구조물(210a2, 210a2-1)은 제1 방향(x 방향)의 폭이 좁고 상면이 평평할 수 있다. 제2 영역(B)에 배치된 제2 게이트 구조물(210b2-1)은 제1 방향(x 방향)의 폭이 넓고 상면이 볼록할 수 있다. 한편, 제1 영역(A)에서, n형 제1 게이트 구조물(210a2)과 p형 제1 게이트 구조물(210a2-1)의 제1 방향(x 방향) 폭은 동일할 수 있다. 그러나 경우에 따라, 어느 한쪽이 더 크게 형성될 수도 있다.
또한, 도 9 내지 도 12에서 설명한 바와 같이, 제1 영역(A)에서 n형 및 p형 제1 게이트 구조물(210a2, 210a2-1), 스페이서(230a), 및 층간 절연막(220a)의 상면은 동일 높이를 가지고 하나의 평면을 구성하며, 제2 영역(B)에서 제2 게이트 구조물(210b2-1), 스페이서(230b) 및 층간 절연막(220b)의 상면은 제2 게이트 구조물(210b2-1)의 중앙 부분에서 층간 절연막(220b)의 중앙 부분으로 갈수록 점차 낮아지는 완만한 경사를 가질 수 있다.
핀을 포함하는 반도체 소자와 관련하여, 도 4 및 도 8의 반도체 소자(100a, 100e)의 게이트 구조물들과 유사한 구조에 대해 설명하였지만, 이에 한하지 않고, 도 5 내지 도 7의 반도체 소자(100b, 100c, 100d)의 게이트 구조물들의 구조 역시 핀을 포함하는 반도체 소자에 적용될 수 있음은 물론이다. 더 나아가, 어느 한 영역에서의 게이트 구조물은 폭이 좁고 상면이 평평한 구조를 가지며, 다른 한 영역에서의 게이트 구조물은 폭이 넓고 상면이 볼록한 구조를 갖는다면, 전술한 게이트 구조물들 이외의 다른 게이트 구조물들의 구조 역시 핀을 포함하는 반도체 소자에 적용될 수 있다.
도 16 및 17은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 회로도 및 레이아웃이다.
도 16 및 도 17을 참조하면, 본 실시예에 따른 반도체 소자(300)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
서로 이격된 제1 활성 영역(310), 제2 활성 영역(320), 제3 활성 영역(330), 제4 활성 영역(340)은 제1 방향(x 방향)으로 길게 연장되도록 형성될 수 있다. 제2 활성영역(320)과 제3 활성 영역(330)은 제1 활성 영역(310)과 제4 활성 영역(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 제2 방향(y 방향)으로 길게 연장되고, 제1 활성 영역(310) 내지 제4 활성 영역(340)과 교차하도록 형성될 수 있다. 구체적으로, 제1 게이트 전극(351)은 제1 활성 영역(310) 및 제2 활성 영역(320)과 교차하고, 제3 활성 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제3 활성 영역(330) 및 제4 활성 영역(340)과 교차하고, 제2 활성 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352) 및 제4 게이트 전극(354)은 각각 제1 활성 영역(310) 및 제4 활성 영역(340)과 교차하도록 형성될 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 활성 영역(320)이 교차하는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 활성 영역(310)이 교차하는 영역 주변에 정의되며, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 활성 영역(310)이 교차하는 영역 주변에 정의될 수 있다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 활성 영역(330)이 교차하는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 활성 영역(340)이 교차하는 영역 주변에 정의되며, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 활성 영역(340)이 교차하는 영역 주변에 정의될 수 있다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 활성 영역(310, 320, 330, 340)이 교차하는 영역의 양측에는 소스/드레인이 형성될 수 있다. 또한, 다수의 콘택(350)이 형성될 수 있다. 뿐만 아니라, 공유 콘택(shared contact, 361)은 제2 활성 영역(320), 제3 게이트 전극(353), 및 배선(371)을 동시에 연결할 수 있다. 공유 콘택(362)은 제3 활성 영역(330), 제1 게이트 전극(351), 및 배선(372)을 동시에 연결할 수 있다.
예컨대, 본 실시예의 반도체 소자(300)는 SRAM에 해당할 수 있다. 여기서, 제1 게이트 전극(351) 내지 제4 게이트 전극(354)은 도 1 내지 도 15의 반도체 소자들(100, 100a, 100b, 100c, 100d, 100e, 200, 200a, 200b) 중 제1 영역(A)에 형성되는 게이트 구조물들 중 어느 하나에 대응할 수 있다. 또한, 제1 활성 영역(310) 내지 제4 활성 영역(340)은 도 1 내지 도 15의 반도체 소자들 중 제1 영역(A)의 반도체 기판에 형성되는 활성 영역 또는 핀에 대응될 수 있다. 또한, 도시되지는 않았지만, 전원이나 그라운드 인가 등을 위해 SRAM의 주변 영역으로 트랜지스터가 배치되는 경우, 그러한 트랜지스터의 게이트 전극 및 활성 영역은 도 1 내지 도 15의 반도체 소자들 중 제2 영역(B)에 형성되는 게이트 구조물, 그리고 반도체 기판 상의 활성 영역 또는 핀에 대응될 수 있다.
도 18 및 도 19는 본 발명의 일 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록 구조도들이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 메모리(1130), 인터페이스(1140) 및 버스(1150)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 메모리(1130) 및/또는 인터페이스(1140)는 버스(Bus, 1150)를 통하여 서로 연결될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 메모리(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c, 100d, 100e, 200, 200a, 200b) 중 적어도 하나는 메모리(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로서 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1200)은 메모리 카드일 수 있다. 전자 시스템(1200)은 메모리(1210)와 메모리 컨트롤러(1220)를 포함할 수 있다. 메모리 컨트롤러(1220)는 호스트(2000)와 메모리(1210) 사이에서 데이터 교환을 컨트롤할 수 있다. 메모리(1210) 및 메모리 컨트롤러(1220)에는 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c, 100d, 100e, 200, 200a, 200b) 중 적어도 하나가 포함될 수 있다.
메모리 컨트롤러(1220)는 SRAM(1221), 중앙 처리 장치(CPU, 1222), 호스트 인터페이스(1223), 에러 정정 코드(ECC, 1224) 및 메모리 인터페이스(1225)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)는 호스트(2000)가 전자 시스템(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와의 데이터 입출력을 위한 인터페이싱을 수행할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 제어 동작을 수행할 수 있다.
도 20 및 도 21는 본 발명의 일 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 전자 시스템들에 대한 개략도들이다.
도 20 및 도 21을 참조하면, 도 20은 태블릿 PC이고, 도 21은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c, 100d, 100e, 200, 200a, 200b) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 또한, 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c, 100d, 100e, 200, 200a, 200b) 중 적어도 하나는 예시하지 않는 다른 전자 시스템들에 적용될 수 있음은 물론이다.
도 22a 내지 도 22f는 본 발명의 일 실시예에 따른 도 1 내지 도 3의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 3를 함께 참조하며, 도 1 내지 도 3에 대한 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 22a를 참조하면, 반도체 기판(101) 상에 더미 게이트 구조물(110d, 110d1) 및 스페이서(130a1, 130b1)를 형성한다.
좀더 구체적으로 설명하면, 반도체 기판(101) 상에 희생 절연막 및 희생 게이트막을 형성하고, 포토리소그라피 공정을 통해 희생 절연막 및 희생 게이트막을 패터닝하여, 제1 영역(A)에 제1 더미 게이트 구조물(110d)을 형성하고, 제2 영역(B)에 제2 더미 게이트 구조물(110d1)을 형성한다. 희생 절연막은 탄소 함량이 많은 ACL(Amorphous Carbon Layer)나 C-SOH로 형성될 수 있고, 희생 게이트막은 폴리실리콘으로 형성될 수 있다. 물론, 희생 절연막 및 희생 게이트막의 재질이 상기 물질들에 한정되는 것은 아니다.
제1 더미 게이트 구조물(110d)과 제2 더미 게이트 구조물(110d1)은 제2 방향(지면에서 나오거나 들어가는 방향)으로 연장하는 구조로 형성될 수 있다. 제1 더미 게이트 구조물(110d)은 제1 더미 게이트 절연막(112d) 및 제1 더미 게이트 전극(114d)을 포함하고, 제2 더미 게이트 구조물(110d1)은 제2 더미 게이트 절연막(112d1) 및 제2 더미 게이트 전극(114d1)을 포함할 수 있다.
제1 더미 게이트 구조물(110d), 또는 제1 더미 게이트 전극(114d)의 제1 방향(x 방향) 폭은 제1 폭(W1)을 가질 수 있다. 제2 더미 게이트 구조물(110d1) 또는 제2 더미 게이트 전극(114d1)의 제1 방향(x 방향) 폭은 제2 폭(W2)을 가질 수 있다. 예컨대, 제1 폭(W1)은 80㎚ 미만이고, 제2 폭(W2)은 80㎚ 이상일 수 있다. 또한, 상대적으로 비교할 때, 제2 폭(W2)은 제1 폭(W1)의 2배 이상일 수 있다.
제1 더미 게이트 구조물(110d)과 제2 더미 게이트 구조물(110d1) 형성 후, 제1 더미 게이트 구조물(110d)과 제2 더미 게이트 구조물(110d1) 각각의 양 측벽에 스페이서(130a1, 130b1)를 형성한다. 스페이서(130a1, 130b1)는 반도체 기판(101) 상의 결과물을 균일하게 덮은 절연막을 형성한 후, 건식 식각, 및/또는 에치백을 통해 더미 게이트 전극(114d, 114d1)의 상면과 반도체 기판(101) 상면 부분의 절연막을 제거하고, 더미 게이트 전극(114d, 114d1)의 양 측벽 상의 절연막은 유지되도록 함으로써 형성할 수 있다. 스페이서(130a1, 130b1)는 예컨대, 실리콘산화막, 실리콘질화막, 실리콘산질화막 등으로 형성될 수 있다.
스페이서(130a1, 130b1) 형성 후, 더미 게이트 구조물(110d, 110d1) 및 스페이서(130a1, 130b1)을 마스크로 하여, 이온 주입 공정을 수행함으로써, 반도체 기판(101) 상부 영역에 불순물 영역, 예컨대 소스/드레인 영역(107a, 107b)을 형성할 수 있다. 또한, 스페이서 형성 전에, 이온 주입 공정을 수행하여 LDD(Lightly Doped Drain) 영역을 형성할 수도 있다.
도 22b를 참조하면, 반도체 기판(101) 상의 결과물을 덮은 절연막을 형성하고, 상기 절연막을 평탄화하여 층간 절연막(120a1, 120b1)을 형성한다. 절연막의 평탄화는 CMP 공정을 통해 수행할 수 있다. 상기 절연막의 평탄화를 통해 더미 게이트 구조물(110d, 110d1)의 상면이 노출될 수 있다. 층간 절연막(120a1, 120b1)은 실리콘산화막, 실리콘질화막, 실리콘산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있고, 스페이서(130a1, 130b1)와는 다른 식각 선택비를 갖는 물질로 형성될 수 있다.
도 22c를 참조하면, 층간 절연막(120a1, 120b1) 형성 후, 더미 게이트 구조물(110d, 110d1)을 제거한다. 더미 게이트 구조물(110d, 110d1) 제거에 의해 반도체 기판(101)의 상면(Fs)의 노출될 수 있다. 스페이서(130a1, 130b1) 및 층간 절연막(120a1, 120b1)은 더미 게이트 구조물(110d, 110d1)에 대해 식각 선택비를 가질 수 있다. 그에 따라, 더미 게이트 구조물(110d, 110d1)은 예컨대 습식 식각을 통해 용이하게 제거할 수 있다. 또한, 더미 게이트 구조물(110d, 110d1)의 제거는 더미 게이트 전극(114d, 114d1)을 제거하고 더미 게이트 절연막(112d, 112d1)을 제거하는 순으로 순차적으로 진행할 수 있다.
도 22d를 참조하면, 더미 게이트 구조물(110d, 110d1) 제거 후, 반도체 기판(101) 상의 결과물 상에 게이트 절연막용 절연막(112a', 112b')과 메탈막(114a', 114b')을 순차적으로 형성한다. 게이트 절연막용 절연막(112a', 112b')은 도 1 내지 도 3의 반도체 소자(100)의 게이트 절연막(112a, 112b)에 대해 설명한 재질 및 형성 방법 등으로 형성될 수 있다. 예컨대, 게이트 절연막용 절연막(112a', 112b')은 실리콘산화막, 실리콘질화막, 실리콘산질화막, ONO, 또는 실리콘산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
또한, 메탈막(114a', 114b')은 도 1 내지 도 3의 반도체 소자(100)의 메탈 게이트 전극(114a, 114b)에 대해 설명한 재질 및 형성 방법 등으로 형성될 수 있다. 이러한 메탈막(114a', 114b')은 하나의 메탈막으로 형성될 수도 있지만, 적어도 2개의 메탈막을 포함할 수 있다. 예컨대, 메탈막(114a', 114b')은 장벽 메탈막 및 전극 메탈막을 포함할 수 있다. 또한, 메탈막(114a', 114b')은 일함수 조절막을 포함할 수도 있다.
도 22e를 참조하면, 메탈막(114a', 114b') 형성 후, 제1 평탄화 공정을 수행한다. 제1 평탄화 공정은 제1 CMP(CMP1)를 통해 수행할 수 있다. 제1 평탄화 공정에서는 메탈막(114a', 114b')만을 제거할 수 있다. 따라서, 제1 평탄화 공정에서는 메탈막(114a', 114b')만을 식각할 수 있는 연마제가 사용될 수 있고, 그러한 연마제를 사용하는 경우, 제1 평탄화 공정에서 절연막(112a', 112b')이 식각 저지막으로 작용할 수 있다.
제1 평탄화 공정의 경우, 메탈막(114a', 114b')만을 식각하게 되므로 전 영역에 걸쳐 동일한 식각 속도로 균일하게 식각할 수 있다. 그에 따라, 제1 평탄화 공정 후, 남은 결과물의 상면은 거의 동일한 높이를 가질 수 있다. 도 22e에서 절연막(112a', 112b')이 노출되지 않고 있지만, 제1 평탄화 공정 후, 절연막(112a', 112b')이 노출될 수도 있다.
도 22f를 참조하면, 제1 평탄화 공정 후, 제2 평탄화 공정을 수행한다. 제2 평탄화 공정은 제2 CMP(CMP2)를 통해 수행할 수 있다. 제2 평탄화 공정은 층간 절연막(120a, 120b)의 상면이 노출될 때까지 수행할 수 있다. 제2 평탄화 공정에서는 메탈막(114a', 114b')뿐만이 아니라, 절연막(112a', 112b')과 층간 절연막(120a, 120b)도 함께 식각할 수 있다. 그에 따라, 제2 평탄화 공정에서 메탈막(114a', 114b'), 절연막(112a', 112b') 및 층간 절연막(120a, 120b)을 공통적으로 식각할 수 있는 연마제가 사용될 수 있다.
한편, 제2 평탄화 공정은 층간 절연막(120a, 120b) 상의 절연막(112a', 112b')을 제거하기 위한 공정이므로, 일반적으로 메탈막(114a', 114b')보다는 절연막(112a', 112b') 및 층간 절연막(120a, 120b)에 대해 식각 속도가 빠른 연마제를 사용할 수 있다. 그에 따라, 제2 평탄화 공정에서는 메탈막(114a', 114b')에 대한 식각 속도가 절연막(112a', 112b') 및 층간 절연막(120a, 120b)에 대한 식각 속도보다 느릴 수 있다.
제2 평탄화 공정에서 메탈막(114a', 114b')에 대한 식각 속도와, 절연막(112a', 112b') 및 층간 절연막(120a, 120b)에 대한 식각 속도의 차이에 기인하여, 제1 영역(A)의 게이트 구조물(110a)과 제2 영역(B)의 게이트 구조물(110b)의 구조가 서로 달라질 수 있다. 즉, 제1 영역(A)에서는 게이트 구조물(110a)의 제1 방향(x 방향) 폭이 작고 또한 게이트 구조물들(110a)의 간격도 작으므로 식각 속도의 차이에도 불구하고 게이트 구조물(110a)과 층간 절연막(120a)의 상면을 평평하게 형성할 수 있다.
그에 반해, 제2 영역(B)에서는 게이트 구조물(110b)의 제1 방향(x 방향) 폭이 크고 또한 게이트 구조물(110b)의 양측에 형성된 층간 절연막(120b)의 제1 방향(x 방향) 폭도 크므로, 식각 속도의 차이를 게이트 구조물(110b) 및 층간 절연막(120b)에 그대로 반영시킬 수 있다. 따라서, 게이트 구조물(110b)은 작게 식각되고 층간 절연막(120b)은 많이 식각되도록 할 수 있다. 또한, 스페이서(130b) 상면을 포함하여 게이트 구조물(110b)의 상면과 층간 절연막(120b)의 상면은 부드럽게 이어지도록 할 수 있다. 그에 따라, 도시된 바와 같이 제2 영역(B)의 게이트 구조물(110b) 상면은 중앙 부분이 가장 높고 에지 부분으로 갈수록 낮아지는 구조를 가지며, 층간 절연막(120b)의 상면도 게이트 구조물(110b)에 인접하는 에지 부분에서 가장 높고 중앙 부분으로 갈수록 낮아지는 구조를 가질 수 있다.
한편, 제1 평탄화 공정과 제2 평탄화 공정에서 사용되는 연마제는 동일할 수도 있다. 이와 같이 동일 연마제가 사용되는 경우에는 제2 평탄화 공정에 대해 설명한 특성을 갖는 연마제가 공통적으로 사용될 수 있다. 그에 따라, 제2 평탄화 공정 이후에, 제1 영역(A)의 게이트 구조물(110a)과 제2 영역(B)의 게이트 구조물(110b)의 구조는 여전히 서로 다를 수 있다.
도 23a 및 도 23b는 본 발명의 일 실시예에 따른 도 4의 반도체 소자를 제조하는 과정을 보여주는 단면도들로서, 도 23a는 도 22c에 대응하고 도 23b는 도 22d에 대응할 수 있다. 설명의 편의를 위해, 도 4를 함께 참조하며, 도 4, 및 도 22a 내지 도 22f에 대한 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 23a를 참조하면, 도 22b에서와 같이 평탄화를 통해 층간 절연막(120a1, 120b1)을 형성한 후, 더미 게이트 전극을 제거한다. 그러나 도 22c와는 달리 더미 게이트 전극 하부의 절연막(112a, 112b)은 제거하지 않고 유지시킨다. 제거되지 않은 절연막(112a, 112b)은 차후 게이트 절연막으로 그대로 이용될 수 있다.
좀더 구체적으로 설명하면, 도 22a에서 더미 게이트 구조물(110d, 110d1)을 형성할 때, 희생 절연막 대신 게이트 절연막용 절연막을 형성한다. 그에 따라, 게이트 절연막용 절연막은 도 1 내지 도 3의 반도체 소자(100)의 게이트 절연막(120a, 120b)과 동일한 재질로 형성될 수 있다. 게이트 절연막용 절연막 형성 후 더미 게이트막을 형성하고 패터닝을 통해 더미 게이트 구조물(110d, 110d1)을 형성한다. 더미 게이트막은 도 22a에서 설명한 바와 같이 폴리실리콘으로 형성할 수 있다.
도 23b를 참조하면, 더미 게이트 전극 제거 후, 반도체 기판(101)의 결과물 상에 하부 메탈막(114a1', 114b1')과 상부 메탈막(116a1', 116b1')을 순차적으로 형성한다. 하부 메탈막(114a1', 114b1')의 재질, 형성 방법 등은 도 4의 반도체 소자(100a)의 하부 메탈 게이트 전극(114a1, 114b1)에 대해 설명한 바와 같다. 또한, 상부 메탈막(116a1', 116b1')의 재질, 형성 방법 등은 도 4의 반도체 소자(100a)의 상부 메탈 게이트 전극(116a1, 116b1)에 대해 설명한 바와 같다.
이후, 도 22e 및 도 22f와 같이 제1 및 제2 평탄화 공정을 수행함으로써, 도 4의 반도체 소자(100a)를 제조할 수 있다.
도 24a 내지 도 24d는 본 발명의 일 실시예에 따른 도 8의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다. 설명의 편의를 위해, 도 8을 함께 참조하며, 도 8, 및 도 22a 내지 도 22f에 대한 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 24a를 참조하면, 도 22a 내지 도 22c의 과정을 통해 더미 게이트 구조물(110d, 110d1)을 제거한 후, 반도체 기판(101)의 결과물 상에 게이트 절연막용 절연막(112a5', 112b5') 및 제1 하부 메탈막(113a, 113b)을 순차적으로 형성한다. 게이트 절연막용 절연막(112a5', 112b5')은 도 8의 반도체 소자(100e)의 게이트 절연막(112a5, 112b5)에 대응하고 그에 따라, 재질이나 형성 방법 등은 도 8의 반도체 소자(100e)의 게이트 절연막(112a5, 112b5)에 대해 설명한 바와 같다. 한편, 제1 하부 메탈막(113a, 113b)은 도 8의 반도체 소자(100e)의 p형 제1 게이트 구조물(110a5-1)의 하부 메탈 게이트 전극(114a5-1)의 일부에 해당할 수 있다. 예컨대, 제1 하부 메탈막(113a, 113b)은 p형 일함수 조절막의 기능을 수행할 수 있다.
제1 하부 메탈막(113a, 113b) 형성 후, 제1 영역(A)에서 p형 제1 게이트 구조물을 형성할 부분과 제2 영역(B)을 덮는 마스크층(210)을 형성한다. 만약, 제2 영역(B)의 제2 게이트 구조물이 n형으로 형성되는 경우, 제2 영역(B) 상에 마스크층(210)은 형성되지 않을 수도 있다. 마스크층(210)은 PR(PhotoResist)로 형성되거나 PR 패터닝 공정을 통해 형성된 별도의 마스크층일 수 있다.
도 24b를 참조하면, 마스크층(210)을 식각 마스크로 하여, 제1 영역(A)에서 노출된 제1 하부 메탈막(113a) 부분을 제거한다. 구체적으로, n형 제1 게이트 구조물을 형성할 부분에 대응하는 제1 하부 메탈막(113a) 부분을 제거한다. 제1 영역(A) 일부의 하부 메탈막(113a) 제거 후, 마스크층(210)을 제거한다. 마스크층(210) 제거에 의해, 제1 영역(A)에서 p형 제1 게이트 구조물이 형성된 부분과 제2 영역(B) 상에 제1 하부 메탈막(113a', 113b')이 유지되고 있음을 확인할 수 있다.
도 24c를 참조하면, 제1 하부 메탈막(113a)의 일부를 제거한 후, 반도체 기판(101)의 결과물 상에 제2 하부 메탈막(114a5', 114b5')을 형성한다. 제1 영역(A)의 n형 제1 게이트 구조물에 대응하는 부분의 제2 하부 메탈막(114a5')은 차후 도 8의 반도체 소자(100e)의 하부 메탈 게이트 전극(114a5)을 구성할 수 있다. 제1 영역(A)의 p형 제1 게이트 구조물에 대응하는 부분과 제2 영역(B)의 제2 하부 메탈막(114a5', 114b5')은 차후 제1 하부 메탈막(113a', 113b')과 함께 도 8의 반도체 소자(100e)의 하부 메탈 게이트 전극(114a5-1, 114b5-1)을 구성할 수 있다. 따라서, 그 재질이나 형성 방법 등은 도 8의 반도체 소자(100e)의 하부 메탈 게이트 전극(114a5, 114a5-1, 114b5-1)에 대해 설명한 바와 같다. 참고로, 제1 영역에서 제2 하부 메탈막(114a5')은 공통 일함수 조절막으로 기능할 수 있다.
이하, 도 24d부터 제1 영역(A)의 p형 제1 게이트 구조물에 대응하는 부분 및 제2 영역(B)에서, 제1 하부 메탈막(113a', 113b')과 제2 하부 메탈막(114a5', 114b5')은 하나의 단일막으로 표시하고 통합 제2 하부 메탈막(114a5-1', 114b5-1')으로 지칭한다.
도 24d를 참조하면, 제2 하부 메탈막(114a5', 114b5') 형성 후, 반도체 기판(101)의 결과물 상에 장벽 메탈막용 메탈막(116a5', 116b5') 및 상부 메탈막(118a5', 118b5')을 순차적으로 형성한다. 장벽 메탈막용 메탈막(116a5', 116b5')은 도 8의 반도체 소자(100e)의 장벽 메탈(116a5, 116b5)에 대응하고, 상부 메탈막(118a5', 118b5')은 도 8의 반도체 소자(100e)의 상부 메탈 게이트 전극(118a5, 118b5)에 대응할 수 있다. 그에 따라, 장벽 메탈막용 메탈막(116a5', 116b5') 및 상부 메탈막(118a5', 118b5')의 재질이나 형성 방법 등은 도 8의 반도체 소자(100e)의 장벽 메탈(116a5, 116b5)과 상부 메탈 게이트 전극(118a5, 118b5)에 대해 설명한 바와 같다.
한편, 제1 영역(A)의 p형 제1 게이트 구조물에 대응하는 부분에는 통합 제2 하부 메탈막(114a5-1')이 형성되고, 통합 제2 하부 메탈막(114a5-1')은 제2 하부 메탈막(114a5')보다 두꺼울 수 있다. 그에 따라, p형 제1 게이트 구조물에 대응하는 부분에서, 트렌치 내부의 통합 제2 하부 메탈막(114a5-1') 상에는 장벽 메탈막용 메탈막(116a5')만이 형성될 수 있다. 다시 말해서, 상기 트렌치 내부에 상부 메탈막(118a5')은 형성되지 않을 수 있다.
이후, 도 22e 및 도 22f에서와 같이 제1 및 제2 평탄화 공정을 진행함으로써, 도 8의 반도체 소자(100e)를 제조할 수 있다.
도 25a 내지 도 25g과 도 26a 내지 도 26g는 본 발명의 일 실시예에 따른 도 9 내지 도 12의 반도체 소자를 제조하는 과정을 보여주는 단면도들로서, 도 25a 내지 도 25g는 도 9의 반도체 소자의 Ⅱ-Ⅱ' 부분을 절단한 단면도에 대응하는 단면도들이고, 도 26a 내지 도 26g는 도 9의 반도체 소자의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 부분을 절단한 단면도에 대응하는 단면도들이다. 설명의 편의를 위해, 도 9 내지 도 12를 함께 참조하며, 도 9 내지 도 12, 및 도 22a 내지 도 22f에 대한 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 26a를 참조하면, 반도체 기판(201)의 상부 부분을 식각하여 제1 영역(A)에 제1 하부 핀(240a-1)을 형성하고, 제2 영역(B)에 제2 하부 핀(240b-1)을 형성한다. 제1 및 제2 하부 핀(240a-1, 240b-1)은 반도체 기판(201) 상에서 제1 방향(지면에서 들어가거나 나오는 방향)으로 연장하는 구조로 형성될 수 있다. 반도체 기판(201)과 제1 및 제2 하부 핀(240a-1, 240b-1)에 대한 내용은 도 9 내지 도 12의 반도체 소자(200)에서 설명한 바와 같다.
도 26b를 참조하면, 제1 및 제2 하부 핀(240a-1, 240b-1)을 형성한 후, 제1 하부 핀(240a-1)의 양 측면의 하부를 덮는 제1 소자 분리막(250a)과 제2 하부 핀(240b-1)의 양 측면의 하부를 덮는 제2 소자 분리막(250b)을 형성한다. 이와 같은 구조로 제1 및 제2 소자 분리막(250a, 250b)이 형성됨으로써, 제1 및 제2 하부 핀(240a-1, 240b-1)의 상부 부분이 제1 및 제2 소자 분리막(250a, 250b)으로부터 돌출된 구조를 가질 수 있다.
제1 및 제2 소자 분리막(250a, 250b)은 반도체 기판(201)의 결과물을 덮는 절연막을 형성하고 평탄화를 한 후, 제1 및 제2 하부 핀(240a-1, 240b-1)의 상부 부분이 돌출되도록 제1 및 제2 소자 분리막(250a, 250b)의 상부 부분을 제거함으로써 형성될 수 있다. 그 외, 제1 및 제2 소자 분리막(250a, 250b)의 재질 등에 대한 내용은 도 9 내지 도 12의 반도체 소자(200)에서 설명한 바와 같다.
도 25a 및 도 26c를 참조하면, 제1 및 제2 소자 분리막(250a, 250b) 형성 후, 더미 게이트 구조물(210d, 210d1)을 형성하고, 더미 게이트 구조물(210d, 210d1) 양 측면에 제1 층간 절연막(220a0, 220b0)을 형성한다. 더미 게이트 구조물(210d, 210d1)과 제1 층간 절연막(220a0, 220b0)의 형성 과정은 도 22a 및 도 22b에서 설명한 바와 같다. 다만, 반도체 기판(201) 상에 제1 및 제2 하부 핀(240a-1, 240b-1)이 형성되고, 또한, 제1 및 제2 하부 핀(240a-1, 240b-1)의 양 측면 하부를 둘러싸는 제1 및 제2 소자 분리막(250a, 250b)이 형성됨에 따라, 더미 게이트 구조물(210d, 210d1)과 제1 층간 절연막(220a0, 220b0)은 제1 및 제2 소자 분리막(250a, 250b) 상에서 제1 및 제2 하부 핀(240a-1, 240b-1)의 상면 및 측면 부분을 감싸는 구조로 형성될 수 있다.
한편, 더미 게이트 구조물(210d, 210d1)은 예컨대, 제2 방향(y 방향)으로 연장하는 구조로 형성될 수 있다. 또한, 더미 게이트 구조물(210d, 210d1)과 제1 층간 절연막(220a0, 220b0) 사이에는 스페이서(230a1, 230b1)가 형성될 수 있다.
도 25b를 참조하면, 더미 게이트 구조물(210d, 210d1) 및 스페이서(230a1, 230b1)를 마스크로 하여 제1 층간 절연막(220a0, 220b0)을 제거한다. 또한, 제1 층간 절연막(220a0, 220b0)에 의해 노출된 제1 및 제2 하부 핀(240a-1, 240b-1)의 상부 부분도 제거한다. 제1 및 제2 하부 핀(240a-1, 240b-1)은 제1 및 제2 소자 분리막(250a, 250b)의 상면 부분에 대응하는 위치까지 제거될 수 있다.
이후, 남은 제1 및 제2 하부 핀(240a-1, 240b-1)으로부터 에피층을 성장시켜 제1 및 제2 상부 핀(240a-2, 240b-2)을 형성한다. 제1 영역(A)에서 제1 하부 핀(240a-1)과 제1 상부 핀(240a-2)이 제1 핀(240a)을 구성하고, 제2 영역(B)에서 제2 하부 핀(240b-1)과 제2 상부 핀(240b-2)이 제2 핀(240b)을 구성할 수 있다.
도시된 바와 같이, 상부 핀(240a-2, 240b-2)의 상면은 더미 게이트 구조물(210d, 210d1) 하부의 하부 핀(240a-1, 240b-1)의 상면보다 높을 수 있다. 또한, 상부 핀(240a-2, 240b-2)은 스페이서(230a1, 230b1)의 하부 일부를 덮을 수 있다.
도 25c를 참조하면, 상부 핀(240a-2, 240b-2) 형성 후, 반도체 기판(201) 결과물을 덮는 절연막을 형성하고 평탄화하여 제2 층간 절연막(220a1, 220b1)을 형성한다. 제2 층간 절연막(220a1, 220b1)은 도 9 내지 도 12의 반도체 소자(200)의 층간 절연막(220a, 220b)에 대응할 수 있다. 그에 따라, 그 재질 등은 도 9 내지 도 12의 반도체 소자(200)의 층간 절연막(220a, 220b)에 대해 설명한 바와 같다.
도 25d 및 도 26d를 참조하면, 제2 층간 절연막(220a1, 220a1)을 형성 후, 더미 게이트 구조물(210d, 210d1)을 제거한다. 더미 게이트 구조물(210d, 210d1)의 제거는 도 22c에서 설명한 바와 같다. 도 26d에 도시된 바와 같이, 더미 게이트 구조물(210d, 210d1)의 제거에 의해 하부 핀(240a-1, 240b-1)의 상면과 측면 일부가 노출될 수 있다.
덧붙여, 도 26d에서 도시하지는 않았지만, 더미 게이트 구조물(210d, 210d1) 제거 후에 스페이서(230a1, 230b1)가 하부 핀(240a-1, 240b-1)의 상면과 측면의 외곽으로 보여질 수 있다.
도 25e 및 도 26e를 참조하면, 더미 게이트 구조물(210d, 210d1) 제거 후, 반도체 기판(201) 결과물 상에 게이트 절연막용 절연막(212a', 212b'), 하부 메탈막(214a', 214b') 및 상부 메탈막(216a', 216b')을 순차적으로 형성한다. 게이트 절연막용 절연막(212a', 212b'), 하부 메탈막(214a', 214b') 및 상부 메탈막(216a', 216b')은 각각 도 9 내지 도 12의 반도체 소자(200)의 게이트 절연막(212a, 212b), 하부 메탈 게이트 전극(214a, 214b) 및 상부 메탈 게이트 전극(216a, 216b)에 대응할 수 있다. 그에 따라, 그 재질이나 기능 등은 도 9 내지 도 12의 반도체 소자(200)에서 설명한 바와 같다.
도 25f 및 도 26f를 참조하면, 게이트 절연막용 절연막(212a', 212b'), 하부 메탈막(214a', 214b') 및 상부 메탈막(216a', 216b') 형성 후, 제1 평탄화 공정을 수행한다. 제1 평탄화 공정은 제1 CMP(CMP1)를 통해 수행할 수 있다. 제1 평탄화 공정은 도 22e의 제1 평탄화 공정에서 설명한 내용과 유사할 수 있다. 구체적으로, 제1 평탄화 공정에서, 하부 메탈막(214a', 214b') 및 상부 메탈막(216a', 216b')만을 식각할 수 있는 연마제가 사용될 수 있다. 또한, 제1 평탄화 공정에서 게이트 절연막용 절연막(112a', 112b')이 식각 저지막으로 작용할 수 있다.
이러한 제1 평탄화 공정의 경우, 하부 메탈막(214a', 214b') 및 상부 메탈막(216a', 216b')만을 식각하게 되므로 전 영역에 걸쳐 동일한 식각 속도로 균일하게 식각할 수 있다. 그에 따라, 제1 평탄화 공정 후, 남은 결과물의 상면은 거의 동일한 높이를 가질 수 있다.
도 25g 및 도 26g를 참조하면, 제1 평탄화 공정 후, 제2 평탄화 공정을 수행한다. 제2 평탄화 공정은 제2 CMP(CMP2)를 통해 수행할 수 있다. 제2 평탄화 공정은 층간 절연막(220a, 220b)의 상면이 노출될 때까지 수행할 수 있다. 제2 평탄화 공정은 도 22f의 제2 평탄화 공정에서 설명한 내용과 유사할 수 있다.
구체적으로, 제2 평탄화 공정에서는 하부 메탈막(214a', 214b') 및 상부 메탈막(216a', 216b')뿐만이 아니라, 게이트 절연막용 절연막(212a', 212b')과 층간 절연막(220a, 220b)도 함께 식각될 수 있다. 그에 따라, 제2 평탄화 공정에서 하부 메탈막(214a', 214b') 및 상부 메탈막(216a', 216b'), 게이트 절연막용 절연막(212a', 212b') 및 층간 절연막(220a, 220b)을 공통적으로 식각할 수 있는 연마제가 사용될 수 있다.
한편, 도 22f의 제2 평탄화 공정에서 설명한 바와 같이, 제2 평탄화 공정 후, 제1 영역(A)의 게이트 구조물(210a)과 제2 영역(B)의 게이트 구조물(210b)의 구조가 서로 달라질 수 있다. 즉, 제1 영역(A)에서 게이트 구조물(210a)과 층간 절연막(220a)의 상면은 동일 높이를 가지고 평평하게 형성될 수 있다. 또한, 제2 영역(B)에서 게이트 구조물(210b) 상면은 중앙 부분이 가장 높고 에지 부분으로 갈수록 낮아지는 구조를 가지며, 층간 절연막(220b)의 상면도 게이트 구조물(210b)에 인접하는 에지 부분에서 가장 높고 중앙 부분이 갈수록 낮아지는 구조를 가질 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b, 100c, 100d, 100e, 200, 200a, 200b: 반도체 소자, 101, 210: 반도체 기판, 105a, 105b, 250a, 250b: 소자 분리막, 107a, 107b: 소스/드레인 영역, 110a, 110a1, 110a2, 110a3, 110a4, 110a5, 210, 210a1, 210a2: 제1 영역의 게이트 구조물, 110b, 110b1, 110b2, 110b3, 110b4, 110b5, 210, 210b1, 210b2: 제2 영역의 게이트 구조물, 112a, 112b, 212a, 212b: 게이트 절연막, 114a, 114a3, 114b, 114b3: 메탈 게이트 전극, 114a1, 114b1, 114a5, 114a5-1, 114b5-1, 214a, 214b: 하부 메탈 게이트 전극, 116a1, 116b1, 118a5, 118b5, 216a, 216b: 상부 메탈 게이트 전극, 116a5, 116b5: 장벽 메탈막, 120a, 120b, 220a, 220b: 층간 절연막, 130a, 130b, 230a 230b: 스페이서, 240a, 240b: 핀, 240a-1, 240b-1: 하부 핀, 240a-2, 240b-2: 상부 핀

Claims (20)

  1. 반도체 기판 상에, 제1 방향으로 연장하고 평평한 상면을 가지며, 상기 제1 방향에 수직하는 제2 방향으로 제1 폭을 가지며, 제1 메탈 게이트 전극막을 포함하는 적어도 하나의 제1 게이트 구조물; 및
    상기 반도체 기판 상에, 상기 제1 방향으로 연장하고 볼록한 상면을 가지며, 상기 제2 방향으로 상기 제1 폭보다 큰 제2 폭을 가지며, 제2 메탈 게이트 전극막을 포함하는 적어도 하나의 제2 게이트 구조물;을 포함하고,
    상기 제1 메탈 게이트 전극막의 상면은 평평하고, 제2 메탈 게이트 전극막은 볼록한, 반도체 소자.
  2. 제1 항에 있어서,
    상기 적어도 하나의 제2 게이트 구조물의 상면은, 상기 제2 방향으로 상기 적어도 하나의 제2 게이트 구조물의 에지 부분보다 중앙 부분에서 제3 방향으로 더 큰 높이를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 반도체 기판 상에, 상기 제2 방향으로 상기 적어도 하나의 제2 게이트 구조물의 측면에 인접하는 층간 절연막을 더 포함하고,
    제3 방향으로 상기 층간 절연막의 상면의 높이는 상기 제2 방향으로 상기 적어도 하나의 제2 게이트 구조물의 측면들로부터 멀어질수록 감소하는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 적어도 하나의 제2 게이트 구조물의 측면을 둘러싸는 스페이서를 더 포함하고,
    제3 방향으로 상기 적어도 하나의 제2 게이트 구조물의 상면의 높이는 상기 제2 방향으로 상기 스페이서에 인접하는 상기 적어도 하나의 제2 게이트 구조물의 측면에서보다 중심 부분에서 더 크고,
    상기 제3 방향으로 상기 스페이서의 상면의 높이는 상기 제2 방향으로 상기 적어도 하나의 제2 게이트 구조물의 측면들로부터 멀어질수록 연속적으로 감소하는 것을 특징으로 하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 스페이서에 인접하여 층간 절연막을 더 포함하고,
    상기 제3 방향으로 상기 층간 절연막의 상면의 높이는 상기 제2 방향으로 상기 스페이서의 측면들로부터 멀어질수록 연속적으로 감소하는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 적어도 하나의 제2 게이트 구조물의 상기 제2 폭은 적어도 80㎚인 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 적어도 하나의 제1 게이트 구조물의 상기 제1 폭은 적어도 80㎚인 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 적어도 하나의 제2 게이트 구조물의 상기 제2 폭은 상기 적어도 하나의 제1 게이트 구조물의 상기 제1 폭보다 적어도 2배만큼 큰 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 반도체 기판 상에, 층간 절연막을 더 포함하고,
    상기 적어도 하나의 제1 게이트 구조물과 상기 적어도 하나의 제2 게이트 구조물은 상기 층간 절연막에서 트렌치들을 채우며,
    상기 적어도 하나의 제1 게이트 구조물과 상기 적어도 하나의 제2 게이트 구조물은 제1 및 제2 게이트 절연막을 각각 포함하고,
    상기 제1 및 제2 메탈 게이트 전극막은 상기 제1 및 제2 게이트 절연막 상에 각각 형성된 것을 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 반도체 기판으로부터 돌출되고, 상기 제2 방향으로 연장하는 적어도 하나의 핀을 더 포함하고,
    상기 적어도 하나의 제1 게이트 구조물과 상기 적어도 하나의 제2 게이트 구조물은 상기 적어도 하나의 핀의 일부를 덮도록 연장하는 것을 특징으로 하는 반도체 소자.
  11. 반도체 기판으로부터 돌출되고, 각각 제1 방향으로 연장하는 제1 및 제2 핀;
    상기 제1 핀 상에, 상기 제1 방향에 수직하는 제2 방향으로 연장하고, 평평한 상면을 가지며, 상기 제1 방향으로 제1 폭을 가지며, 제1 메탈 게이트 전극을 포함하는 제1 게이트 구조물; 및
    상기 제2 핀 상에, 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 가지며, 제2 메탈 게이트 전극을 포함하는 제2 게이트 구조물;을 포함하고,
    상기 제2 메탈 게이트 전극은, 에지 부분에서 수직 방향으로의 에지 높이보다 더 큰 중심 부분에서 수직 방향으로의 중심 높이를 갖는, 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 메탈 게이트 전극은 제1 상부 메탈 게이트 전극 및 제1 하부 메탈 게이트 전극을 포함하고,
    상기 제2 메탈 게이트 전극은 제2 상부 메탈 게이트 전극 및 제2 하부 메탈 게이트 전극을 포함하며,
    상기 제1 상부 메탈 게이트 전극 및 제2 메탈 게이트 전극은 동일 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제11 항에 있어서,
    상기 제1 메탈 게이트 전극은 상기 수직 방향으로 최대 높이를 가지며,
    상기 제2 메탈 게이트 전극은 상기 수직 방향으로 최대 높이를 가지며,
    상기 제2 메탈 게이트 전극의 상기 최대 높이는 상기 제1 메탈 게이트 전극의 상기 최대 높이보다 큰 것을 특징으로 하는 반도체 소자.
  14. 제11 항에 있어서,
    상기 제1 메탈 게이트 전극은 중심 부분에서 수직 방향으로 제1 높이를 가지며,
    상기 제2 메탈 게이트 전극의 중심 높이는 상기 제1 높이보다 큰 것을 특징으로 하는 반도체 소자.
  15. 제11 항에 있어서,
    제3 핀 상에 제3 게이트 구조물을 더 포함하고,
    상기 제3 게이트 구조물은 제3 상부 메탈 게이트 전극 및 제3 하부 메탈 게이트 전극을 갖는 제3 메탈 게이트 전극을 포함하며,
    상기 제2 메탈 게이트 전극은 제2 상부 메탈 게이트 전극 및 제2 하부 메탈 게이트 전극을 포함하며,
    상기 제3 하부 메탈 게이트 전극과 제2 하부 메탈 게이트 전극은 다른 물질을 포함하는 것을 특징으로 하는 반도체 소자.
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