TWI412070B - 金屬閘極堆疊的形成方法及具有金屬閘極堆疊之積體電路 - Google Patents

金屬閘極堆疊的形成方法及具有金屬閘極堆疊之積體電路 Download PDF

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Description

金屬閘極堆疊的形成方法及具有金屬閘極堆疊之積體電路
本發明係有關於半導體元件及其形成方法，且特別是有關於具有金屬閘極堆疊之半導體元件。
當半導體元件(例如，金氧半場效電晶體，MOSFET)隨不同技術節點(technology nodes)而縮小化時，高介電常數材料(high k dielectric material)及金屬被採用以形成閘極堆疊(gate stack)。然而，在形成nMOS電晶體及pMOS電晶體之金屬閘極堆疊的方法中，許多問題可能於整合製程與材料時出現。例如，pMOS電晶體可能具有不良的效能。在另一例子中，nMOS電晶體與pMOS電晶體之功函數無法獨立且恰當地調整。
本發明一實施例提供一種半導體元件之金屬閘極堆疊的形成方法，包括於半導體基底上形成高介電常數材料層；於高介電常數材料層上形成導電材料層；採用多晶矽於n型場效電晶體區形成第一虛置閘極及於p型場效電晶體區形成第二虛置閘極；於半導體基底上形成層間介電材料；對半導體基底進行第一化學機械研磨製程；自第一虛置閘極移除多晶矽以形成第一閘極溝槽；形成n型金屬至第一閘極溝槽；對半導體基底進行第二化學機械研磨製程；自第二虛置閘極移除多晶矽以形成第二閘極溝槽；形成p型金屬至第二閘極溝槽；以及對半導體基底進行第三化學機械研磨製程。
本發明一實施例提供一種具有金屬閘極堆疊之積體電路，包括半導體基底；n型場效電晶體之第一閘極堆疊，包括高介電常數材料層，位於半導體基底上；氮化鈦層，位於高介電常數材料層上；第一金屬層，位於氮化鈦層上；以及第二金屬層，位於第一金屬層上；以及p型場效電晶體之第二閘極堆疊，包括高介電常數材料層，位於半導體基底上；氮化鈦層，位於高介電常數材料層上；第三金屬層，位於氮化鈦層上，其中第三金屬層不同於第一金屬層及第二金屬層；以及第四金屬層，位於第三金屬層上。
本發明一實施例提供一種半導體元件之金屬閘極堆疊的形成方法，包括於半導體基底上形成高介電常數材料層；於高介電常數材料層上形成導電材料層；採用多晶矽於n型場效電晶體區形成第一虛置閘極及於p型場效電晶體區形成第二虛置閘極；於半導體基底上形成層間介電材料；對半導體基底進行第一化學機械研製程；自第一虛置閘極及第二虛置閘極移除多晶矽以分別形成第一閘極溝槽及第二閘極溝槽；在第一閘極溝槽及第二閘極溝槽上形成n型金屬層；對半導體基底進行第二化學機械研磨製程；自第二閘極溝槽移除n型金屬層；形成p型金屬層至第二閘極溝槽；以及對半導體基底進行第三化學機械研磨製程。
本發明一實施例提供一種半導體元件之金屬閘極堆疊的形成方法，包括提供半導體基底，半導體基底於第一型式場效電晶體中具有第一閘極溝槽及於第二型式場效電晶體中具有第二閘極溝槽；於第一閘極溝槽中形成圖案化金屬結構；以及之後於第一閘極溝槽及第二閘極溝槽中皆形成第一金屬層。
應了解的是以下之敘述提供許多不同的實施例或例子，用以實施本發明之不同樣態。以下所述特定的元件及排列方式儘為簡單描述本發明。當然，這些僅用以舉例而非本發明之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其他材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
替代多晶矽閘極(replacement polysilicon gate，RPG)製程之新穎結構
第1圖顯示根據本發明實施例之製作具有金屬閘極堆疊之半導體元件之方法100的流程圖。第2圖顯示一實施例之具有金屬閘極堆疊之半導體結構120在一製程階段的剖面圖。第3圖顯示另一實施例之具有金屬閘極堆疊之半導體結構140在一製程階段的剖面圖。各種的半導體結構及其製作方法100將參照第1-3圖而共同敘述。
方法100開始於步驟101，於半導體基底230上形成虛置閘極堆疊(dummy gate stacks)。半導體基底包括矽。或者，半導體基底可包括鍺(germanium)、矽鍺(silicon germanium)、或其他適合的半導體材料。半導體基底還包括各種形成於基底中以分離各種元件之隔離結構(isolation features)，例如是淺溝槽絕緣(shallow trench isolation)。半導體基底還可包括各種摻雜區，例如是在各種階段中形成之N井(n-well)、P井(p-well)、輕摻雜源極/汲極區(LDD)、及源極/汲極區。在一實施例中，半導體基底於nFET區231a中包括n型場效電晶體(nFET)，及於pFET區231b包括p型場效電晶體(pFET)。在一實施例中，n型場效電晶體及p型場效電晶體包括金氧半(MOS)場效電晶體，例如是nMOSFET及pMOSFET。半導體基底還包括用於n型場效電晶體及p型場效電晶體之虛置閘極堆疊。特別是n型場效電晶體及p型場效電晶體包括具有高介電常數材料及多晶矽材料之虛置閘極堆疊。在其他實施例中，半導體基底包括複數個nFET區231a及複數個pFET區231b。
在一形成虛置閘極堆疊之實施例中，於半底體基底230上形成高介電常數材料層232。附加或替代地，在形成高介電常數材料層232之前，可選擇性以熱氧化法或原子層沉積(atomic layer deposition，ALD)於半導體基底230上形成氧化矽層(未顯示)。於高介電常數材料層232上形成金屬層234。在一實施例中，金屬層234包括氮化鈦(用作氮化鈦金屬閘極層)。在一實施例中，氮化鈦金屬閘極層之厚度約為20。在另一實施例中，氮化鈦金屬閘極層之厚度介於約10至約30之間。
在其他實施例中，進一步於金屬層134(氮化鈦金屬閘極層)上形成氮化鉭層(tantalum nitride layer)。在一實施例中，氮化鉭層之厚度約為10。在其他實施例中，氮化鉭層之厚度介於約5至約20之間。接著，於氮化鉭層上形成多晶矽層(未顯示)。
之後，於半導體基底230上形成多晶矽層(未顯示)。接著，將各種材料層圖案化以形成虛置閘極堆疊。附加或替代地，藉著各種離子佈植製程形成LDD區，使LDD區與虛置閘極堆疊對齊。之後，藉著介電層沉積及乾蝕刻製程以形成閘極間隙壁(gate spacers)。接著，以各種離子佈植製程形成源極/汲極區。於半導體基底及虛置閘極堆疊上形成層間介電層(inter-level dielectric，ILD)(未顯示)。
方法100進行至下一步驟102，藉著進行化學機械研磨(CMP)製程來研磨基底，使多晶矽露出。在其他實施例中，可於多晶矽上形成硬遮罩(hard mask)，並用以形成虛置閘極堆疊。在此情形中，CMP製程用以使硬遮罩露出，並接著進行蝕刻製程(例如，濕式蝕刻浸泡)以移除硬遮罩，導致多晶矽露出。
方法100進行到下一步驟103，進行圖案化製程以覆蓋pFET區。在一實施例中，於半導體基底230上形成圖案化光阻層以覆蓋pFET區231b而使nFET區231a露出。
方法100進行至下一步驟104，進行蝕刻製程以自nFET區中之虛置閘極堆疊移除多晶矽，而於nFET區中形成閘極溝槽(gate trenches)。
方法100進行到下一步驟105，於nFET區之閘極溝槽中形成一或更多的n型金屬層(n-type metal layers)。在一實施例中，n型金屬層包括氮化鉭層236，其厚度例如為約10。n型金屬層可更包括第二金屬層240，例如是鈦鋁層(titanium aluminum layer)或氮化鈦鋁層(titanium aluminum nitride layer)。在一實施例中，第二金屬層240之厚度約為10。此外，可使用化學氣相沉積(CVD)製程或其他適合製程而於nFET區231a中之閘極溝槽中進一步填充金屬材料242，例如是鎢或鋁。
方法100進行至下一步驟106，對半導體基底230進行另一CMP製程以研磨基底，並大抵移除在先前CMP製程後之高於基底表面的過多金屬材料。
方法100進行到下一步驟107，移除pFET區中之虛置閘極堆疊的多晶矽。在此步驟中，對半導體基底230進行圖案化製程以蓋住nFET區。在一實施例中，於半導體基底230上形成圖案化光阻層，其蓋住nFET區並使pFET區露出。接著，對半導體基底230進行蝕刻步驟以自pFET區中之虛置閘極堆疊移除多晶矽，而於其中形成閘極溝槽。
方法100進行至下一步驟108，於pFET區之閘極溝槽中形成一或更多的p型金屬層(p-type metal layer)。在第2圖所示實施例中，p型金屬層之配置包括氮化鉭層236、形成於氮化鉭層236上之氮化鎢層(tungsten nitride layer)238、及形成於氮化鎢層238上之鈦鋁層(或氮化鈦鋁層)240。在一實施例中，氮化鉭層236包括約為10之厚度。在一實施例中，氮化鎢層238之厚度為約50。鈦鋁層(或氮化鈦鋁層)240包括約10之厚度。此外，可使用化學氣相沉積(CVD)製程或其他適合製程而於pFET區231b中之閘極溝槽中進一步填充金屬材料242，例如是鎢或鋁。
在第3圖所示之其他實施例中，p型金屬層包括氮化鈦層，其例如具有約40之厚度。p型金屬層更包括氮化鎢層。在一實施例中，氮化鎢層之厚度為約50。在其他實施例中，p型金屬層包括氮化鉭層，其例如具有約10之厚度。在一實施例中，n型金屬層包括鈦鋁(TiAl)層或氮化鈦鋁(TiAlN)層，其具有約10之厚度。再者，p型金屬層包括夾置於氮化鉭層與TiAl/TiAlN層之間的氮化鎢(WN)層。氮化鎢層之厚度為約50。此外，於pFET區中之閘極溝槽進一步填充金屬材料，例如鎢或鋁。
方法100進行到下一步驟109，對半導體基底進行另一CMP製程以研磨半導體基底，並大抵移除在先前CMP製程後之高於基底表面的過多金屬材料。
藉著所揭露之方法，可形成nFET與pFET之金屬閘極堆疊，其具有不同的成分與結構。nFET區與pFET區之功函數可獨立地調整。nMOSFET與pMOSFET之效能獲最佳化與提升。與先前所提習知金屬閘極之形成有關之問題可排除或減輕。
HKMG閘極最後製程之新穎結構
第4圖顯示根據本發明實施例之製作具有金屬閘極堆疊之半導體元件之方法160的流程圖。方法160配合第2-4圖作說明。
方法160開始於步驟162，提供半導體基底。半導體基底包括矽。或者，半導體基底可包括鍺、矽鍺、或其他適合的半導體材料。半導體基底還包括各種形成於基底中以分離各種元件之隔離結構，例如是淺溝槽絕緣。半導體基底還可包括各種摻雜區，例如是N井、P井、輕摻雜源極/汲極區、及源極/汲極區。半導體基底還包括n型場效電晶體(nFETs)及p型場效電晶體(pFETs)之虛置閘極堆疊。在一實施例中，n型場效電晶體及p型場效電晶體包括金氧半(MOS)場效電晶體，例如是nMOSFET及pMOSFET。特別是n型場效電晶體及p型場效電晶體包括具有高介電常數材料及多晶矽材料之虛置閘極堆疊。
在一形成虛置閘極堆疊之實施例中，於半底體基底上形成高介電常數材料層。附加或替代地，在形成高介電常數材料層之前，於半導體基底上形成氧化矽層。氧化矽層可以熱氧化法或原子層沉積(ALD)來形成。於高介電常數材料層上形成金屬層。在一實施例中，金屬層包括氮化鈦層(用作氮化鈦金屬閘極層)。在一實施例中，氮化鈦金屬閘極層之厚度約為20。在另一實施例中，氮化鈦金屬閘極層之厚度介於約10至約30之間。
在其他實施例中，如第2圖所示，於氮化鈦層上形成氮化鉭層。在一實施例中，氮化鉭層之厚度約為10。在其他實施例中，氮化鉭層之厚度介於約5至約20之間。在其他實施例中，此金屬層於移除多晶矽後形成。
之後，於半導體基底上形成多晶矽。接著，將各種材料層圖案化以形成虛置閘極堆疊。附加或替代地，藉著各種離子佈植製程形成LDD區，使LDD區與虛置閘極堆疊對齊。之後，藉著介電層沉積及乾蝕刻製程以形成閘極間隙壁。接著，以各種離子佈植製程形成源極/汲極區。於半導體基底及虛置閘極堆疊上形成層間介電層。
方法160進行至下一步驟164，進行化學機械研磨(CMP)製程來研磨基底，使多晶矽露出。在其他實施例中，可於多晶矽上形成硬遮罩，並用以形成虛置閘極堆疊。進行CMP製程以使硬遮罩露出，並接著進行蝕刻製程(例如，濕式蝕刻浸泡)以移除硬遮罩，導致多晶矽露出。
方法160進行到下一步驟166，進行蝕刻製程以自nFET區及pFET區中之虛置閘極堆疊移除多晶矽，而於nFET區及pFET區中形成閘極溝槽。
方法160進行到下一步驟168，於nFET區及pFET區之閘極溝槽中形成一或更多的n型金屬層。在一實施例中，n型金屬層包括氮化鉭層，其厚度例如為約10。n型金屬層可更包括鈦鋁層或氮化鈦鋁層。在一實施例中，此層之厚度約為10。在一實施例中，可使用化學氣相沉積製程或其他適合製程而於閘極溝槽中進一步填充金屬材料，例如是鎢或鋁。
方法160進行至下一步驟170，對半導體基底進行另一CMP製程以研磨基底，並大抵移除在先前CMP製程後之高於基底表面的過多金屬材料。
方法160進行至下一步驟172，進行圖案化製程以覆蓋nFET區。在一實施例中，於半導體基底上形成圖案化光阻層，其覆蓋nFET區，並使pFET區露出。
方法160進行到下一步驟174，進行蝕刻步驟以自pFET區移除n型金屬層。
方法160進行至下一步驟176，於pFET區之閘極溝槽中形成一或更多的p型金屬層。在第3圖所示實施例中，p型金屬層包括氮化鈦層，其例如具有約40之厚度。p型金屬層更包括氮化鎢層。在一實施例中，氮化鎢層之厚度為約50。在其他實施例中，p型金屬層包括氮化鉭層，其例如具有約10之厚度。在一實施例中，n型金屬層包括鈦鋁(TiAl)層或氮化鈦鋁(TiAlN)層，其具有約10之厚度。再者，p型金屬層包括夾置於氮化鉭層與TiAl/TiAlN層之間的氮化鎢層。氮化鎢層之厚度為約50，如第2圖所示。此外，可使用化學氣相沉積法或其他適合方法於pFET區中之閘極溝槽進一步填充金屬材料，例如鎢或鋁。
方法160進行到下一步驟178，對半導體基底進行另一CMP製程以研磨半導體基底，並大抵移除在先前CMP製程後之高於基底表面的過多金屬材料。
藉著所揭露之方法，可形成nFET與pFET之金屬閘極堆疊，其具有不同的成分與結構。nFET區與pFET區之功函數可獨立地調整。nMOSFET與pMOSFET之效能獲最佳化與提升。與先前所提習知金屬閘極之形成有關之問題可排除或減輕。
在其他實施例中，於nFET區及pFET區皆形成氮化鉭層。在一實施例中，氮化鉭層具有約10之厚度。接著，於氮化鉭層上形成氮化鎢層，並進一步將之圖案化，使nFET區中之氮化鉭層藉著此技藝人士所知之方法而移除。氮化鉭層之厚度為約50，如第2圖所示。接著，於nFET區之氮化鉭層及pFET區之氮化鎢層上形成鈦鋁(TiAl)層或氮化鈦鋁(TiAlN)層。在此情形中，氮化鎢層於pFET區中係夾置於TiAl/TiAlN層與氮化鉭層之間。在一實施例中，TiAl/TiAlN層具有約10之厚度。此外，可使用化學氣相沉積製程進一步於pFET區中之閘極溝槽填充金屬材料，例如鎢或鋁。此外，如第2或3圖所揭露之金屬閘極堆疊結構僅為兩實施例。可藉著方法160並替代使用其他適合的金屬材料來製作。
HKMG閘極最後製程之新穎元件結構
第5a-5d圖顯示根據本發明不同實施例之具有金屬閘極堆疊之半導體結構的剖面圖。在各種實施例中，第5a-5d圖之結構於PMOS電晶體中包括一或更多的圖案化金屬層。圖案化金屬層藉著沉積與蝕刻製程而形成於PMOS電晶體中。之後，於PMOS電晶體及NMOS電晶體皆形成一或更多的其他金屬層。因此，形成這些結構之方法於表1中標示為“P pattern first”。特別，第5a-5d圖之結構可於不同實施例藉著形成第2圖之半導體結構120之方法、形成第3圖之半導體結構140之方法、或前述之組合而形成。第5a-5d圖之不同半導體結構將進一步參照表1作說明。
半導體結構200顯示於第5a圖中。半導體結構200包括半導體基底230，其具有許多摻雜區，例如N井、P井、LDD區、及源極/汲極區。半導體基底可包括其他結構，例如用以隔離不同元件之淺溝槽絕緣區。
半導體結構200包括場效電晶體(FET)之金屬閘極堆疊，例如nFETs及pFETs。在一實施例中，場效電晶體包括具有用作閘極介電層之高介電常數材料層及用作閘極電極之金屬層的金氧半場效電晶體(MOSFETs)。如第5a圖所示，半導體結構200包括NMOS電晶體，其標示為231a(為簡化，僅部分的NMOS電晶體顯示於第5a圖中)。半導體結構200包括PMOS電晶體，其標示為231b(為簡化，僅部分的PMOS電晶體顯示於第5a圖中)。
NMOS電晶體之金屬閘極堆疊包括高介電常數材料層232，且可更包括位於高介電常數材料層之下的薄氧化矽層。薄氧化矽層可藉著熱氧化法、原子層沉積、或其他適合製程而形成。NMOS電晶體之金屬閘極堆疊包括金屬層234(例如，氮化鈦層)。在一實施例中，金屬層234(例如，氮化鈦層)具有約20之厚度。在一實施例中，上述的薄氧化矽層、高介電常數材料層、及金屬層(例如，氮化鈦層)係於閘極圖案化及源極/汲極區佈植製程前形成。NMOS電晶體之金屬閘極堆疊還包括第二氮化鈦層250，其在閘極圖案化及源極/汲極區佈植製程之後形成。在一實施例中，第二氮化鈦層250具有約40之厚度。NMOS電晶體之金屬閘極堆疊更包括形成於第二氮化鈦層250上之鈦鋁層(或氮化鈦鋁層)(TiAl/TiAlN)252。在一實施例中，鈦鋁層(或氮化鈦鋁層)252具有約50之厚度。NMOS電晶體之金屬閘極堆疊更包括金屬材料242，其在多晶矽移除之後填充於閘極間隙壁之間的閘極溝槽中。例如，所填充之金屬包括鎢或鋁，可藉由化學氣相沉積製程或其他適合製程而沉積。第二氮化鈦層250及鈦鋁層(或氮化鈦鋁層)252在多晶矽移除之後形成於NMOS電晶體之閘極溝槽中。
PMOS電晶體之金屬閘極堆疊包括高介電常數材料層232，且可更包括位於高介電常數材料層之下的薄氧化矽層。薄氧化矽層可藉著熱氧化法、原子層沉積、或其他適合製程而形成。PMOS電晶體之金屬閘極堆疊之高介電常數材料層相似於NMOS電晶體之金屬閘極堆疊之高介電常數材料層，兩者可於單一製程中形成。PMOS電晶體之金屬閘極堆疊包括金屬層234(例如，氮化鈦層)。在一實施例中，金屬層234(例如，氮化鈦層)具有約20之厚度。PMOS電晶體之金屬閘極堆疊之金屬層234(例如，氮化鈦層)相似於NMOS電晶體之金屬閘極堆疊之金屬層234(例如，氮化鈦層)，兩者可於單一製程中形成。在一實施例中，上述的薄氧化矽層、高介電常數材料層、及金屬層(例如，氮化鈦層)係於閘極圖案化及源極/汲極區佈植製程前形成。PMOS電晶體之金屬閘極堆疊還包括第二氮化鈦層250，其在閘極圖案化及源極/汲極區佈植製程之後形成。在一實施例中，第二氮化鈦層250具有約40之厚度。PMOS電晶體之金屬閘極堆疊更包括形成於第二氮化鈦層250上之氮化鎢層254。在一實施例中，氮化鎢層254具有約50之厚度。PMOS電晶體之金屬閘極堆疊更包括形成於第二氮化鈦層250上之鈦鋁層(或氮化鈦鋁層)(TiAl/TiAlN)252，且可與NMOS電晶體中之相似層於單一製程中形成。在一實施例中，鈦鋁層(或氮化鈦鋁層)252具有約50之厚度。PMOS電晶體之金屬閘極堆疊更包括金屬材料242，其在多晶矽移除之後填充於閘極間隙壁之間的閘極溝槽中。例如，所填充之金屬包括鎢或鋁，可藉由化學氣相沉積製程或其他適合製程而沉積。第二氮化鈦層、氮化鎢層、及鈦鋁層(或氮化鈦鋁層)在多晶矽移除之後形成於PMOS電晶體之閘極溝槽中。所揭露NMOS電晶體之金屬閘極堆疊之材質及PMOS電晶體之金屬閘極堆疊之材質進一步提供於表1之“提案A”欄位中，其中“NMOS”欄位提供NMOS電晶體之金屬閘極堆疊的數種材料，而“PMOS”欄位提供PMOS電晶體之金屬閘極堆疊的數種材料。表1中之標示“v”代表所指之材料層存在，而標示“x”代表所指之材料層不存在。表1中之“IL”代表界面層(interfacial layer)。在一實施例中，“IL”層為一氧化矽層。薄氧化矽層可藉著熱氧化法或原子層沉積而形成。表1中之“HK”代表高介電常數材料層。表1中之薄膜“TiAl”可為鈦鋁(TiAl)層或氮化鈦鋁(TiAlN)層。表1中之“RPG”代表替代多晶矽閘極(replacement polysilicon gate)，意味著一閘極最後製程(gate-last process)，其中先形成多晶矽閘極堆疊，接著以離子佈植形成源極及汲極區，接著移除多晶矽，並形成多種金屬材料層以形成高介電常數材料層及金屬層之閘極堆疊。上述對於表1中術語之定義亦適用於表2。
半導體結構202顯示於第5b圖中。半導體結構202包括半導體基底230，其具有許多摻雜區，例如N井、P井、LDD區、及源極/汲極區。半導體基底可包括其他結構，例如用以隔離不同元件之淺溝槽絕緣區。
半導體結構202包括場效電晶體(FET)之金屬閘極堆疊，例如nFETs及pFETs。在一實施例中，場效電晶體包括使用高介電常數材料層作為閘極介電層及使用金屬層作為閘極電極的金氧半場效電晶體(MOSFETs)。如第5b圖所示，半導體結構202包括NMOS電晶體231a及PMOS電晶體231b。
NMOS電晶體之金屬閘極堆疊包括高介電常數材料層232，且可更包括位於高介電常數材料層之下的薄氧化矽層。NMOS電晶體之金屬閘極堆疊包括金屬層234(例如，氮化鈦層)。在一實施例中，金屬層234(例如，氮化鈦層)具有約20之厚度。在一實施例中，上述的薄氧化矽層、高介電常數材料層、及金屬層(例如，氮化鈦層)係於閘極圖案化及源極/汲極區佈植製程前形成。NMOS電晶體之金屬閘極堆疊包括氮化鉭層256。在一實施例中，氮化鉭層256具有約10之厚度NMOS電晶體之金屬閘極堆疊更包括形成於氮化鉭層256上之鈦鋁層(或氮化鈦鋁層)(TiAl/TiAlN)252。在一實施例中，鈦鋁層(或氮化鈦鋁層)252具有約50之厚度。NMOS電晶體之金屬閘極堆疊更包括金屬材料242，其在多晶矽移除之後填充於閘極間隙壁之間的閘極溝槽中。在不同實施例中，所填充之金屬材料242包括鎢、鋁、或其他適合的導電材料。在一實施例中，氮化鉭層256及鈦鋁層(或氮化鈦鋁層)252在多晶矽移除之後形成於NMOS電晶體之閘極溝槽中。
PMOS電晶體之金屬閘極堆疊包括高介電常數材料層232，且可更包括位於高介電常數材料層之下的薄氧化矽層。PMOS電晶體之金屬閘極堆疊之高介電常數材料層相似於NMOS電晶體之金屬閘極堆疊之高介電常數材料層，兩者可於單一製程中形成。進一步於高介電常數材料層上形成金屬層234(例如，氮化鈦層)。在一實施例中，金屬層234(例如，氮化鈦層)具有約20之厚度，且可與NMOS電晶體之金屬層234(例如，氮化鈦層)於單一製程中形成。在一實施例中，上述的薄氧化矽層、高介電常數材料層、及金屬層(例如，氮化鈦層)係於閘極圖案化及源極/汲極區佈植製程前形成。PMOS電晶體之金屬閘極堆疊包括氮化鉭層256，其相似於NMOS電晶體之氮化鉭層，兩者可於單一製程中形成。PMOS電晶體之金屬閘極堆疊包括沉積於氮化鉭層256上之第二氮化鈦層250。在一實施例中，第二氮化鈦層250具有約40之厚度。PMOS電晶體之金屬閘極堆疊更包括形成於第二氮化鈦層250上之氮化鎢層254。在一實施例中，氮化鎢層254具有約50之厚度。PMOS電晶體之金屬閘極堆疊更包括形成於第二氮化鈦層250上之鈦鋁層(或氮化鈦鋁層)(TiAl/TiAlN)252。在一實施例中，鈦鋁層(或氮化鈦鋁層)252具有約10之厚度。PMOS電晶體之金屬閘極堆疊更包括金屬材料242，其在多晶矽移除之後填充於閘極間隙壁之間的閘極溝槽中。所填充之金屬材料242包括鎢或鋁，可藉由化學氣相沉積製程或其他適合製程而沉積。在一實施例中，氮化鉭層、第二氮化鈦層、氮化鎢層、及鈦鋁層(或氮化鈦鋁層)在多晶矽移除之後形成於PMOS電晶體之閘極溝槽中。所揭露NMOS電晶體之金屬閘極堆疊之材質及PMOS電晶體之金屬閘極堆疊之材質進一步提供於表1之“提案B”欄位中。在其他實施例中，在多晶矽移除之後，於NMOS電晶體及PMOS電晶體皆形成氮化鉭層。接著，於基底上沉積氮化鈦層及氮化鎢層並將之圖案化，使這兩層材料層僅於PMOS電晶體中保留。接著，於NMOS電晶體及PMOS電晶體之閘極溝槽中皆形成鈦鋁層(或氮化鈦鋁層)。接著，進一步於NMOS電晶體及PMOS電晶體之閘極溝槽中皆填充鋁或鎢層。接著，對基底進行CMP製程以移除金屬層之過多部分以形成N型金屬閘極堆疊(N metal gate stack)及P型金屬閘極堆疊(P metal gate stack)。
半導體結構204顯示於第5c圖中。半導體結構204類似於第5a圖之半導體結構200。所揭露NMOS電晶體之金屬閘極堆疊之材料層及PMOS電晶體之金屬閘極堆疊之材料層於不同實施例中具有許多不同的厚度，並進一步將其材質提供於表1之“提案C”欄位中。半導體結構204之結構、成分、及形成方式與第5a圖之半導體結構200相似，除了NMOS電晶體及PMOS電晶體之第二氮化鈦層皆以氮化鉭層256取代。在一實施例中，氮化鉭層256可具有約10之厚度。在其他實施例中，NMOS電晶體及PMOS電晶體之鈦鋁層(或氮化鈦鋁層)252皆可具有例如約10之厚度。
半導體結構206顯示於第5d圖中。半導體結構206類似於第5b圖之半導體結構202。所揭露NMOS電晶體之金屬閘極堆疊之材料層及PMOS電晶體之金屬閘極堆疊之材料層於不同實施例中具有許多不同的尺寸，並進一步將其材質提供於表1之“提案D”欄位中。半導體結構206之結構、成分、及形成方式與第5b圖之半導體結構202相似，除了PMOS電晶體之第二氮化鈦層被排除，以及PMOS電晶體及NMOS電晶體之鈦鋁層(或氮化鈦鋁層)皆被排除。
第6a-6f圖顯示根據本發明不同實施例之具有金屬閘極堆疊之半導體結構的剖面圖。第6a-6f圖之結構於NMOS電晶體中包括一或更多的圖案化金屬層。在一實施例中，圖案化金屬層藉著沉積與蝕刻製程而形成在NMOS電晶體上。之後，於NMOS電晶體及PMOS電晶體皆形成一或更多的其他金屬層。因此，第6a-6f圖之結構於表2中標示為“N pattern first”。在不同實施例中，第6a-6f圖之結構可使用形成第2圖之半導體結構120之方法、形成第3圖之半導體結構140之方法、或前述之組合而形成。第6a-6f圖之半導體結構將進一步參照表2作說明。
半導體結構210顯示於第6a圖中。半導體結構210包括半導體基底230，其具有許多摻雜區，例如N井、P井、LDD區、及源極/汲極區。半導體基底230可包括其他結構，例如用以隔離不同元件之淺溝槽絕緣區。
半導體結構210包括場效電晶體(FET)之金屬閘極堆疊，例如nFETs及pFETs。在一實施例中，場效電晶體包括使用高介電常數材料層作為閘極介電層及使用金屬層作為閘極電極的金氧半場效電晶體(MOSFETs)。如第6a圖所示，半導體結構210包括NMOS電晶體231a及PMOS電晶體231b。
NMOS電晶體之金屬閘極堆疊包括高介電常數材料層232，且可更包括位於高介電常數材料層之下的薄氧化矽層(未顯示)。NMOS電晶體之金屬閘極堆疊包括金屬層234(例如，氮化鈦層)。在一實施例中，金屬層234(例如，氮化鈦層)具有約20之厚度。在一實施例中，上述的薄氧化矽層、高介電常數材料層、及金屬層(例如，氮化鈦層)係於閘極圖案化及源極/汲極區佈植製程前形成。
NMOS電晶體之金屬閘極堆疊包括形成於金屬層234(例如，氮化鈦層)上之鈦鋁層(或氮化鈦鋁層)(TiAl/TiAlN)252。在一實施例中，鈦鋁層(或氮化鈦鋁層)252具有約50之厚度。NMOS電晶體之金屬閘極堆疊還包括第二氮化鈦層250。在一實施例中，第二氮化鈦層250具有約40之厚度。NMOS電晶體之金屬閘極堆疊還包括氮化鎢層254。在一實施例中，氮化鎢層254之厚度為約50。NMOS電晶體之金屬閘極堆疊更包括金屬材料242，其在多晶矽移除之後填充於閘極間隙壁之間的閘極溝槽中。例如，所填充之金屬包括鎢或鋁，可藉由化學氣相沉積製程或其他適合製程而沉積。鈦鋁層(或氮化鈦鋁層)、第二氮化鈦層、及氮化鎢層在多晶矽移除之後形成於NMOS電晶體之閘極溝槽中。
PMOS電晶體之金屬閘極堆疊包括高介電常數材料層232，且可更包括位於高介電常數材料層之下的薄氧化矽層。PMOS電晶體之金屬閘極堆疊之高介電常數材料層相似於NMOS電晶體之金屬閘極堆疊之高介電常數材料層，兩者可於單一製程中形成。此外，PMOS電晶體之金屬閘極堆疊包括金屬層234(例如，氮化鈦層)。在一實施例中，金屬層234(例如，氮化鈦層)具有約20之厚度。在一實施例中，上述的薄氧化矽層、高介電常數材料層、及金屬層(例如，氮化鈦層)係於閘極圖案化及源極/汲極區佈植製程前形成。PMOS電晶體之金屬閘極堆疊包括第二氮化鈦層250，其在閘極圖案化及源極/汲極區佈植製程之後形成。在一實施例中，第二氮化鈦層250具有約40之厚度。PMOS電晶體之金屬閘極堆疊更包括形成於第二氮化鈦層250上之氮化鎢層254。在一實施例中，氮化鎢層254具有約50之厚度。PMOS電晶體之金屬閘極堆疊更包括形成於第二氮化鈦層250上之氮化鎢層254。在一實施例中，氮化鎢層254具有約50之厚度。PMOS電晶體之金屬閘極堆疊更包括金屬材料242，其在多晶矽移除之後填充於閘極間隙壁之間的閘極溝槽中。例如，所填充之金屬包括鎢或鋁，可藉由化學氣相沉積製程或其他適合製程而沉積。第二氮化鈦層、氮化鎢層、及所填充之鎢或鋁層在多晶矽移除之後形成於PMOS電晶體之閘極溝槽中。所揭露NMOS電晶體之金屬閘極堆疊之材質及PMOS電晶體之金屬閘極堆疊之材質進一步提供於表2之“提案A”欄位中。
半導體結構212顯示於第6b圖中。半導體結構212在結構、成分、及形成方式上類似於第6a圖之半導體結構210，除了NMOS電晶體區及PMOS電晶體區之氮化鎢層皆排除。
半導體結構214顯示於第6c圖中，且進一步提供於表2之“提案B”欄位中。半導體結構214在結構、成分、及形成方式上類似於第6a圖之半導體結構210，除了NMOS電晶體區及PMOS電晶體區上皆進一步形成了氮化鉭層。在一實施例中，氮化鉭層具有約10之厚度。在一實施例中，氮化鉭層可於閘極圖案化及源極/汲極佈植製程之前形成於金屬閘極堆疊中。在其他實施例中，氮化鉭層於多晶矽移除之後形成。
半導體結構216顯示於第6d圖中。半導體結構216在結構、成分、及形成方式上類似於第6c圖之半導體結構214，除了NMOS電晶體區及PMOS電晶體區之氮化鎢層皆排除。
半導體結構218顯示於第6e圖中，且進一步提供於表2之“提案C”欄位中。半導體結構218在結構、成分、及形成方式上類似於第6a圖之半導體結構210，除了僅於NMOS電晶體區之金屬閘極堆疊上進一步形成了圖案化氮化鉭層256。在一實施例中，氮化鉭層256具有約10之厚度。氮化鉭層256及鈦鋁層(或氮化鈦鋁層)252可於多晶矽移除之後形成在NMOS電晶體區之金屬閘極堆疊上。
半導體結構220顯示於第6f圖中。半導體結構220在結構、成分、及形成方式上類似於第6e圖之半導體結構218，除了NMOS電晶體區及PMOS電晶體區之氮化鎢層皆排除。
藉著於不同實施例中所揭露之結構及方法，可形成nFET與pFET之金屬閘極堆疊，其具有不同的成分與結構。nFET區與pFET區之功函數可獨立地調整。在不同實施例中，nMOSFET與pMOSFET之效能獲最佳化與提升。與先前所提習知金屬閘極之形成有關之問題可排除或減輕。
本發明實施例之方法及半導體結構包括許多變化。例如，高介電常數材料層可藉著適合的製程而形成，例如是原子層沉積(ALD)。其他形成高介電常數材料層之方法包括有機金屬化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、物理氣相沉積(PVD)、及/或分子束磊晶(molecular beam epitaxy，MBE)。在一實施例中，高介電常數材料層包括氧化鉿(HfO2 )。在其他實施例中，高介電常數材料層包括氧化鋁(Al2 O3 )。或者，高介電常數材料層包括金屬氮化物、金屬矽化物、或其他金屬氧化物。夾置於半導體基底與高介電常數材料層之間的界面層可為氧化矽層，且可藉由許多適合的製程而形成，例如熱氧化法、原子層沉積、或紫外線臭氧氧化法(UV-Ozone oxidation)。氧化矽界面層可具有小於10之厚度。在其他實施例中，氧化矽界面層具有約5之厚度。
各種金屬閘極層可以物理氣相沉積或其他適合製程而形成。所揭露之半導體結構可包括夾置於高介電常數材料層與金屬閘極層之間之附加的覆蓋層(additionally capping layer)。在一實施例中，覆蓋層包括氧化鑭(lanthanum oxide，LaO)。或者，覆蓋層可包括其他適合的材料。多晶矽層可藉著化學氣相沉積或其他適合的製程而形成。
各種圖案化製程可包括藉由微影製程(photolithography process)以形成圖案化光阻層。微影製程例如可包括光阻塗佈、軟烤、光罩對準、曝光、後曝光烘烤、光阻顯影、及硬烤等步驟。微影曝光製程還可以其他適合的方法來進行或取代，例如是無光罩微影(maskless photolithography)、電子束寫入(electron-beam writing)、離子束寫入(ion-beam writing)、及/或分子印刷(molecular printing)等。
在其他實施例中，各種圖案化製程可包括形成附加的圖案化硬遮罩層。在一實施例中，圖案化硬遮罩層包括氮化矽。舉例說明圖案化氮化矽硬遮罩層之形成，藉著低壓化學氣相沉積(LPCVD)製程而於多晶矽層上沉積氮化矽層。形成氮化矽層之CVD製程所用之前驅物(precursor)可包括dichlorosilane(DCS or SiH2 Cl2 )、bis(TertiaryButylAmino)silane(BTBAS or C8 H22 N2 Si)、及disilane(DS or Si2 H6 )。使用微影製程將氮化矽層進一步圖案化，包括形成圖案化光阻層，並進行蝕刻製程以蝕刻圖案化光阻層之開口中的氮化矽。或者，其他介電材料可用作圖案化硬遮罩。例如，氮氧化矽可用作硬遮罩。
雖然未顯示，可進行其他製程步驟以形成各種摻雜區(例如，源極及汲極區)、元件結構(例如，多層內連線(multilayer interconnection，MLI))。在一實施例中，輕摻雜源極/汲極區(LDD)於閘極堆疊形成之後形成。可於金屬閘極堆疊之側壁上形成閘極間隙壁。接著，源極/汲極區大抵對齊於間隙壁之外緣而形成。閘極間隙壁可具有多層結構，且可包括氧化矽、氮化矽、氮氧化矽、或其他介電材料。所摻雜之源極及汲極區與LDD區不論是具有n型摻雜物(n-type dopant)或p型摻雜物(p-type dopant)皆可以習知的摻雜製程來形成，例如離子佈植。用來形成相應的摻雜區之n型摻雜物可包括磷、砷、及/或其他材料。p型摻雜物可包括硼、銦、及/或其他材料。
可進一步形成多層內連線。多層內連線包括垂直內連線(例如，習知的導通孔(vias)或接點(contacts))以及水平內連線(例如，金屬線路)。不同的內連線結構可採用不同的導電材料，包括銅、鎢、及/或矽化物(silicide)。在一實施例中，使用鑲嵌製程(damascene process)以於接觸孔(contact holes)中形成鎢插塞(tungsten plugs)。
半導體基底可更包括附加的隔離結構(isolation features)以使每一元件與其他元件彼此隔離。隔離結構可包括不同的結構，且可使用不同的製程技術來形成。例如，隔離結構可包括淺溝槽絕緣(STI)結構。淺溝槽絕緣結構之形成可包括於基底中蝕刻出一溝槽，並以絕緣材料填充溝槽，絕緣材料例如是氧化矽、氮化矽、或氮氧化矽。所填充之溝槽可具有多層結構，例如熱氧化襯層(thermal oxide liner layer)與填充溝槽之氮化矽。在一實施例中，淺溝槽絕緣結構可使用一系列製程而製造，例如：成長氧化物墊(pad oxide)、形成低壓化學氣相沉積氮化物層、使用光阻及遮罩圖案化出淺溝槽絕緣開口(STI opening)、選擇性成長熱氧化溝槽襯層以增進溝槽之界面、以CVD氧化物填充溝槽、使用化學機械研磨以回蝕刻、以及使用氮化物剝除製程(nitride stripping)以留下淺溝槽絕緣結構。
在本發明各種實施例中，半導體結構及其形成方法可用於其他具有高介電常數材料層及金屬閘極結構之半導體元件中，例如應變半導體基底(strained semiconductor substrate)、異質半導體元件(hetero-semiconductor device)、或無應力隔離結構(stress-free isolation structure)。
本發明實施例不限於半導體結構中包括MOS電晶體之應用，且可延伸至其他具有金屬閘極堆疊之積體電路。例如，積體電路結構可包括動態隨機存取記憶體(dynamic random access memory，DRAM)、單電子電晶體(single electron transistor，SET)、及/或其他微電子元件(在此，共同稱作微電子元件，microelectronic devices)。在其他實施例中，半導體結構包括鰭式場效電晶體(FinFET transistors)。當然，本發明實施例亦可應用於及/或容易適應其他型式之電晶體，包括單閘極電晶體(single-gate transistors)、雙閘極電晶體(double-gate transistors)、及其他多閘極電晶體(multi-gate transistors)，且可利用於許多其他應用，包括感測器單元(sensor cells)、記憶體單元(memory cells)、邏輯單元(logic cells)、及其他。
雖然本發明實施例已詳細說明，然此技藝人士當可明瞭，這些實施例在不脫離本發明之精神與範圍下，可有許多變化、取代、及替代等。
在其他實施例中，半導體基底可包括磊晶層。例如，基底可具有位於塊材半導體(bulk semiconductor)上之一磊晶層。再者，基底可被施加應變以增進效能。例如，磊晶層可包括不同於塊材半導體之半導體材料，例如是位於塊材矽上之矽鍺層或位於塊材矽鍺上之矽層，其可由例如是藉由選擇性磊晶成長(SEG)製程而形成。再者，基底可包括絕緣層上半導體(semiconductor-on-insulator，SOI)結構，例如包括埋藏介電層(buried dielectric layer)。或者，基底可包括埋藏介電層，例如是埋藏氧化層(buried oxide，BOX)，其例如可藉由稱為氧植入隔離法(separation by implantation of oxygen，SIMOX)之技術、晶圓接合(wafer bonding)、選擇性磊晶成長(selective epitaxial growth，SEG)、或其他適合方法而形成。
因此，本發明實施例提供形成半導體元件之金屬閘極堆疊的方法。方法包括於半導體基底上形成高介電常數材料層；於高介電常數材料層上形成導電材料層；於n型場效電晶體(nFET)區中形成第一虛置閘極及於p型場效電晶體(pFET)區中形成第二虛置閘極；於半導體基底上形成層間介電(inter-level dielectric，ILD)材料；對半導體基底進行第一化學機械研磨製程；自第一虛置閘極移除多晶矽以形成第一閘極溝槽；形成n型金屬至第一閘極溝槽；對半導體基底進行第二化學機械研磨製程；自第二虛置閘極移除多晶矽以形成第二閘極溝槽；形成p型金屬至第二閘極溝槽；以及對半導體基底進行第三化學機械研磨製程。
本發明實施例之方法可更包括形成圖案化光阻層以於自第一虛置閘極移除多晶矽之前，覆蓋p型場效電晶體(pFET)區。導電材料層之形成可包括於高介電常數材料層上形成氮化鈦層。方法可更包括於導電材料層上形成氮化鉭層。方法可更包括在p型場效電晶體(pFET)區中形成圖案化氮化鎢層。n型金屬之形成可包括形成氮化鉭層，以及形成導電層，導電層可包括鈦鋁(titanium aluminum)、氮化鈦鋁(titanium aluminum nitride)、或前述之組合。p型金屬之形成可包括形成第二氮化鈦層，以及於第二氮化鈦層上形成氮化鎢層。
本發明還提供具有金屬閘極堆疊之積體電路的實施例。積體電路包括半導體基底；位於半導體基底上具有高介電常數材料層之n型場效電晶體之第一閘極堆疊；位於高介電常數材料層上之氮化鈦層；位於氮化鈦層上之第一金屬層；以及位於第一金屬層上之第二金屬層。積體電路還包括位於半導體基底上具有高介電常數材料層之p型場效電晶體之第二閘極堆疊；位於高介電常數材料層上之氮化鈦層；位於氮化鈦層上之第一金屬層；位於第一金屬層上之第三金屬層；以及位於第三金屬層上之第二金屬層。第一金屬層可包括氮化鉭。第二金屬層可包括鈦鋁、氮化鈦鋁、或前述之組合。第三金屬層可包括氮化鎢。
本發明還提供具有金屬閘極堆疊之積體電路的另一實施例。積體電路包括半導體基底；位於半導體基底上具有高介電常數材料層之n型場效電晶體之第一閘極堆疊；位於高介電常數材料層上之氮化鈦層；位於氮化鈦層上之第一金屬層；以及位於第一金屬層上之第二金屬層。積體電路還包括位於半導體基底上具有高介電常數材料層之p型場效電晶體之第二閘極堆疊；位於高介電常數材料層上之氮化鈦層；位於第一金屬層上之第三金屬層；以及位於第三金屬層上之第四金屬層。
在本發明實施例之積體電路中，第一金屬層可包括氮化鉭。第二金屬層可包括鈦鋁、氮化鈦鋁、或前述之組合。第三金屬層可包括氮化鈦。第四金屬層可包括氮化鎢。
本發明其他實施例還提供製作半導體元件之金屬閘極堆疊的方法。方法包括於半導體基底上形成高介電常數材料層；於高介電常數材料層上形成導電材料層；採用多晶矽於n型場效電晶體區形成第一虛置閘極及於p型場效電晶體區形成第二虛置閘極；於半導體基底上形成層間介電材料；對半導體基底進行第一化學機械研磨製程；自第一虛置閘極及第二虛置閘極移除多晶矽而分別形成第一閘極溝槽及第二閘極溝槽；在第一閘極溝槽及第二閘極溝槽上形成n型金屬層；對半導體基底進行第二化學機械研磨製程；自第二閘極溝槽移除n型金屬層；形成p型金屬至第二閘極溝槽；以及對半導體基底進行第三化學機械研磨製程。
在各種實施例中，n型金屬層之移除可更包括形成圖案化光阻層以覆蓋n型電晶體區。導電材料層之形成可包括於高介電常數材料層上形成氮化鈦層。n型金屬之形成可包括形成氮化鉭層，以及於氮化鉭層上形成鈦鋁層、氮化鈦鋁層、或前述之組合。p型金屬之形成可包括形成氮化鉭層、於氮化鉭層上形成氮化鎢層、以及於氮化鎢層上形成鈦鋁層、氮化鈦鋁層、或前述之組合。p型金屬之形成亦可包括形成氮化鈦層，以及於氮化鈦層上形成氮化鎢層。
本發明還提供其他製作半導體元件之金屬閘極堆疊之方法的實施例。方法包括提供於第一型式場效電晶體(first type FET)中具有第一閘極溝槽及於第二型式場效電晶體(second type FET)中具有第二閘極溝槽之半導體基底；於第一閘極溝槽中形成圖案化金屬結構(patterned metal feature)；以及之後於第一閘極溝槽及第二閘極溝槽中皆形成第一金屬層。
方法更包括於第一閘極溝槽及第二閘極溝槽中皆填充第二金屬層；以及對半導體基底進行化學機械研磨製程。半導體基底之提供包括於半導體基底上形成高介電常數材料層；於高介電常數材料層上形成導電材料層；於導電材料層上形成多晶矽層；將多晶矽層、導電材料層、及高介電常數材料層圖案化以於第一型式場效電晶體之第一虛置閘極堆疊及第二型式場效電晶體之第二虛置閘極堆疊；於半導體基底上形成層間介電材料；對半導體基底進行化學機械研磨製程；以及自第一虛置閘極堆疊及第二虛置閘極堆疊移除多晶矽以分別形成第一閘極溝槽及第二閘極溝槽。在許多實施例中，第一型式場效電晶體包括n型場效電晶體或p型場效電晶體，而第二型式場效電晶體包括另一種型式之場效電晶體，包括p型場效電晶體或n型場效電晶體。
本發明還提供具有金屬閘極堆疊之積體電路的另一實施例。積體電路包括半導體基底；具有高介電常數材料層之n型場效電晶體的第一閘極堆疊；位於高介電常數材料層上之第一金屬層；以及位於第一金屬層上之第二金屬層。積體電路還包括具有高介電常數材料層之p型場效電晶體的第二閘極堆疊；以及位於高介電常數材料層及第一金屬層上之第二金屬層及第三金屬層。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、160．．．方法
101、102、103、104、105、106、107、108、109、162、164、166、168、170、172、174、176、178．．．步驟
120、140、200、202、204、206、210、212、214、216、218、220．．．半導體結構
230．．．半導體基底
231a．．．nFET區(或NMOS電晶體)
231b．．．pFET區
232．．．高介電常數材料層
234、240．．．金屬層
236、256．．．氮化鉭層
238、254．．．氮化鎢層
240、252．．．鈦鋁層(或氮化鈦鋁層)
242．．．金屬材料
250．．．氮化鈦層
第1圖顯示根據本發明實施例之製作具有金屬閘極堆疊之半導體元件的方法流程圖。
第2圖顯示一實施例之具有金屬閘極堆疊之半導體結構在一製程階段的剖面圖。
第3圖顯示另一實施例之具有金屬閘極堆疊之半導體結構在一製程階段的剖面圖。
第4圖顯示根據本發明另一實施例之製作具有金屬閘極堆疊之半導體元件的方法流程圖。
第5a-5d圖顯示根據本發明不同實施例之具有金屬閘極堆疊之半導體結構在一製程階段的剖面圖。
第6a-6f圖顯示根據本發明不同實施例之具有金屬閘極堆疊之半導體結構在一製程階段的剖面圖。
表1及表2提供根據本發明許多實施例之高介電常數材料層及金屬閘極堆疊的許多方案。
160．．．方法
162、164、166、168、170、172、174、176、178．．．步驟

Claims (22)

  1. 一種半導體元件之金屬閘極堆疊的形成方法，包括：於一半導體基底上形成一高介電常數材料層；於該高介電常數材料層上形成一導電材料層；採用一多晶矽於一n型場效電晶體區形成一第一虛置閘極及於一p型場效電晶體區形成一第二虛置閘極；於該半導體基底上形成一層間介電材料；對該半導體基底進行一第一化學機械研磨製程；自該第一虛置閘極移除該多晶矽以形成一第一閘極溝槽；形成一n型金屬至該第一閘極溝槽；對該半導體基底進行一第二化學機械研磨製程；自該第二虛置閘極移除該多晶矽以形成一第二閘極溝槽；形成一p型金屬至該第二閘極溝槽；以及對該半導體基底進行一第三化學機械研磨製程。
  2. 如申請專利範圍第1項所述之半導體元件之金屬閘極堆疊的形成方法，更包括於自該第一虛置閘極移除該多晶矽之前，形成一圖案化光阻層以覆蓋該p型場效電晶體區。
  3. 如申請專利範圍第1項所述之半導體元件之金屬閘極堆疊的形成方法，其中該導電材料層之形成包括於該高介電常數材料層上形成一氮化鈦層。
  4. 如申請專利範圍第1項所述之半導體元件之金屬閘極堆疊的形成方法，更包括於該導電材料層上形成一氮化鉭層。
  5. 如申請專利範圍第1項所述之半導體元件之金屬閘極堆疊的形成方法，更包括於該p型場效電晶體區中形成一圖案化氮化鎢層。
  6. 如申請專利範圍第1項所述之半導體元件之金屬閘極堆疊的形成方法，其中該n型金屬之形成包括：形成一氮化鉭層；以及形成一導電層，該導電層包括鈦鋁、氮化鈦鋁、或前述之組合。
  7. 如申請專利範圍第1項所述之半導體元件之金屬閘極堆疊的形成方法，其中該p型金屬之形成包括：形成一第二氮化鈦層；以及於該第二氮化鈦層上形成一氮化鎢層。
  8. 一種具有金屬閘極堆疊之積體電路，包括：一半導體基底；一n型場效電晶體之一第一閘極堆疊，包括：一高介電常數材料層，位於該半導體基底上；一氮化鈦層，位於該高介電常數材料層上；一第一金屬層，位於該氮化鈦層上；以及一第二金屬層，位於該第一金屬層上；以及一p型場效電晶體之一第二閘極堆疊，包括：該高介電常數材料層，位於該半導體基底上；該氮化鈦層，位於該高介電常數材料層上；一第三金屬層，位於該氮化鈦層上，其中該第三金屬層不同於該第一金屬層及該第二金屬層；以及一第四金屬層，位於該第三金屬層上。
  9. 如申請專利範圍第8項所述之具有金屬閘極堆疊之積體電路，其中該第二閘極堆疊更包括夾置於該第三金屬層與該氮化鈦層之間之該第一金屬層。
  10. 如申請專利範圍第9項所述之具有金屬閘極堆疊之積體電路，其中該第二金屬層及該第四金屬層之成分大抵相同。
  11. 如申請專利範圍第8項所述之具有金屬閘極堆疊之積體電路，其中該第一金屬層包括氮化鉭。
  12. 如申請專利範圍第8項所述之具有金屬閘極堆疊之積體電路，其中該第二金屬層包括鈦鋁、氮化鈦鋁、或前述之組合。
  13. 如申請專利範圍第8項所述之具有金屬閘極堆疊之積體電路，其中該第三金屬層包括氮化鈦及氮化鎢其中之一。
  14. 一種半導體元件之金屬閘極堆疊的形成方法，包括：於一半導體基底上形成一高介電常數材料層；於該高介電常數材料層上形成一導電材料層；採用一多晶矽於一n型場效電晶體區形成一第一虛置閘極及於一p型場效電晶體區形成一第二虛置閘極；於該半導體基底上形成一層間介電材料；對該半導體基底進行一第一化學機械研製程；自該第一虛置閘極及該第二虛置閘極移除該多晶矽以分別形成一第一閘極溝槽及一第二閘極溝槽；在該第一閘極溝槽及該第二閘極溝槽上形成一n型金屬層；對該半導體基底進行一第二化學機械研磨製程；自該第二閘極溝槽移除該n型金屬層；形成一p型金屬層至該第二閘極溝槽；以及對該半導體基底進行一第三化學機械研磨製程。
  15. 如申請專利範圍第14項所述之半導體元件之金屬閘極堆疊的形成方法，其中該n型金屬層之移除更包括形成一圖案化光阻層以覆蓋該n型場效電晶體區。
  16. 如申請專利範圍第14項所述之半導體元件之金屬閘極堆疊的形成方法，其中該導電材料層之形成包括於該高介電常數材料層上形成一氮化鈦層。
  17. 如申請專利範圍第14項所述之半導體元件之金屬閘極堆疊的形成方法，其中該n型金屬層之形成包括：形成一氮化鉭層；以及於該氮化層上形成一鈦鋁層、一氮化鈦鋁層、或前述之組合。
  18. 如申請專利範圍第14項所述之半導體元件之金屬閘極堆疊的形成方法，其中該p型金屬層之形成包括：形成一氮化鉭層；於該氮化鉭層上形成一氮化鎢層；以及於該氮化鎢層上形成一鈦鋁層、一氮化鈦鋁層、或前述之組合。
  19. 如申請專利範圍第14項所述之半導體元件之金屬閘極堆疊的形成方法，其中該p型金屬之形成包括：形成一氮化鈦層；以及於該氮化鈦層上形成一氮化鎢層。
  20. 一種半導體元件之金屬閘極堆疊的形成方法，包括：提供一半導體基底，該半導體基底於一第一型式場效電晶體中具有一第一閘極溝槽及於一第二型式場效電晶體中具有一第二閘極溝槽；於該第一閘極溝槽中形成一圖案化金屬結構；以及之後於該第一閘極溝槽及該第二閘極溝槽中皆形成一第一金屬層。
  21. 如申請專利範圍第20項所述之半導體元件之金屬閘極堆疊的形成方法，更包括：填充一第二金屬層至該第一閘極溝槽及該第二閘極溝槽；以及對該半導體基底進行一化學機械研磨製程。
  22. 如申請專利範圍第20項所述之半導體元件之金屬閘極堆疊的形成方法，其中該半導體基底之提供包括：於該半導體基底上形成一高介電常數材料層；於該高介電常數材料層上形成一導電材料層；於該導電材料層上形成一多晶矽層；將該多晶矽層、該導電材料層、及該高介電常數材料層圖案化以形成該第一型式場效電晶體之一第一虛置閘極堆疊及該第二型式場效電晶體之一第二虛置閘極堆疊；於該半導體基底上形成一層間介電材料；對該半導體基底進行一第一化學機械研磨製程；以及自該第一虛置閘極堆疊及該第二虛置閘極堆疊移除該多晶矽層以分別形成該第一閘極溝槽及該第二閘極溝槽。
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