KR102066851B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

동작 특성이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 제1 두께로 형성된 제1 배리어막; 상기 제1 배리어막 상에 형성된 제1 일함수 조절막; 및 상기 제1 일함수 조절막 상에, 상기 제1 두께보다 얇은 제2 두께로 형성된 제2 배리어막을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and the fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 고유전막을 사용하는 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 게이트 절연막의 두께도 얇게 형성할 필요가 있다.
그런데, 게이트 절연막으로 주로 사용되는 실리콘 산화막(또는 실리콘 산질화막)은 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되었다. 즉, 실리콘 산화막이 너무 얇으면 다이렉트 터널링(direct tunneling) 전류가 증가되어 게이트와 채널 영역간의 누설 전류가 증가하게 되고 전력 소모도 증가하게 된다.
따라서, 기존의 실리콘 산화막을 대체하기 위해, 고유전 상수를 갖는 고유전막에 대한 연구가 활발히 이루어지고 있다. 고유전막은 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 기판 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 제1 두께로 형성된 제1 배리어막; 상기 제1 배리어막 상에 형성된 제1 일함수 조절막; 및 상기 제1 일함수 조절막 상에, 상기 제1 두께보다 얇은 제2 두께로 형성된 제2 배리어막을 포함한다.
여기서, 상기 제2 배리어막 상에 형성되고, 상기 제1 일함수 조절막과 다른 제2 일함수 조절막을 더 포함할 수 있다. 상기 제1 일함수 조절막은 Al, Ti, Ta 중 적어도 하나이고, 상기 제2 일함수 조절막은 La일 수 있다.
또한, 상기 제1 게이트 절연막 내에는 상기 제1 일함수 조절막에 포함되는 금속물질이 비존재할 수 있다.
여기서, 상기 제1 배리어막의 제1 두께는 20Å 이상 40Å 이하일 수 있다. 상기 제2 배리어막의 제2 두께는 0Å 초과 20Å 미만일 수 있다.
또한, 상기 제2 배리어막의 제2 두께는 0Å이고, 상기 제1 일함수 조절막 상에, 상기 제1 일함수 조절막과 접촉하도록 형성된 제2 일함수 조절막을 더 포함할 수 있다.
상기 기판과 상기 제1 게이트 절연막 사이에 형성된 스트레스층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 제1 영역과 제2 영역이 정의된 기판; 상기 제1 영역에 순차적으로 형성된 제1 게이트 절연막과, 제1 두께의 제1 배리어막과, P형 일함수 조절막과, 상기 제1 두께보다 얇은 제2 두께의 제2 배리어막을 포함하는 PMOS 트랜지스터; 및 상기 제2 영역에 순차적으로 형성된 제2 게이트 절연막과, N형 일함수 조절막을 포함하는 NMOS 트랜지스터를 포함할 수 있다.
상기 PMOS 트랜지스터는 상기 제2 배리어막 상에 형성된 N형 일함수 조절막을 더 포함할 수 있다. 상기 P형 일함수 조절막은 Al, Ti, Ta 중 적어도 하나이고, 상기 N형 일함수 조절막은 La일 수 있다.
상기 제1 게이트 절연막 내에는 상기 P형 일함수 조절막에 포함되는 금속물질이 비존재할 수 있다.
상기 제1 배리어막의 제1 두께는 20Å 이상 40Å 이하이고, 상기 제2 배리어막의 제2 두께는 0Å 초과 20Å 미만일 수 있다.
상기 제2 배리어막의 제2 두께는 0Å이고, 상기 P형 일함수 조절막 상에, 상기 P형 일함수 조절막과 접촉하도록 형성된 N형 일함수 조절막을 더 포함할 수 있다.
상기 기판의 제1 영역과 상기 제1 게이트 절연막 사이에 형성된 스트레스층을 더 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은 기판 상에 제1 게이트 절연막을 형성하고, 상기 제1 게이트 절연막 상에 제1 두께로 제1 배리어막을 형성하고, 상기 제1 배리어막 상에 제1 일함수 조절막을 형성하고, 상기 제1 일함수 조절막 상에, 상기 제1 두께보다 얇은 제2 두께로 제2 배리어막을 형성하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 2은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다.
도 6 내지 도 9는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계도이다.
도 10 내지 도 12는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다. 도 1에 도시된 반도체 장치는 PMOS 트랜지스터이나, 이에 한정되는 것은 아니다. 또한, 도 1에 도시된 반도체 장치는 게이트 퍼스트 구조(gate first structure)일 수 있다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 제1 인터페이스막(110), 제1 게이트 절연막(120), 제1 배리어막(131), 제1 일함수 조절막(140), 제2 배리어막(132), 제2 일함수 조절막(160) 등을 포함할 수 있다.
기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다.
제1 인터페이스막(110)은 기판(100)과 제1 게이트 절연막(120) 사이의 불량 계면을 방지한다. 제1 인터페이스막(110)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 제1 인터페이스막(110)은 실리케이트로 이루어질 수도 있으며, 상기 예시된 막들의 조합으로 이루어질 수도 있다.
제1 게이트 절연막(120)은 제1 인터페이스막(110) 상에 형성될 수 있다. 제1 게이트 절연막(120)은 예를 들어, 고유전막인 HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 제1 게이트 절연막(120)이 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 제1 게이트 절연막(120)이 HfO2인 경우에는 약 50Å 이하의 범위 내에서(약 5 내지 50 Å)의 두께로 형성될 수 있다.
도 1에 도시된 반도체 장치(1)는 게이트 퍼스트 구조(gate first structure)이기 때문에, 제1 게이트 절연막(120)은 기판(100)의 형상에 따라 평평하게 형성될 수 있다.
제1 배리어막(131)은 제1 게이트 절연막(120) 상에 형성될 수 있다. 제1 배리어막(131)은 예를 들어, TiN일 수 있다. 제1 배리어막(131)은 제1 일함수 조절막(140)에 포함된 물질(예를 들어, Al, Ti, Ta 중 적어도 하나)이 제1 게이트 절연막(110)으로 침투하는 것을 방지한다.
제1 일함수 조절막(140)은 제1 배리어막(131) 상에 형성된다. 제1 일함수 조절막(140)은 PMOS 트랜지스터의 일함수와 문턱전압(Vt)을 조절하는 역할을 할 수 있다. 예를 들어, 제1 일함수 조절막(140)은 Al, Ti, Ta 중 적어도 하나일 수 있으나, 이에 한정되지 않는다. 전술한 역할을 수행할 수 있는 물질이면 어떤 것이든 가능하다. 이러한 제1 일함수 조절막(140)은 0Å 초과 8Å 이하의 두께를 가질 수 있고, 예를 들어, 4Å일 수 있다.
제2 배리어막(132)은 제1 일함수 조절막(140) 상에 형성될 수 있다. 제2 배리어막(132)은 예를 들어, TiN일 수 있다. 제2 배리어막(132)은 제2 일함수 조절막(160)이 포함된 물질이 제1 게이트 절연막(110)으로 침투하는 것을 방지한다.
제2 일함수 조절막(160)은 제2 배리어막(132) 상에 형성된다. 제2 일함수 조절막(160)은 NMOS 트랜지스터의 일함수와 문턱전압(Vt)을 조절하는 역할을 할 수 있다. 예를 들어, 제2 일함수 조절막(160)은 La일 수 있으나, 이에 한정되지 않는다. 전술한 역할을 수행할 수 있는 물질이면 어떤 것이든 가능하다. 이러한 제2 일함수 조절막(160)은 0Å 초과 8Å 이하의 두께를 가질 수 있고, 예를 들어, 4Å일 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 제2 일함수 조절막(160)은 불필요할 수 있다. 다만, PMOS 트랜지스터와 NMOS 트랜지스터를 동시에 형성할 때, PMOS 트랜지스터에도 제2 일함수 조절막(160)이 남아 있을 수 있다. 제2 일함수 조절막(160)이 반도체 장치(1)의 동작 특성에 영향을 적게 주면, 제2 일함수 조절막(160)을 제거하지 않는다. 다만, 필요에 따라(즉, 제2 일함수 조절막(160)이 반도체 장치(1)의 동작 특성에 영향을 많이 줄 경우), 제2 일함수 조절막(160)은 제거될 수도 있다.
제1 소오스/드레인(170)은 P형 불순물이 도핑된 P형 소오스/드레인일 수 있다. 제1 소오스/드레인(170)은 LDD(Low Doped Drain) 형상일 수 있으나, 이에 한정되지 않는다. 제1 소오스/드레인(170)의 형상은 형성하고자 하는 소자의 종류에 따라 달라질 수 있다.
한편, 제1 배리어막(131)은 제1 두께(W1)로 형성되고, 제2 배리어막(132)은 제1 두께(W1)보다 얇은 제2 두께(W2)로 형성된다. 예를 들어, 제1 배리어막(131)의 제1 두께(W1)는 20Å 이상 40Å 이하이고, 제2 배리어막(132)의 제2 두께(W2)는 0Å 초과 20Å 미만일 수 있다. 더 구체적으로, 제1 일함수 조절막(140)이 4Å일 때, 제1 두께(W1)는 25Å이고, 제2 두께(W2)는 10Å일 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 배리어막(131)의 두께를 충분히 두껍게 하고, 제1 일함수 조절막(140)의 두께를 최소화할 수 있다. 이와 같이 함으로써, 제1 일함수 조절막(140)이 포함하는 물질(예를 들어, Al, Ti, Ta 중 적어도 하나)이 제1 배리어막(131)을 관통하여 제1 게이트 절연막(110)으로 침투하는 것을 방지할 수 있다. 제1 게이트 절연막(110)에 제1 일함수 조절막(140)의 물질(예를 들어, Al)이 포함되면, 누설전류가 발생될 가능성이 높아진다. 제1 배리어막(131)의 두께를 충분히 두껍게 하고 제1 일함수 조절막(140)의 두께를 최소화하였기 때문에, 제1 게이트 절연막(110)에 제1 일함수 조절막(140)의 물질이 포함되지 않는다. 이에 따라서, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 동작 특성이 향상된다.
제2 배리어막(132)의 두께는 제2 일함수 조절막(160)의 물질 및 두께에 따라서 조절될 수 있다. 제2 일함수 조절막(160)은 형성하지 않을 수도 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 부분을 위주로 설명한다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 기판(100)과 제1 게이트 절연막(110) 사이에 스트레스층(108)이 더 형성될 수 있다. 반도체 장치(2)가 PMOS 트랜지스터이기 때문에, 스트레스층(108)은 압축 스트레스층일 수 있다. 예를 들어, 압축 스트레스층은 SiGe일 수 있다. 스트레스층(108)은 채널 영역(즉, 게이트 전극 하부)에 위치할 수 있으나, 이에 한정되지 않는다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 부분을 위주로 설명한다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제2 배리어막(132)은 존재하지 않을 수 있다(즉, 제2 배리어막(132)의 제2 두께는 0Å일 수 있다.). 따라서, 제1 일함수 조절막(140)과 제2 일함수 조절막(160)은 서로 접촉하도록 형성된다. 제1 배리어막(131)의 제1 두께(W1)가 충분히 두껍기 때문에, 제1 일함수 조절막(140) 및 제2 일함수 조절막(160)의 물질이 제1 배리어막(131)을 관통하여 제1 게이트 절연막(110)으로 침투하지 않는다. 따라서, 제1 게이트 절연막(110)에는 제1 일함수 조절막(140) 및 제2 일함수 조절막(160)의 물질이 포함되지 않는다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 도 2을 이용하여 설명한 것과 다른 부분을 위주로 설명한다.
도 4를 참조하면, 기판(100)에는 제1 영역(I)과 제2 영역(II)이 정의된다. 제1 영역(I)에는 PMOS 트랜지스터(101)가 형성되고, 제2 영역(II)에는 NMOS 트랜지스터(102)가 형성될 수 있다.
제1 영역(I)에 형성된 PMOS 트랜지스터(101)는, 스트레스층(108), 제1 인터페이스막(110), 제1 게이트 절연막(120), 제1 배리어막(131), 제1 일함수 조절막(140), 제2 배리어막(132), 제2 일함수 조절막(160) 등을 포함할 수 있다.
제2 영역(II)에 형성된 NMOS 트랜지스터(102)는, 제2 인터페이스막(210), 제2 게이트 절연막(220), 제3 일함수 조절막(260), 제2 소오스/드레인(270) 등을 포함할 수 있다.
제2 인터페이스막(210)은 제1 인터페이스막(110)과 실질적으로 동일한 물질과 두께로 형성될 수 있다. 예를 들어, 제2 인터페이스막(210)은 실리콘 산화막, 실리콘 산질화막, 실리케이트 등을 포함할 수 있다.
제2 게이트 절연막(220)은 제2 인터페이스막(210) 상에 형성되고, 고유전막인 HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다.
제3 일함수 조절막(260)은 제2 게이트 절연막(220) 상에 형성되고, 제2 일함수 조절막(160)과 실질적으로 동일한 물질과 두께로 형성될 수 있다. 제3 일함수 조절막(260)은 NMOS 트랜지스터의 일함수와 문턱전압(Vt)을 조절하는 역할을 할 수 있다. 예를 들어, 제3 일함수 조절막(260)은 La일 수 있으나, 이에 한정되지 않는다. 전술한 역할을 수행할 수 있는 물질이면 어떤 것이든 가능하다. 이러한 제3 일함수 조절막(260)은 0Å 초과 8Å 이하의 두께를 가질 수 있고, 예를 들어, 4Å일 수 있다.
NMOS 트랜지스터(102)는 Al, Ti, Ta와 같은 PMOS 트랜지스터용 일함수 조절막은 포함하지 않는다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 도 4를 이용하여 설명한 것과 다른 부분을 위주로 설명한다.
도 5를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 기판(100)의 제1 영역(I)에 제2 배리어막(132)은 존재하지 않을 수 있다(즉, 제2 배리어막(132)의 제2 두께는 0Å일 수 있다.). 따라서, 제1 일함수 조절막(140)과 제2 일함수 조절막(160)은 서로 접촉하도록 형성된다. 제1 배리어막(131)의 제1 두께(W1)가 충분히 두껍기 때문에, 제1 일함수 조절막(140) 및 제2 일함수 조절막(160)의 물질이 제1 배리어막(131)을 관통하여 제1 게이트 절연막(110)으로 침투하지 않는다.
이하에서, 도 4, 도 6 내지 도 9를 이용하여 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 6 내지 도 9는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계도이다.
우선 도 6을 참조하면, 제1 영역(I)과 제2 영역(II)이 정의된 기판(100)을 제공한다.
이어서, 제2 영역(II) 상에 스트레스층(108)을 형성한다. 스트레스층(108)은 예를 들어, 에피택셜 성장 방법을 통해서 형성할 수 있다.
도 6을 참조하면, 기판(100) 상에 제1 인터페이스(도 4의 110 참조)과 제2 인터페이스막(도 4의 210 참조)을 형성하기 위한 물질층(110a, 210a)을 형성한다. 전술한 것과 같이, 물질층(110a, 210a)은 실리콘 산화막, 실리콘 산질화막, 실리케이트 등을 포함할 수 있다. 예를 들어, 기판(100)을 오존 가스 또는 오존수로 세정하여, 물질층(110a, 210a)을 형성할 수 있다.
이어서, 물질층(110a, 210a) 상에, 제1 게이트 절연막(도 4의 120 참조)과 제2 게이트 절연막(도 4의 220 참조)을 형성하기 위한 제1 절연막(120a, 220a)을 형성한다. 전술한 것과 같이, 제1 절연막(120a, 220a)은 HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3를 포함하는 그룹에서 선택될 수 있다. 제1 절연막(120a, 220a)은 예를 들어, ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition) 등을 이용하여 형성될 수 있다.
이어서, 제1 절연막(120a, 220a) 상에, 제1 배리어막(도 4의 131 참조)을 형성하기 위한 제1 도전막(131a, 231a)을 형성한다. 제1 도전막(131a, 231a)은 예를 들어, TiN일 수 있고, ALD, CVD, PVD 등을 이용하여 형성할 수 있다.
이어서, 제1 도전막(131a, 231a) 상에, 제1 일함수 조절막(도 4의 140 참조)을 형성하기 위한 제2 도전막(140a, 240a)을 형성한다. 제2 도전막(140a, 240a)은 예를 들어, Al, Ti, Ta 중 적어도 하나일 수 있고, ALD, CVD, PVD 등을 이용하여 형성할 수 있다.
이어서, 제2 도전막(140a, 240a) 상에, 제2 배리어막(도 4의 132 참조)을 형성하기 위한 제3 도전막(132a, 232a)을 형성한다. 제3 도전막(132a, 232a)은 예를 들어, TiN일 수 있고, ALD, CVD, PVD 등을 이용하여 형성할 수 있다.
도 8을 참조하면, 제2 영역(II)의 제3 도전막(232a), 제2 도전막(240a), 제1 도전막(231a)을 제거한다. 예를 들어, 건식 식각, 습식 식각 등을 이용하여 제거할 수 있다.
도 9를 참조하면, 제1 영역(I)의 제3 도전막(132a) 상과, 제2 영역(II)의 제2 게이트 절연막(220a) 상에, 제2 일함수 조절막(160) 및 제3 일함수 조절막(260)을 형성하기 위한 제4 도전막(160a, 260a)을 형성한다.
다시 도 4를 참조하면, 제4 도전막(160a, 260a), 제3 도전막(132a), 제2 도전막(140a), 제1 도전막(131a)을 패터닝하여, 제2 일함수 조절막(160), 제3 일함수 조절막(260), 제2 배리어막(132), 제1 일함수 조절막(140), 제1 배리어막(131)을 순차적으로 형성한다.
이어서, 기판(100)에 불순물을 이온주입하여, 제1 소오스/드레인(170), 제2 소오스/드레인(270)을 형성한다.
이하에서, 도 5, 도 10 내지 도 12를 이용하여 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 10 내지 도 12는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계도이다. 설명의 편의상, 도 6 내지 도 9를 이용하여 설명한 것과 다른 부분을 위주로 설명한다.
도 10을 참조하면, 기판(100)에는 제1 영역(I)과 제2 영역(II)이 정의된다.
이어서, 제2 영역(II) 상에 스트레스층(108)을 형성한다.
이어서, 기판(100) 상에 제1 인터페이스(도 5의 110 참조)과 제2 인터페이스막(도 5의 210 참조)을 형성하기 위한 물질층(110a, 210a)을 형성한다.
이어서, 물질층(110a, 210a) 상에, 제1 게이트 절연막(도 5의 120 참조)과 제2 게이트 절연막(도 5의 220 참조)을 형성하기 위한 제1 절연막(120a, 220a)을 형성한다.
이어서, 제1 절연막(120a, 220a) 상에, 제1 배리어막(도 5의 131 참조)을 형성하기 위한 제1 도전막(131a, 231a)을 형성한다.
이어서, 제1 도전막(131a, 231a) 상에, 제1 일함수 조절막(도 5의 140 참조)을 형성하기 위한 제2 도전막(140a, 240a)을 형성한다.
도 11을 참조하면, 제2 영역(II)의 제2 도전막(240a), 제1 도전막(231a)을 제거한다.
도 12를 참조하면, 제1 영역(I)의 제2 도전막(140a) 상과, 제2 영역(II)의 제2 절연막(220a) 상에, 제2 일함수 조절막(도 5의 160) 및 제3 일함수 조절막(도 5의 260)을 형성하기 위한 제4 도전막(160a, 260a)을 형성한다.
다시 도 5를 참조하면, 제4 도전막(160a, 260a), 제2 도전막(140a), 제1 도전막(131a)을 패터닝하여, 제2 일함수 조절막(160), 제3 일함수 조절막(260), 제1 일함수 조절막(140), 제1 배리어막(131)을 순차적으로 형성한다.
이어서, 기판(100)에 불순물을 이온주입하여, 제1 소오스/드레인(170), 제2 소오스/드레인(270)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 120: 제1 게이트 절연막
131: 제1 배리어막 140: 제1 일함수 조절막
132: 제2 배리어막 160: 제2 일함수 조절막

Claims (10)

  1. 기판 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 제1 두께로 형성된 제1 배리어막;
    상기 제1 배리어막 상에 형성된 제1 일함수 조절막;
    상기 제1 일함수 조절막 상에, 상기 제1 두께보다 얇은 제2 두께로 형성된 제2 배리어막; 및
    상기 제2 배리어막 상에 형성되고, 상기 제1 일함수가 포함하는 물질과 다른 물질을 포함하는 제2 일함수 조절막을 포함하되,
    상기 제1 일함수 조절막은 상기 제1 배리어막과 상기 제2 배리어막 사이에 형성되는 것을 포함하는 반도체 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 일함수 조절막은 Al, Ti, Ta 중 적어도 하나이고, 상기 제2 일함수 조절막은 La인 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 게이트 절연막 내에는 상기 제1 일함수 조절막에 포함되는 금속물질이 비존재하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 배리어막의 제1 두께는 20Å 이상 40Å 이하인 반도체 장치.
  6. 제 5항에 있어서,
    상기 제2 배리어막의 제2 두께는 0Å 초과 20Å 미만인 반도체 장치.
  7. 삭제
  8. 제 1항에 있어서,
    상기 기판과 상기 제1 게이트 절연막 사이에 형성된 스트레스층을 더 포함하는 반도체 장치.
  9. 제1 영역과 제2 영역이 정의된 기판;
    상기 제1 영역에 순차적으로 형성된 제1 게이트 절연막과, 제1 두께의 제1 배리어막과, P형 일함수 조절막과, 상기 제1 두께보다 얇은 제2 두께의 제2 배리어막을 포함하되, 상기 P형 일함수 조절막은 상기 제1 배리어막과 상기 제2 배리어막 사이에 형성되고, 상기 제2 배리어막 상에 상기 P형 일함수 조절막이 포함하는 물질과 다른 물질을 포함하는 N형 일함수 조절막을 포함하는 PMOS 트랜지스터; 및
    상기 제2 영역에 순차적으로 형성된 제2 게이트 절연막과, N형 일함수 조절막을 포함하는 NMOS 트랜지스터를 포함하는 반도체 장치.
  10. 삭제
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