JP7471787B2 - 電子素子及びその製造方法 - Google Patents

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Description

本発明は、電子素子及びその製造方法に関する。
既存のシリコン基板の電子素子は、動作特性の改善、及びスケールダウン（scalingdown）に限界がある。例えば、既存のシリコン基板のロジックトランジスタにおいて、動作電圧と電流特性とを測定すれば、閾値下の振れ（ＳＳ：subthreshold swing）は、約６０ｍＶ／ｄｅｃが限界であることが知られている。それは、ロジックトランジスタのサイズ縮小により、動作電圧を約０．８Ｖ以下に低くし難い要因にもなり、それにより、パワー密度（power density）が増大することにより、ロジックトランジスタのスケールダウンには、限界がある。
本発明が解決しようとする課題は、電子素子と、該電子素子を製造する方法とを提供することである。
一側面において、
基板と、
基板上に設けられるゲート電極と、
基板とゲート電極との間に設けられる強誘電体層と、
基板と強誘電体層との間に設けられ、ｓｐ２結合構造（bonding structure）を有する炭素層と、を含む電子素子が提供される。
基板には、ゲート電極と対応する位置に、チャネル要素が設けられており、チャネル要素の両側には、ソース及びドレインが設けられてもよい。
炭素層は、ナノサイズの結晶を含むナノ結晶質グラフェンを含んでもよい。ナノ結晶質グラフェンは、およそ０．５ｎｍ～１００ｎｍサイズの結晶を含んでもよい。
ナノ結晶質グラフェンは、全炭素に対するｓｐ２結合構造を有する炭素の比率がおよそ５０％～９９％にもなる。ナノ結晶質グラフェンは、およそ１～２０ａｔ％（atomic percent）の水素を含んでもよい。電子素子は、基板と炭素層との間に設けられる絶縁層をさらに含んでもよい。
電子素子は、炭素層と強誘電体層との間に設けられる絶縁層をさらに含んでもよい。
ゲート電極は、導電性金属、またはｓｐ２結合構造を有する炭素物質を含んでもよい。
強誘電体層は、Ｓｉ、Ａｌ、Ｈｆ及びＺｒのうち少なくとも一つを含む酸化物を含んでもよい。ここで、酸化物は、ドーピング物質をさらに含んでもよい。炭素層の厚みは、およそ０．４ｎｍ～１００ｎｍにもなる。
他の側面において、
チャネル要素が設けられた基板を準備する段階と、
チャネル要素上に、ｓｐ２結合構造を有する炭素層を蒸着する段階と、
炭素層上に強誘電体層を蒸着する段階と、
強誘電体層上にゲート電極を蒸着する段階と、
アニーリング工程を介して、強誘電体層を結晶化させる段階と、を含む電子素子の製造方法が提供される。
チャネル要素の両側には、ソース及びドレインが設けられてもよい。
電子素子の製造方法は、基板と炭素層との間に絶縁層を形成する段階をさらに含んでもよい。
電子素子の製造方法は、炭素層と強誘電体層との間に絶縁層を形成する段階をさらに含んでもよい。
炭素層の蒸着は、化学気相蒸着（ＣＶＤ：chemical vapor deposition）または原子層蒸着（ＡＬＤ：atomic layer deposition）によっても行われる。
炭素層は、ナノサイズの結晶を含むナノ結晶質グラフェンを含んでもよい。炭素層は、０．４ｎｍ～１００ｎｍの厚みにも蒸着される。
強誘電体層の蒸着は、化学気相蒸着（ＣＶＤ）または原子層蒸着（ＡＬＤ）によっても行われる。
本発明の実施形態によれば、強誘電体層を使用することにより、強誘電体内のドメインがスイッチングされるときに起こる電圧増幅（voltage amplification）により、閾値下の振れ（ＳＳ）を低くすることができる電子素子を具現することができる。また、該強誘電体層とチャネル領域との間に、ｓｐ２結合構造を有する炭素層を設けることにより、アニーリング工程時、強誘電体層内の金属や酸素の基板への拡散を防止することができる。それにより、電流漏れ発生を防止し、所望しないシリコン酸化物層やシリサイドの形成を防止することができる。また、ｓｐ２結合構造を有する炭素層が、１ｎｍほどの薄い厚みに形成されても、拡散防止の役割を行うことができるので、電子素子の厚みを薄くすることができる。従って、電子素子のスケールダウンも容易に具現される。
そして、ｓｐ２結合構造を有する炭素層は、高い電荷密度（charge density）を有しているので、チャネル要素と同電位（equipotential）を形成することができる。従って、ｓｐ２結合構造を有する炭素層が、強誘電体層のマルチドメイン構造による不均一な電位を遮断（screen）することにより、電子素子の特性に対する均一度（uniformity）を向上させることができる。また、ナノ結晶質グラフェンを含む炭素層は、その上に蒸着される強誘電体層に高い付着力を提供することができる。
例示的な実施形態による電子素子を図示した断面図である。 例示的な実施形態による電子素子の閾値下の振れ（ＳＳ：subthreshold swing）特性が改善される効果について説明するためのグラフである。 他の例示的な実施形態による電子素子を図示した断面図である。 さらに他の例示的な実施形態による電子素子を図示した断面図である。 さらに他の例示的な実施形態による電子素子を図示した断面図である。 例示的な実施形態による電子素子の製造方法について説明するための図面である。 例示的な実施形態による電子素子の製造方法について説明するための図面である。 例示的な実施形態による電子素子の製造方法について説明するための図面である。 例示的な実施形態による電子素子の製造方法について説明するための図面である。 例示的な実施形態による電子素子の製造方法について説明するための図面である。 例示的な実施形態による電子素子の製造方法について説明するための図面である。 シリコン基板上に形成された結晶質グラフェンを撮ったＳＥＭ（scanning electron microscope）写真である。 シリコン基板上に形成されたナノ結晶質グラフェン及びＨＺＯ（hafnium zirconium oxide）を撮ったＳＥＭ写真である。
以下、添付された図面を参照し、例示的な実施形態に対して詳細に説明する。以下の図面において、同一の参照符号は、同一の構成要素を指し、図面上において、各構成要素の大きさは、説明の明瞭性と便宜性とから誇張されてもいる。一方、以下で説明される実施形態は、単に例示的なものに過ぎず、そのような実施形態から、多様な変形が可能である。
以下において、「上部」や「上」と記載されたものは、接触して真上にあるものだけではなく、非接触で上にあるものを含んでもよい。単数の表現は、文脈上明白に異なって意味しない限り、複数の表現を含む。また、ある部分がある構成要素を「含む」とするとき、それは、特別に反対となる記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含んでもよいということを意味する。
「前記」の用語、及びそれと類似した指示用語の使用は、単数及び複数のいずれも該当する。方法を構成する段階について、明白に順序を記載するか、あるいは反対になる記載がなければ、前記段階は、適切な順序で行われる。必ずしも前記段階の記載順序に限定されるものではない。全ての例、または例示的な用語の使用は、単に技術的思想について詳細に説明するためのものであり、特許請求の範囲によって限定されない以上、前述の例または例示的な用語により、範囲が限定されるものではない。
以下の実施形態で説明される電子素子は、半導体基板の素子であり、強誘電体及びゲート電極を含むゲートスタック（gate stack）構造を有することができる。そのような電子素子は、例えば、ロジック素子（logic device）またはメモリ素子（memory device）などにもなる。
図１は、例示的な実施形態による電子素子を図示した断面図である。
図１を参照すれば、電子素子１００は、基板１１０、並びに基板１００に順次に積層される炭素層１３０、強誘電体層１４０及びゲート電極１５０を含む。基板１１０には、ゲート電極１５０に対応する位置に、チャネル要素（channel element）１１５が設けられており、このチャネル要素１１５の両側には、ソース（Ｓ）１２１及びドレイン（Ｄ）１２２が設けられてもよい。
ソース１２１は、チャネル要素１１５の一側に電気的に連結され、ドレイン１２２は、チャネル要素１１５の他側に電気的に連結される。ソース１２１及びドレイン１２２は、基板１１０の互いに違う領域に不純物を注入することによっても形成され、ソース１２１とドレイン１２２との間の基板１１０の領域がチャネル要素１１５とも定義される。
基板１１０は、例えば、Ｓｉ基板であるが、Ｓｉ以外の他物質、例えば、Ｇｅ、ＳｉＧｅ、ＩＩＩ－Ｖ族半導体などを含む基板でもありうる。その場合、チャネル要素１１５は、Ｓｉ、Ｇｅ、ＳｉＧｅまたはＩＩＩ－Ｖ族半導体を含んでもよい。基板１１０の物質は、前述のところに限定されるものではなく、多様に変化される。一方、チャネル要素１１５は、後述するように、基板１１０の一部ではない基板１１０と別個の物質層によっても形成される。
基板１１０のチャネル要素１１５の上面には、炭素層１３０が設けられている。そのような炭素層１３０は、ｓｐ２結合構造（bonding structure）を有する炭素を含んでもよい。ｓｐ２結合構造を有する炭素層１３０は、ナノサイズの結晶を含むナノ結晶質グラフェンを含んでもよい。ここで、ナノ結晶質グラフェンとは、ナノレベルの大きさを有する結晶を含むグラフェンを意味する。例えば、ナノ結晶質グラフェンは、およそ１００ｎｍ以下の大きさの結晶を含んでもよい。
一般的な結晶質グラフェン、実施形態によるナノ結晶質グラフェン、及び非晶質炭素層を比較して説明すれば、次の通りである。
後述する全炭素に対するｓｐ２結合構造を有する炭素の比率は、ＸＰＳ（Ｘ－ray photoelectron spectroscopy）分析を介したＤ－parameterの測定によっても得られる。具体的には、ＸＰＳ分析において、全炭素に対するｓｐ２結合構造を有する炭素の比率により、炭素に対するAugerスペクトルのピーク形状（peak shape）が異なることになる。そのようなピーク形状を微分することによって形成されるＤ－parameterスペクトルにおいて、最高点と最低点との間隔が、Ｄ－parameterになる。従って、炭素に対するAugerスペクトルにおいて、Ｄ－parameterを測定することにより、一般的な結晶質グラフェン、ナノ結晶質グラフェン及び非晶質炭素層を区別することができる。また、後述する水素の含量は、例えば、ＲＢＳ（Rutherford backscattering spectroscopy）の成分分析を介しても得られる。
一般的な結晶質グラフェンは、真性グラフェン（intrinsic graphene）とも呼ばれるものであり、例えば、およそ１００ｎｍより大きいサイズの結晶を含んでもよい。一般的な結晶質グラフェンにおいては、炭素に対するAugerスペクトルにおいて、Ｄ－parameterがおよそ２３ｅＶほどにもなる。その場合、全炭素に対するｓｐ２結合構造を有する炭素の比率は、ほぼ１００％にもなる。そのような一般的な結晶質グラフェンには、水素がほとんど含まれていない。そして、一般的な結晶質グラフェンは、密度が、例えば、およそ２．１ｇ／ｃｃほどにもなり、面抵抗（sheet resistance）は、例えば、およそ１００～３００Ｏｈｍ／ｓｑほどにもなる。
ナノ結晶質グラフェンは、一般的な結晶性グラフェンより小サイズの結晶を含んでもよい。具体的な例を挙げれば、ナノ結晶質グラフェンは、およそ０．５ｎｍ～１００ｎｍほどの大きさを有する結晶を含んでもよい。そのようなナノ結晶質グラフェンにおいては、炭素に対するAugerスペクトルにおいて、Ｄ－parameterがおよそ１８～２２．９ｅＶほどにもなる。その場合、全炭素に対するｓｐ２結合構造を有する炭素の比率は、例えば、およそ５０％～９９％ほどにもなる。該ナノ結晶質グラフェンは、例えば、およそ１～２０ａｔ％（atomic percent）ほどの水素を含んでもいる。また、該ナノ結晶質グラフェンは、密度が、例えば、およそ１．６～２．１ｇ／ｃｃほどにもなり、面抵抗は、例えば、およそ１０００Ｏｈｍ／ｓｑよりも大きくなる。
非晶質炭素層においては、炭素に対するAugerスペクトルにおいて、Ｄ－parameterがダイヤモンドのＤ－parameter（すなわち、およそ１３ｅＶ）と、ナノ結晶質グラフェンのＤ－parameterとの間の値を有することができる。その場合、全炭素に対するｓｐ２結合構造を有する炭素の比率は、例えば、およそ３０％～５０％ほどにもなる。そして、該非晶質炭素層には、例えば、およそ２０ａｔ％より多い含量の水素を含んでもいる。
本実施形態においては、基板１１０のチャネル要素１１５上面に、ｓｐ２結合構造を有する炭素層３０、具体的には、ナノ結晶質グラフェンを含む炭素層１３０が設けられている。そのような炭素層１３０は、例えば、化学気相蒸着（ＣＶＤ：chemical vapor deposition）または原子層蒸着（ＡＬＤ：atomic layer deposition）などを介して、基板１１０のチャネル要素１１５上面に、ナノ結晶質グラフェンを蒸着することによっても形成される。ここで、炭素層１３０は、例えば、およそ１層～１００層のナノ結晶質グラフェンを含んでもよいが、それに限定されるものではない。そのような炭素層１３０は、およそ０．４ｎｍ～１００ｎｍほどの厚みに形成される。例えば、炭素層１３０は、０．４ｎｍ～１０ｎｍほどの厚みに形成されるが、それに限定されるものではない。
ｓｐ２結合構造を有する炭素層１３０の上面には、強誘電体層１４０が設けられている。強誘電体は、結晶化された物質構造において、単位セル内の電荷分布がnon-centrosymmetricであり、自発的なdipole（electric dipole）、すなわち、自発分極（spontaneous polarization）を有する。該強誘電体は、外部電場がない状態でも、dipoleによる残留分極（remnan tpolarization）を有する。また、外部電場により、分極の方向がドメイン単位にも変わる（switching）。該強誘電体は、外部電場により、ヒステリシス特性を有してもよく、有さなくともよいが、そのようなヒステリシス特性の有無により、電子素子１００は、ロジック素子またはメモリ素子にも具現される。
強誘電体層１４０は、後述するように、ｓｐ２結合構造を有する炭素層１３０の上面に、例えば、化学気相蒸着（ＣＶＤ）または原子層蒸着（ＡＬＤ）により、所定の強誘電物質を蒸着することにより、非晶質強誘電膜を形成した後、その後、アニーリング工程を介して、非晶質強誘電膜を結晶化することによっても形成される。
強誘電体層１４０は、例えば、Ｓｉ、Ａｌ、Ｈｆ及びＺｒのうち少なくとも一つを含む酸化物を含んでもよい。具体的な例として、強誘電体層１４０は、Ｈｆ系酸化物及びＺｒ系酸化物のうち少なくとも一つを含んでもよい。ここで、該Ｈｆ系酸化物は、例えば、ＨｆＯまたはＨｆＺｒＯなどを含んでもよく、Ｚｒ系酸化物は、例えば、ＺｒＯなどを含んでもよい。
また、強誘電体層１４０には、必要により、ドーピング物質（dopant）がさらに含まれる。ドーピング物質は、例えば、Ｓｉ、Ａｌ、Ｚｒ、Ｙ、Ｌａ、Ｇｄ、Ｓｒ及びＨｆのうち少なくとも一つを含んでもよいが、それらに限定されるものではない。強誘電体層１４０にドーピング物質が含まれる場合、該ドーピング物質は、全体的に同一濃度にドーピングされるか、あるいは領域によって互いに異なる濃度にもドーピングされる。また、強誘電体層１４０の領域により、互いに異なるドーピング物質がドーピングされてもよい。
強誘電体層１４０の上面には、ゲート電極１５０が設けられている。ここで、ゲート電極１５０は、基板１１０のチャネル要素１１５に対向しても配置される。そのようなゲート電極１５０は、導電性金属を含んでもよい。また、ゲート電極１５０は、ｓｐ２結合構造を有する炭素物質を含んでもよい。ここで、ｓｐ２結合構造を有する炭素物質は、例えば、一般的な結晶質グラフェンまたはナノ結晶質グラフェンを含んでもよい。
本実施形態による電子素子１００は、強誘電体層１４０を具備することにより、電子素子１００の閾値下の振れ（ＳＳ：subthreshold swing）を低くすることができるという効果がある。
図２は、例示的な実施形態によるロジックトランジスタの閾値下の振れ（ＳＳ）特性が改善される効果について説明するためのグラフである。図２においてＡは、既存シリコン基板のロジックトランジスタの動作電圧Ｖｇと電流Ｉｄとの特性を図示したものであり、Ｂは、例示的な実施形態によるロジックトランジスタの動作電圧Ｖｇと電流Ｉｄとの特性を図示したものである。
図２を参照すれば、既存シリコン基板のロジックトランジスタの場合、閾値下の振れ（ＳＳ）は、約６０ｍＶ／ｄｅｃが限界であると知られている。しかし、例示的な実施形態によるロジックトランジスタの場合、強誘電体層を使用することにより、強誘電体内のドメインがスイッチングされるときに起こる電圧増幅（voltage amplification）により、閾値下の振れ（ＳＳ）を６０ｍＶ／ｄｅｃ以下に低くすることができる。
本実施形態による電子素子１００においては、強誘電体層１４０とチャネル要素１１５との間に、ｓｐ２結合構造を有する炭素層１３０を設けることにより、強誘電体層１４０内の金属や酸素が、基板１１０に拡散されることを防止することができる。
例えば、強誘電体層と金属層とを含むシリコン基板の電子素子においては、アニーリング工程での高い温度により、強誘電体層内の金属や酸素が、シリコン基板に拡散することにより、電気的漏れが生じてしまう。また、望まないシリコン酸化物層やシリサイドが形成されることにより、電子素子の特性を阻害してしまう。しかし、本実施形態による電子素子１００においては、強誘電提層１４０と基板１１０との間にｓｐ２結合構造を有する炭素層１３０を設けることにより、高温のアニーリング工程においても、ｓｐ２結合構造を有する炭素層１３０が、強誘電体層１４０内の金属や酸素が、基板１１０に拡散することを防止することができる。それにより、電流漏れ発生を防止することができ、所望しないシリコン酸化物層やシリサイドの形成を防止することができる。また、ｓｐ２結合構造を有する炭素層１３０が、１ｎｍほどの薄厚に形成されても、拡散防止の役割を行うことができるので、電子素子１００の厚みを薄くすることができる。従って、電子素子１００のスケールダウンも容易に具現される。
また、本実施形態による電子素子においては、ｓｐ２結合構造を有する炭素層１３０が高い電荷密度（charge density）を有しているので、チャネル要素１１５と同電位（equipotential）を形成することができる。従って、ｓｐ２結合構造を有する炭素層１３０が、強誘電体層１４０のマルチドメイン（multi-domain）構造による不均一な電位を遮断（screen）することにより、電子素子１００の特性に対する均一度（uniformity）を向上させることができる。
図３は、他の例示的な実施形態による電子素子を図示した断面図である。以下では、前述の実施形態と異なる点を中心に説明する。
図３を参照すれば、電子素子２００は、基板２１０、並びに基板２１０に順次に積層されるチャネル層２１５、ｓｐ２結合構造を有する炭素層２３０、強誘電体層２４０及びゲート電極２５０を含む。そして、チャネル層２１５の両側には、ソース電極２２１及びドレイン電極２２２が設けられてもよい。
基板２１０は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩＩＩ－Ｖ族半導体などを含んでもよいが、それらに限定されるものではない。この基板２１０の上面には、チャネル層２１５が設けられてもよい。該チャネル層２１５は、基板２１０の一部ではない基板２１０と別個の物質層によって設けられてもよい。チャネル層２１５は、例えば、酸化物半導体、窒化物半導体、酸窒化物半導体、二次元物質（２Ｄ material）、量子ドット及び有機半導体のうち少なくとも一つを含んでもよい。ここで、該酸化物半導体は、例えば、ＩｎＧａＺｎＯなどを含んでもよく、該二次元物質は、例えば、ＴＭＤ（transition metal dichalcogenide）やグラフェンを含んでもよく、該量子ドットは、コルロイダル量子ドット（colloidal ＱＤ）、ナノ結晶（nanocrystal）構造の量子ドットなどを含んでもよい。しかし、それらは、単に例示的なものに過ぎず、本実施形態は、それらに限定されるものではない。
チャネル層２１５の両側には、ソース電極２２１及びドレイン電極２２２が設けられてもよい。ソース電極２２１は、チャネル層２１５の一側と連結されるようにも設けられ、ドレイン電極２２２は、チャネル層２１５の他側と連結されるように設けられてもよい。ソース電極２２１及びドレイン電極２２２は、金属、金属化合物、導電性ポリマーのような導電性物質によっても形成される。
チャネル層２２５上に、順次に積層されるｓｐ２結合構造を有する炭素層２３０、強誘電体層２４０及びゲート電極２５０は、前述したので、ここでは、それらに係わる詳細な説明は、省略する。
図４は、さらに他の例示的な実施形態による電子素子を図示した断面図である。以下では、前述の実施形態と異なる点を中心に説明する。
図４を参照すれば、電子素子３００は、基板３１０、並びに該基板３１０に順次に積層される絶縁層３６０、ｓｐ２結合構造を有する炭素層３３０、強誘電体層３４０、及びゲート電極３５０を含む。基板３１０には、ゲート電極３５０に対応する位置に、チャネル要素３１５が設けられており、該チャネル要素３１５の両側には、ソース（Ｓ）３２１及びドレイン（Ｄ）３２２が設けられてもよい。
ソース３２１は、チャネル要素３１５の一側に、電気的にも連結され、ドレイン３２２は、チャネル要素３１５の他側に、電気的にも連結される。ソース３２１及びドレイン３２２の基板３１０の互いに異なる領域に、不純物を注入することによっても形成され、ソース３２１とドレイン３２２との間の基板３１０領域が、チャネル要素３１５とも定義される。基板３１０は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩＩＩ－Ｖ族半導体などを含む基板でもあるが、それに限定されるものではない。一方、チャネル要素３１５は、基板３１０の一部ではない基板３１０と別個の物質層によっても形成される。
チャネル要素３１５の上面には、絶縁層３６０が設けられている。絶縁層３６０の厚みは、例えば、およそ５ｎｍ以下と薄くてもよい。しかし、それに限定されるものではなく、絶縁層３６０の厚みが５ｎｍ以上であってもよい。絶縁層３６０としては、例えば、Ｓｉ酸化物、Ａｌ酸化物、Ｈｆ酸化物、Ｚｒ酸化物などを使用するか、あるいはｈ－ＢＮ（hexagonal boron nitride）のような二次元絶縁体（２Ｄ insulator）を使用することができる。しかし、絶縁層３６０の物質は、それらに限定されるものではなく、異なってもよい。該絶縁層３６０は、電気的漏れを抑制したり防止したりする役割を行うことができ、またゲートスタック構造において、capacitance matchingにも使用される。
絶縁層３６０の上面には、ｓｐ２結合構造を有する炭素層３３０が設けられている。ここで、ｓｐ２結合構造を有する炭素層３３０は、ナノサイズの結晶を含むナノ結晶質グラフェンを含んでもよい。ここで、該ナノ結晶質グラフェンは、一般的な結晶性グラフェンより小サイズの結晶を含んでもよい。具体的な例を挙げれば、該ナノ結晶質グラフェンは、およそ０．５ｎｍ～１００ｎｍほどの大きさを有する結晶を含んでもよい。また、全炭素に対するｓｐ２結合構造を有する炭素の比率は、例えば、およそ５０％～９９％ほどにもなる。該ナノ結晶質グラフェンは、例えば、およそ１～２０ａｔ％ほどの水素を含んでもいる。該ナノ結晶質グラフェンは、密度が、例えば、およそ１．６～２．１ｇ／ｃｃほどにもなり、面抵抗は、例えば、およそ１０００Ｏｈｍ／ｓｑよりも大きくなる。
ｓｐ２結合構造を有する炭素層３３０は、およそ０．４ｎｍ～１００ｎｍほどの厚みにも形成される。例えば、炭素層３３０は、０．４ｎｍ～１０ｎｍほどの厚みにも形成される。しかし、それに限定されるものではない。ｓｐ２結合構造を有する炭素層３３０は、前述のように、強誘電体層３４０内の金属や酸素が、絶縁層３６０を介して、基板３１０に拡散することを防止することができる。また、ｓｐ２結合構造を有する炭素層３３０は、１ｎｍほどの薄厚に形成され、拡散防止役割を行うことができるが、電子素子３００の厚みを薄くすることができる。そして、ｓｐ２結合構造を有する炭素層３３０は、高い電荷密度を有しているので、電子素子３００の特性に対する均一度を向上させることができる。
ｓｐ２結合構造を有する炭素層３３０の上面には、強誘電体層３４０が設けられている。強誘電体層３４０は、例えば、Ｓｉ、Ａｌ、Ｈｆ及びＺｒのうち少なくとも一つを含む酸化物を含んでもよい。具体的な例として、強誘電体層３４０は、Ｈｆ系酸化物及びＺｒ系酸化物のうち少なくとも一つを含んでもよい。ここで、該Ｈｆ系酸化物は、例えば、ＨｆＯまたはＨｆＺｒＯなどを含んでもよく、Ｚｒ系酸化物は、例えば、ＺｒＯなどを含んでもよい。
また、強誘電体層３４０には、必要により、ドーピング物質がさらに含まれてもよい。該ドーピング物質は、例えば、Ｓｉ、Ａｌ、Ｚｒ、Ｙ、Ｌａ、Ｇｄ、Ｓｒ及びＨｆのうち少なくとも一つを含んでもよいが、それらに限定されるものではない。強誘電体層３４０にドーピング物質が含まれる場合、該ドーピング物質は、全体的に同一濃度にドーピングされるか、あるいは領域によって互いに異なる濃度にもドーピングされる。また、強誘電体層３４０の領域により、互いに異なるドーピング物質がドーピングされてもよい。
強誘電体層３４０の上面には、ゲート電極３５０が設けられている。そのようなゲート電極３５０は、導電性金属を含んでもよい。また、ゲート電極３５０は、ｓｐ２結合構造を有する炭素物質を含んでもよい。ここで、ｓｐ２結合構造を有する炭素物質は、例えば、一般的な結晶質グラフェンまたはナノ結晶質グラフェンを含んでもよい。そのような強誘電体層により、電子素子３００の閾値下の振れ（ＳＳ）を低くすることができる。
図５は、さらに他の例示的な実施形態による電子素子を図示した断面図である。以下では、前述の実施形態と異なる点を中心に説明する。
図５を参照すれば、電子素子４００は、基板４１０、並びに該基板４１０に順次に積層されるｓｐ２結合構造を有する炭素層４３０、絶縁層４６０、強誘電体層４４０、及びゲート電極４５０を含む。基板４１０には、ゲート電極４５０に対応する位置に、チャネル要素４１５が設けられており、該チャネル要素４１５の両側には、ソース（Ｓ）４２１及びドレイン（Ｄ）４２２が設けられてもよい。
チャネル要素４１５の上面には、ｓｐ２結合構造を有する炭素層４３０が設けられている。ここで、ｓｐ２結合構造を有する炭素層４３０は、ナノサイズの結晶を含むナノ結晶質グラフェンを含んでもよい。そのようなｓｐ２結合構造を有する炭素層４３０は、およそ０．４ｎｍ～１００ｎｍほどの厚みにも形成される。ｓｐ２結合構造を有する炭素層４３０の上面には、絶縁層４６０が設けられている。絶縁層４６０の厚みは、例えば、およそ５ｎｍ以下と薄い。しかし、それに限定されるものではない。絶縁層４６０としては、例えば、Ｓｉ酸化物、Ａｌ酸化物、Ｈｆ酸化物、Ｚｒ酸化物などを適用したり、ｈ－ＢＮのような二次元絶縁体（２Ｄ insulator）を使用したりすることができる。
絶縁層４６０の上面には、強誘電体層４４０が設けられている。強誘電体層４４０は、例えば、Ｓｉ、Ａｌ、Ｈｆ及びＺｒのうち少なくとも一つを含む酸化物を含んでもよい。また、強誘電体層４４０には、必要により、ドーピング物質がさらに含まれてもよい。該ドーピング物質は、例えば、Ｓｉ、Ａｌ、Ｚｒ、Ｙ、Ｌａ、Ｇｄ、Ｓｒ及びＨｆのうち少なくとも一つを含んでもよいが、それらに限定されるものではない。強誘電体層４４０の上面には、ゲート電極４５０が設けられている。そのようなゲート電極４５０は、導電性金属を含むか、あるいはｓｐ２結合構造を有する炭素物質を含んでもよい。
図６Ａないし図６Ｆは、例示的な実施形態による電子素子の製造方法について説明するための図面である。
図６Ａを参照すれば、チャネル要素５１５とソース（Ｓ）５２１及びドレイン（Ｄ）５２２が設けられた基板５１０を準備する。ソース５２１及びドレイン５２２は、基板５１０の互いに異なる領域に、不純物を注入（implant）／ドーピング（doping）することによっても形成され、ソース５２１とドレイン５２２との間の基板５１０領域は、チャネル要素５１５にも定義される。基板５１０は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩＩＩ－Ｖ族半導体などを含んでもよい。その場合、チャネル要素５１５も、基板５１０と同様に、Ｓｉ、Ｇｅ、ＳｉＧｅまたはＩＩＩ－Ｖ族半導体を含んでもよい。基板５１０の物質は、前述のところに限定されるものではなく、多様にも変化される。一方、ソース５２１及びドレイン５２２の形成時点が異なってもよい。例えば、後述するゲート電極５５０（図６Ｄ）を形成した後、基板５１０内に、ソース５２１及びドレイン５２２を形成することもできる。
チャネル要素５１５は、基板５１０の一部ではない基板５１０と別個の物質層であり、基板５１０の上面に形成されてもよい。その場合、チャネル要素５１５の物質構成は、多様なものでもある。例えば、チャネル要素５１５は、酸化物半導体、窒化物半導体、酸窒化物半導体、二次元物質（２Ｄ material）、量子ドット及び有機半導体のうち少なくとも一つを含んでもよい。酸化物半導体は、例えば、ＩｎＧａＺｎＯなどを含んでもよく、二次元物質は、例えば、ＴＭＤやグラフェンを含んでもよく、該量子ドットは、コルロイダル量子ドット、ナノ結晶量子ドットなどを含んでもよいが、それは、例示的なものに過ぎず、本実施形態は、それらに限定されるものではない。
図６Ｂを参照すれば、基板５１０のチャネル領域５１５上面に、ｓｐ２結合構造を有する炭素層５３０を形成する。ここで、ｓｐ２結合構造を有する炭素層５３０は、ナノサイズの結晶を含むナノ結晶質グラフェンを含んでもよい。例えば、ナノ結晶質グラフェンは、およそ０．５ｎｍ～１００ｎｍほどの大きさを有する結晶を含んでもよい。そして、ナノ結晶質グラフェンは、全炭素に対するｓｐ２結合構造を有する炭素の比率が、およそ５０％～９９％ほどにもなり、およそ１～２０ａｔ％ほどの水素を含んでもよい。また、ナノ結晶質グラフェンは、密度は、例えば、およそ１．６～２．１ｇ／ｃｃほどにもなり、面抵抗は、例えば、およそ１０００Ｏｈｍ／ｓｑよりも大きくなる。
そのようなｓｐ２結合構造を有する炭素層５３０は、基板５１０のチャネル要素５１５上面に、化学気相蒸着（ＣＶＤ）または原子層蒸着（ＡＬＤ）により、ナノ結晶質グラフェンを蒸着することによっても形成される。ここで、ｓｐ２結合構造を有する炭素層５３０は、例えば、およそ１層～１００層のナノ結晶質グラフェンを含んでもよいが、それに限定されるものではない。そのような炭素層５３０は、およそ０．４ｎｍ～１００ｎｍほどの厚みにも形成されるが、それに限定されるものではない。
図６Ｃを参照すれば、ｓｐ２結合構造を有する炭素層５３０の上面に、非晶質強誘電膜５４０’を形成する。この非晶質強誘電膜５４０’は、ｓｐ２結合構造を有する炭素層５３０の上面に、例えば、化学気相蒸着（ＣＶＤ）または原子層蒸着（ＡＬＤ）を介して、所定の強誘電物質を蒸着することによっても形成される。
非晶質強誘電膜５４０’は、比較的高い誘電定数を有する薄膜でもある。例えば、非晶質強誘電膜５４０’の誘電定数は、約１０以上でもある。従って、非晶質強誘電膜５４０’は、高誘電率層（high－ｋ dielectric layer）にもなる。そのような非晶質強誘電膜５４０’は、例えば、Ｓｉ、Ａｌ、Ｈｆ及びＺｒのうち少なくとも一つを含む酸化物を含んでもよい。具体的な例として、非晶質強誘電膜５４０’は、Ｈｆ系酸化物及びＺｒ系酸化物のうち少なくとも一つを含んでもよい。ここで、該Ｈｆ系酸化物は、ＨｆＯまたはＨｆＺｒＯなどを含んでもよく、該Ｚｒ系酸化物は、ＺｒＯなどを含んでもよい。また、非晶質誘電膜５４０’は、ドーピング物質をさらに含んでもよい。ここで、該ドーピング物質はＳｉ、Ａｌ、Ｚｒ、Ｙ、Ｌａ、Ｇｄ、Ｓｒ及びＨｆのうち少なくとも一つを含んでもよい。そのように、非晶質強誘電膜５４０’がドーピング物質を含む場合、全体的に同一濃度にドーピングされるか、あるいは領域により、互いに異なる濃度にもドーピングされる。また、非晶質強誘電膜５４０’の領域により、互いに異なるドーピング物質がドーピングされてもよい。そのような非晶質強誘電膜５４０’に対するドーピングは、非晶質強誘電膜５４０’を形成する間にもなされ、非晶質強誘電膜５４０’を形成した後、別途の工程によっても行われる。
図６Ｄを参照すれば、非晶質強誘電膜５４０’の上面に、ゲート電極５５０を形成する。ゲート電極５５０は、例えば、化学気相蒸着（ＣＶＤ）、物理気相蒸着（ＰＶＤ：physical vapor deposition）、原子層蒸着（ＡＬＤ）などにより、非晶質強誘電膜５４０’の上面に導電性物質を蒸着することによっても形成される。そのようなゲート電極５５０は、導電性金属を含んでもよい。また、ゲート電極５５０は、ｓｐ２結合構造を有する炭素物質を含んでもよい。ここで、ｓｐ２結合構造を有する炭素物質は、例えば、一般的な結晶質グラフェンまたはナノ結晶質グラフェンを含んでもよい。
図６Ｅを参照すれば、非晶質強誘電膜５４０’を結晶化させるためのアニーリング工程を遂行する。そのようなアニーリング工程は、例えば、およそ４００℃～１，０００℃ほどの温度でも遂行される。また、該アニーリング工程が遂行される時間は、およそ１分以内にもなる。しかし、それに限定されるものではなく、該アニーリング工程の温度及び時間は、多様にも変形される。そのようなアニーリング工程を介して、非晶質強誘電膜５４０’は、結晶化が進められ、そのような結晶化過程が完了すれば、図６Ｆに図示されているように、強誘電体層５４０が形成されることにより、電子素子５００が完成される。
一方、以上で説明された電子素子５００の製造工程において、ｓｐ２結合構造を有する炭素層５３０を形成する前に、基板５１０のチャネル要素５１５上面に、絶縁層（図示せず）を形成する段階がさらに含まれてもよい。その場合、絶縁層の上面に、ｓｐ２結合構造を有する炭素層５３０が形成される。この絶縁層は、化学気相蒸着（ＣＶＤ）または原子層蒸着（ＡＬＤ）などにより、基板５１０のチャネル要素５１５上面に、所定の絶縁物質を蒸着することによっても形成される。絶縁層の厚みは、例えば、およそ５ｎｍ以下にもなるが、それに限定されるものではない。該絶縁層は、例えば、Ｓｉ酸化物、Ａｌ酸化物、Ｈｆ酸化物、Ｚｒ酸化物などを適用するか、あるいはｈ－ＢＮのような二次元絶縁体（２Ｄ insulator）を含んでもよいが、それらに限定されるものではない。
また、一方、以上で説明された電子素子５００の製造工程において、ｓｐ２結合構造を有する炭素層５３０を形成した後、非晶質強誘電膜５４０’を形成する前に、ｓｐ２結合構造を有する炭素層５３０の上面に、絶縁層（図示せず）を形成する段階がさらに含まれてもよい。その場合には、絶縁層の上面に、非晶質強誘電膜５４０’が形成される。
図７Ａは、シリコン基板上に形成された一般的な結晶質グラフェン（ＳＬＧ）を撮ったＳＥＭ（scanning electron microscope）写真である。図７Ａにおいて、ＳＬＧは、単層の結晶質グラフェンを示す。そして、図７Ｂは、シリコン基板上に形成されたナノ結晶質グラフェン（ｎｃＧ）及びＨＺＯ（hafnium zirconium oxide）を撮ったＳＥＭ写真である。
図７Ａを参照すれば、シリコン基板の上面に、ＳｉＯ２絶縁層が形成されており、ＳｉＯ２絶縁層の上面に、結晶質グラフェン（ＳＬＧ）が形成されている。ここで、結晶質グラフェン（ＳＬＧ）の上面には、ＨＺＯのような強誘電体層が形成されていないということが分かる。
図７Ｂを参照すれば、シリコン基板の上面に、ＳｉＯ２絶縁層が形成されており、ＳｉＯ２絶縁層の上面に、ナノ結晶質グラフェン（ｎｃＧ）が形成されている。そして、ナノ結晶質グラフェンの上面に、強誘電体層であるＨＺＯがおよそ３ｎｍ厚に形成されている。従って、ナノ結晶質グラフェンは、その上に形成される強誘電体層に高い付着力を提供することができるということが分かる。
以上の実施形態によれば、強誘電体層を使用することにより、強誘電体内のドメインがスイッチングされるときに起こる電圧増幅により、閾値下の振れ（ＳＳ）を低くすることができる電子素子を具現することができる。また、強誘電体層とチャネル領域との間に、ｓｐ２結合構造を有する炭素層を設けることにより、アニーリング工程時、強誘電体層内の金属や酸素が基板に拡散することを防止することができる。それにより、電流漏れ発生を防止することができ、所望しないシリコン酸化物層やシリサイドの形成を防止することができる。また、ｓｐ２結合構造を有する炭素層が、１ｎｍほどの薄厚に形成されても、拡散防止役割を行うことができるので、電子素子の厚みを薄くすることができる。従って、電子素子のスケールダウンも容易に具現される。
そして、ｓｐ２結合構造を有する炭素層は、高い電荷密度を有しているので、チャネル要素と同電位を形成することができる。従って、ｓｐ２結合構造を有する炭素層が、強誘電体層のマルチドメイン構造による不均一な電位を遮断することにより、電子素子の特性に係わる均一度を向上させることができる。また、ナノ結晶質グラフェンを含む炭素層は、その上に蒸着される強誘電体層に高い付着力を提供することができる。
本発明の、電子素子及びその製造方法は、例えば、ロジック素子またはメモリ素子関連の技術分野に効果的に適用可能である。
１００，２００，３００，４００，５００ 電子素子
１１０，２１０，３１０，４１０，５１０ 基板
１１５，３１５，４１５，５１５ チャネル要素
１２１，３２１，４２１，５２１ ソース
１２２，３２２，４２２，５２２ ドレイン
１３０，２３０，３３０，４３０，５３０ ｓｐ２結合構造を有する炭素層
１４０，２４０，３４０，４４０，５４０ 強誘電体層
１５０，２５０，３５０，４５０，５５０ ゲート電極
２２１ ソース電極
２２２ ドレイン電極
３６０，４６０ 絶縁層
５４０’ 非晶質強誘電膜

Claims (18)

  1. 基板と、
    前記基板上に設けられるゲート電極と、
    前記基板と前記ゲート電極との間に設けられる強誘電体層と、
    前記基板と前記強誘電体層との間に設けられ、ｓｐ２結合構造を有し、ナノサイズの結晶を含むナノ結晶質グラフェンを含む炭素層と、を含み、
    前記ナノ結晶質グラフェンは、１～２０ａｔ％の水素を含むことを特徴とする、電子素子。
  2. 前記基板には、前記ゲート電極と対応する位置に、チャネル要素が設けられており、前記チャネル要素の両側には、ソース及びドレインが設けられていることを特徴とする請求項１に記載の電子素子。
  3. 前記ナノ結晶質グラフェンは、０．５ｎｍ～１００ｎｍサイズの結晶を含むことを特徴とする請求項１に記載の電子素子。
  4. 前記ナノ結晶質グラフェンは、全炭素に対するｓｐ２結合構造を有する炭素の比率が、５０％～９９％であることを特徴とする請求項１に記載の電子素子。
  5. 前記基板と前記炭素層との間に設けられる絶縁層をさらに含むことを特徴とする請求項１に記載の電子素子。
  6. 基板と、
    前記基板上に設けられるゲート電極と、
    前記基板と前記ゲート電極との間に設けられる強誘電体層と、
    前記基板と前記強誘電体層との間に設けられ、ｓｐ ２ 結合構造を有する炭素層と、
    前記炭素層と前記強誘電体層との間に設けられる絶縁層と、を含むことを特徴とする電子素子。
  7. 前記ゲート電極は、導電性金属、またはｓｐ２結合構造を有する炭素物質を含むことを特徴とする請求項１に記載の電子素子。
  8. 前記強誘電体層は、Ｓｉ、Ａｌ、Ｈｆ及びＺｒのうち少なくとも一つを含む酸化物を含むことを特徴とする請求項１に記載の電子素子。
  9. 前記酸化物は、ドーピング物質をさらに含むことを特徴とする請求項８に記載の電子素子。
  10. 前記炭素層の厚みは、０．４ｎｍ～１００ｎｍであることを特徴とする請求項１に記載の電子素子。
  11. チャネル要素が設けられた基板を準備する段階と、
    前記チャネル要素上に、ｓｐ２結合構造を有する炭素層を蒸着する段階と、
    前記炭素層上に強誘電体層を蒸着する段階と、
    前記強誘電体層上にゲート電極を蒸着する段階と、
    アニーリング工程を介して、前記強誘電体層を結晶化させる段階と、を含む電子素子の製造方法。
  12. 前記チャネル要素の両側には、ソース及びドレインが設けられていることを特徴とする請求項１１に記載の電子素子の製造方法。
  13. 前記基板と前記炭素層との間に絶縁層を形成する段階をさらに含むことを特徴とする請求項１１に記載の電子素子の製造方法。
  14. 前記炭素層と前記強誘電体層との間に絶縁層を形成する段階をさらに含むことを特徴とする請求項１１に記載の電子素子の製造方法。
  15. 前記炭素層の蒸着は、化学気相蒸着（ＣＶＤ）または原子層蒸着（ＡＬＤ）によって行われることを特徴とする請求項１１に記載の電子素子の製造方法。
  16. 前記炭素層は、ナノサイズの結晶を含むナノ結晶質グラフェンを含むことを特徴とする請求項１１に記載の電子素子の製造方法。
  17. 前記炭素層は、０．４ｎｍ～１００ｎｍの厚みに蒸着されることを特徴とする請求項１１に記載の電子素子の製造方法。
  18. 前記強誘電体層の蒸着は、化学気相蒸着（ＣＶＤ）または原子層蒸着（ＡＬＤ）によって行われることを特徴とする請求項１１に記載の電子素子の製造方法。
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