KR20210081180A - 전자 소자 및 그 제조방법 - Google Patents

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문태환
이은하
김정화
이향숙
조상현
허진성
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삼성전자주식회사
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Abstract

결정 방향이 조절된 유전체층을 포함하는 전자 소자 및 그 제조방법이 개시된다. 개시된 전자 소자는, 기판에 마련되는 시드층과, 시드층에 마련되는 유전체층을 포함한다. 여기서, 시드층은 결정 방향들(crystal orientations)이 정렬된 결정립들(crystal grains)을 포함한다. 그리고, 유전체층은 상기 시드층과 같은 방향으로 결정 방향들이 정렬된 결정립들을 포함한다.

Description

전자 소자 및 그 제조방법{Electronic device and method of manufacturing the same}
전자 소자 및 그 제조방법에 관한 것으로, 상세하게는 결정 방향(crystal orientation)이 조절된 유전체층을 포함하는 전자 소자 및 그 제조방법에 관한 것이다.
기존 실리콘 기반의 전자 소자는 동작 특성의 개선 및 스케일 다운(scaling down)에 한계가 있다. 예를 들면, 기존 실리콘 기반의 로직 트랜지스터에서 동작 전압과 전류 특성을 측정하면, 서브문턱 스윙(subthreshold swing)(SS)은 약 60 mV/dec가 한계인 것으로 알려져 있다. 이는 로직 트랜지스터의 사이즈가 감소함에 따라, 동작 전압을 약 0.8 V 이하로 낮추기 어려운 요인이 될 수 있으며, 이에 따라 파워 밀도(power density)가 증가하게 됨으로써 로직 트랜지스터의 스케일 다운에는 한계가 있다.
예시적인 실시예들은 결정 방향이 조절된 유전체층을 포함하는 전자 소자 및 그 제조방법을 제공한다.
일 측면에 있어서,
기판;
상기 기판에 마련되는 것으로, 결정 방향들(crystal orientations)이 정렬된 결정립들(crystal grains)을 포함하는 시드층(seed layer);
상기 시드층에 마련되는 것으로, 상기 시드층과 같은 방향으로 결정 방향들이 정렬된 결정립들을 포함하는 유전체층; 및
상기 유전체층에 마련되는 게이트 전극;을 포함하는 전자 소자가 제공된다.
상기 기판에는 상기 게이트 전극과 대응하는 위치에 채널층이 마련되어 있으며, 상기 채널층의 양측에는 소스 및 드레인이 마련될 수 있다.
상기 채널층은 Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot) 및 유기 반도체 중 적어도 하나를 포함할 수 있다.
상기 시드층은 산화물, 질화물, 칼코게나이드(chalcogenide) 또는 이차원 절연 물질(2D insulator material)을 포함할 수 있다.
상기 산화물은 Y, Si, Al, Hf, Zr, La, Mo, W, Ru 및 Nb 중 적어도 하나의 산화물을 포함할 수 있다. 상기 산화물은 도펀트를 더 포함할 수 있다.
상기 시드층은 0.5nm ~ 3nm의 두께를 가질 수 있다.
상기 유전체층은 강유전체(ferroelectric)를 포함할 수 있다.
상기 유전체층은 Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. 상기 유전체층은 도펀트(dopant)를 더 포함할 수 있다. 상기 도펀트는 Si, Al, Zr, Y, La, Gd, Sr 및 Hf 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 유전체층은 0.5nm ~ 20nm의 두께를 가질 수 있다.
상기 시드층의 결정립들 및 상기 유전체층의 결정립들은 <111> 결정 방향들을 가질 수 있다.
다른 측면에 있어서,
서로 이격되게 마련되는 제1 및 제2 전극;
상기 제1 및 제2 전극 사이에 마련되는 것으로, 결정 방향들이 정렬된 결정립들을 포함하는 시드층; 및
상기 시드층 및 상기 제2 전극 사이에 마련되는 것으로, 상기 시드층과 같은 방향으로 결정 방향들이 정렬된 결정립들을 포함하는 유전체층;을 포함하는 전자 소자가 제공된다.
또 다른 측면에 있어서,
채널층이 마련된 기판을 준비하는 단계;
상기 채널층에 결정 방향들이 정렬된 결정립들을 포함하는 시드층을 형성하는 단계;
상기 시드층에 상기 시드층과 같은 방향으로 결정 방향들이 정렬된 결정립들을 포함하는 유전체층을 형성하는 단계; 및
상기 유전체층 상에 게이트 전극을 형성하는 단계;를 포함하는 전자 소자의 제조방법이 제공된다.
상기 시드층을 형성하는 단계는 상기 채널층에 제1 비정질 유전 물질층을 증착한 다음, 이를 결정화함으로써 결정 방향들이 정렬된 결정립들을 포함하는 상기 시드층을 형성하는 단계를 포함할 수 있다.
상기 시드층을 형성하는 단계는 상치 채널층에 결정 방향들이 정렬된 결정립들을 포함하는 상기 시드층을 전사하는 단계를 포함할 수 있다.
상기 시드층은 0.5nm ~ 3nm의 두께로 형성될 수 있다.
상기 유전체층을 형성하는 단계는 상기 시드층에 제2 비정질 유전 물질층을 증착한 다음, 이를 결정화함으로써 상기 시드층과 같은 방향으로 결정 방향들이 정렬된 결정립들을 포함하는 상기 유전체층을 형성하는 단계를 포함할 수 있다.
상기 유전체층은 0.5nm ~ 20nm의 두께로 형성될 수 있다.
상기 유전체층은 강유전체를 포함할 수 있다.
상기 유전체층은 Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. 상기 유전체층은 도펀트를 더 포함할 수 있다.
예시적인 실시예에 의하면, 유전체층을 강유전체로 형성함으로써 전자 소자의 서브문턱 스윙(subthreshold swing)을 낮출 수 있다. 또한, 유전체층에 포함된 강유전체가 정렬된 결정 방향들을 가지는 결정립들을 포함함으로써 잔류 분극을 크게 할 수 있으므로 강유전 박막의 분극 특성을 향상시킬 수 있다. 그리고, 분극 방향들이 정렬되어 depolarization field 가 커지고, negative capacitance 효과가 증대함으로써 서브문턱 스윙을 더욱 낮출 수 있으며, 이에 따라 전자 소자의 성능을 더욱 향상시킬 수 있다.
도 1은 예시적인 실시예에 따른 전자 소자를 도시한 단면도이다.
도 2는 도 1에 도시된 시드층 및 유전체층의 단면을 확대하여 도시한 것이다.
도 3은 예시적인 실시예에 따른 전자 소자의 서브문턱 스윙(SS: subthreshold swing) 특성이 개선되는 효과를 설명하기 위한 그래프이다.
도 4는 다른 예시적인 실시예에 따른 전자 소자를 도시한 단면도이다.
도 5는 또 다른 예시적인 실시예에 따른 전자 소자를 도시한 단면도이다.
도 6은 또 다른 예시적인 실시예에 따른 전자 소자를 도시한 단면도이다.
도 7은 또 다른 예시적인 실시예에 따른 전자 소자를 도시한 단면도이다.
도 8a는 일반적인 전자 소자의 커패시턴스(capacitance)와 예시적인 실시예에 따른 전자 소자의 커피시턴스를 비교하여 도시한 것이다.
도 8b는 일반적인 전자 소자의 잔류 분극(remanent polarization)과 예시적인 실시예에 따른 전자 소자의 잔류 분극을 비교하여 도시한 것이다.
도 9a 내지 도 9d는 예시적인 실시예에 따른 전자 소자의 제조 방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 한정되는 것은 아니다. 모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 전자 소자를 도시한 단면도이다. 도 1에 도시된 전자 소자(100)는 반도체 기반의 소자로서 강유전체 및 게이트 전극을 포함하는 게이트 스택(gate stack) 구조를 가질 수 있다. 이러한 전자 소자(100)는 예를 들면, 로직 소자(logic device) 또는 메모리 소자(memory device) 등이 될 수 있다.
도 1을 참조하면, 전자 소자(100)는 기판(110)과, 기판(100)에 순차적으로 적층되는 시드층(seed layer, 130), 유전체층(140) 및 게이트 전극(150)을 포함한다. 기판(110)에는 게이트 전극(150)에 대응하는 위치에 채널층(115)이 마련되어 있으며, 이 채널층(115)의 양측에는 소스(S, 121) 및 드레인(D,122)이 마련될 수 있다.
소스(121)는 채널층(115)의 일측과 전기적으로 연결될 수 있고, 드레인(122)은 채널층(115)의 타측과 전기적으로 연결될 수 있다. 소스 및 드레인(121,122)은 기판(110)의 서로 다른 영역에 불순물을 주입함으로써 형성될 수 있으며, 소스(121)와 드레인(122) 사이의 기판(110) 영역이 채널층(115)으로 정의될 수 있다.
기판(110)은, 예컨대, Si 기판일 수 있지만, Si 이외에 다른 물질, 예컨대, Ge, SiGe, Ⅲ-Ⅴ족 반도체 등을 포함하는 기판일 수 있다. 이 경우, 채널층(115)은 Si, Ge, SiGe 또는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 기판(110)의 물질은 전술한 바에 한정되지 않고 다양하게 변화될 수 있다. 한편, 채널층(115)은 후술하는 바와 같이, 기판(110)의 일부가 아닌 기판(110)과 별개의 물질층으로 형성될 수도 있다.
기판(110)의 채널층(115) 상면에는 시드층(130) 및 유전체층(140)이 순차적으로 적층되어 있다. 여기서, 시드층(130)은 소정 방향으로 정렬된 결정 방향들(crystal orientations, 130a)을 가지도록 마련될 수 있으며, 유전체층(140)은 시드층(130)과 같은 방향으로 정렬된 결정 방향들(140a)을 가지도록 마련될 수 있다.
도 2에는 도 1에 도시된 시드층(130) 및 유전체층(140)의 단면이 확대되어 도시되어 있다.
도 2를 참조하면, 시드층(130)은 결정립계(grain boundary, 131a)에 의해 구획된 복수의 결정립들(crystal grain, 131)을 포함할 수 있다. 여기서, 시드층(130)을 구성하는 결정립들(131)은 소정 방향으로 정렬된 결정 방향들(도 1의 130a)을 가질 수 있다. 도 2에서 참조 부호 130b는 시드층(130)을 구성하는 결정립들(131)의 결정면들을 나타내며, 일반적으로 이러한 결정면들(130b)은 결정 방향들(130a)에 대해 수직으로 형성될 수 있다.
예를 들어, 시드층(130)을 구성하는 결정립들(131)은 <111> 결정 방향들을 가질 수 있다. 하지만 이는 단지 예시적인 것으로 시드층(130)을 구성하는 결정립들(131)은 다른 결정 방향들을 가질 수 있다. <111>은 결정학(crystallography)에서 결정 방향을 표시하는 밀러 지수(Miller index)를 나타낸다. 여기서, <111> 결정 방향은 [111], [-111], [1-11], [11-1], [-1-11], [-11-1], [1-1-1], [-1-1-1] 결정 방향들을 대표적으로 표시한 것이다.
시드층(130)은 예를 들면, 산화물, 질화물, 칼코게나이드(chalcogenide) 또는 이차원 절연 물질(2D insulator material)을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
산화물은 예를 들면 Y, Si, Al, Hf, Zr, La, Mo, W, Ru 및 Nb 중 적어도 하나의 산화물을 포함할 수 있다. 산화물은 도펀트(dopant)를 더 포함할 수도 있다. 이 경우, 도펀트는 예를 들면, Si, Al, Zr, Y, La, Gd, Sr 및 Hf 중에서 선택된 적어도 하나를 포함할 수 있다. 질화물은 예를 들면, InN 등을 포함할 수 있다.
칼코게나이드는 예를 들면, MoTe, WTe, HfS 또는 ZrS 등을 포함할 수 있다. 이차원 절연 물질은 예를 들면, h-BN(hexagonal-Boron Nitride)을 포함할 수 있다.
시드층(130)은 후술하는 바와 같이, 화학기상증착(CVD; Chemical Vapor Depositon), 원자층 증착(ALD; Atomic Layer Deposition), 물리기상증착(PVD; Physical Vapor Depostion) 등과 같은 증착 방법을 통해 기판(110)의 채널층(115) 상면에 비정질 유전 물질층을 증착한 다음, 이를 결정화함으로써 형성될 수 있다. 또한, 시드층(130)은 또는 전사(transfer) 방법을 통해서 형성될 수도 있다. 이러한 시드층(130)은 예를 들면, 대략 0.5nm ~ 3nm의 두께로 형성될 수 있다.
전술한 바와 같이 결정 방향이 조절된 시드층(130)의 상면에는 유전체층(140)이 마련되어 있다. 유전체층(140)은 결정립계(141a)에 의해 구획된 복수의 결정립들(141)을 포함할 수 있다. 여기서, 유전체층(140)을 구성하는 결정립들(141)은 시드층(130)의 결정 방향(130a)과 같은 방향으로 정렬된 결정 방향들(140a)을 가질 수 있다. 도 2에서 참조 부호 140b는 유전체층(140)을 구성하는 결정립들(141)의 결정면들을 나타내며, 이러한 결정면들(140b)은 결정 방향들(140a)에 대해 수직이 될 수 있다. 유전체층(140)을 구성하는 결정립들(141)은 시드층(130)의 결정면들(130b)과 동일한 결정면들(140b)을 가질 수 있다.
유전체층(140)은 후술하는 바와 같이 결정 방향(130a)이 조절된 시드층(130)의 상면에 비정질 유전 물질층을 증착한 다음, 이를 결정화시킴으로써 형성될 수 있다. 열처리 공정을 통해 비정질 유전 물질층이 결정화되면서 시드층(130)과 동일한 방향으로 정렬된 결정 방향들(140a)을 가지는 결정립들(141)이 성장함으로써 결정 방향(140a)이 조절된 유전체층(140)이 형성될 수 있다.
예를 들어, 시드층(130)을 구성하는 결정립들(131)이 <111> 결정 방향들을 가지는 경우에는 유전체층(140)을 구성하는 결정립들(141)은 시드층(130)의 결정립들(131)과 동일한 <111> 결정 방향들을 가질 수 있다.
유전체층(140)은 강유전체(ferroelectric)를 포함할 수 있다. 강유전체는 결정화된 물질 구조에서 단위셀(unit cell) 내 전하 분포가 non-centrosymmetric 하여 자발적인 dipole(electric dipole), 즉, 자발 분극(spontaneous polarization)을 갖는다. 강유전체는 외부 전기장이 없는 상태에서도 dipole에 의한 잔류 분극(remnant polarization)을 갖는다. 또한 외부 전기장에 의해 분극의 방향이 도메인 단위로 바뀔(switching) 수 있다. 강유전체는 외부 전기장에 따라 히스테리시스(hysteresis) 특성을 갖거나 갖지 않을 수 있다.
유전체층(140)은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. 하지만, 이는 단지 예시적인 것이다. 또한, 유전체층(140)은 필요에 따라 도펀트를 더 포함할 수 있다. 여기서, 도펀트는 예를 들면, Si, Al, Zr, Y, La, Gd, Sr 및 Hf 중에서 선택된 적어도 하나를 포함할 수 있다. 유전체층(140)에 도펀트가 포함되는 경우, 도펀트는 전체적으로 동일한 농도로 도핑되거나, 또는 영역에 따라 서로 다른 농도로 도핑될 수도 있다. 또한, 유전체층(140)의 영역에 따라 서로 다른 도핑 물질이 도핑될 수도 있다.
유전체층(140)은 후술하는 바와 같이, 화학기상증착(CVD), 원자층 증착(ALD), 물리기상증착(PVD) 등과 같은 증착 방법을 통해 시드층(130)의 상면에 비정질 유전 박막을 증착한 다음, 이를 열처리를 통해 결정화함으로써 형성될 수 있다. 이러한 유전체층(140)은 예를 들면, 대략 0.5nm ~ 20nm의 두께를 가질 수 있다.
유전체층(140)의 상면에는 게이트 전극(150)이 마련되어 있다. 여기서, 게이트 전극(150)은 기판(110)의 채널층(115)에 대향하여 배치될 수 있다. 이러한 게이트 전극(150)은 도전성 금속을 포함할 수 있다.
본 실시예에 따른 전자 소자(100)에서는 유전체층(140)을 강유전체로 형성함으로써 전자 소자(100)의 서브문턱 스윙(SS: subthreshold swing)을 낮출 수 있다.
도 3에는 예시적인 실시예에 따른 로직 트랜지스터의 서브문턱 스윙(SS) 특성이 개선되는 효과를 설명하기 위한 그래프이다. 도 3에서 A는 기존 실리콘 기반의 로직 트랜지스터의 동작 전압(Vg)과 전류(Id) 특성을 도시한 것이며, B는 예시적인 실시예에 따른 로직 트랜지스터의 동작 전압(Vg)과 전류(Id) 특성을 도시한 것이다.
도 3을 참조하면, 기존 실리콘 기반의 트랜지스터의 경우에 서브문턱 스윙(SS)은 약 60 mV/dec가 한계인 것으로 알려져 있다. 그러나, 예시적인 실시예에 따른 로직 트랜지스터의 경우 강유전체층을 사용함으로써 negative capacitance 효과에 의해 강유전체 내의 도메인(domain)이 스위칭(switching) 될 때 전압 증폭(voltage amplification)이 발생함으로써 서브문턱 스윙(SS)을 60 mV/dec 이하로 낮출 수 있다.
본 실시예에 따른 전자 소자(100)에서는 유전체층(140)에 포함된 강유전체가 정렬된 결정 방향들(140a)을 가지는 결정립들(141)을 포함함으로써 유전체층(140)의 분극 특성 및 전자 소자(100)의 성능을 향상시킬 수 있다.
기존의 강유전체를 포함하는 전자 소자에서는 강유전체의 결정립들이 랜덤한 방향으로 배열되어 있다. 그러나, 본 실시예에 따른 전자 소자(100)는 유전체층(140)에 포함된 강유전체가 정렬된 결정 방향(140a)을 가지는 결정립들(141)을 포함함으로써 기존의 전자 소자에 비해 큰 잔류 분극을 가질 수 있으며, 이에 따라, 유전체층(140)의 분극 특성을 향상시킬 수 있다.
또한, 본 실시예에 따른 전자 소자(100)에서는 분극 방향들이 정렬되어 depolarization field 가 커지고, negative capacitance 효과가 증대함으로써 서브문턱 스윙(SS)을 더욱 낮출 수 있으며, 이에 따라 전자 소자(100)의 성능을 더욱 향상시킬 수 있다.
도 4는 다른 예시적인 실시예에 따른 전자 소자를 도시한 단면도이다. 도 4에 도시된 전자 소자(200)는 시드층(130)과 채널층(115) 사이에 비정질 유전체층(260)이 마련되어 있다는 점을 제외하면 도 1에 도시된 전자 소자(100)와 동일하다.
도 4를 참조하면, 기판(110)의 채널층(115)과 시드층(130) 사이에는 비정질 유전체층(260)이 마련될 수 있다. 여기서, 비정질 유전체층(260)은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있지만, 이에 한정되는 것은 아니다. 한편, 기판(110)의 채널층(115)과 시드층(130) 사이에는 전술한 비정질 유전체층(260) 대신에 시드층(130)과 다른 결정 방향을 가지는 결정질 유전체층(미도시)이 마련되는 것도 가능하다.
도 5는 또 다른 예시적인 실시예에 따른 전자 소자를 도시한 단면도이다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 5를 참조하면, 전자 소자(300)는 기판(310)과, 이 기판(310)에 순차적으로 적층되는 채널층(315), 시드층(130), 유전체층(140) 및 및 게이트 전극(150)을 포함한다. 그리고, 채널층(315)의 양측에는 소스 전극(321) 및 드레인 전극(322)이 마련될 수 있다.
기판(310)은, 예컨대, Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체 등을 포함할 수 있지만, 이에 한정되지는 않는다. 이 기판(310)의 상면에는 채널층(315)이 마련될 수 있다. 이 채널층(315)은 기판(310)의 일부가 아닌 기판(310)과 별개의 물질층으로 마련될 수 있다. 채널층(315)은, 예를 들어, 산화물(oxide) 반도체, 질화물(nitride) 반도체, 질산화물(oxynitride) 반도체, 이차원 물질(two-dimensional material)(2D material), 양자점(quantum dot) 및 유기 반도체 중 적어도 하나를 포함할 수 있다. 여기서, 산화물 반도체는, 예컨대, InGaZnO 등을 포함할 수 있고, 이차원 물질은 예컨대, TMD(transition metal dichalcogenide)나 그래핀(graphene)을 포함할 수 있으며, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것에 불과하고, 본 실시예는 이에 한정되지 않는다.
채널층(215)의 양측에는 소스 전극(221) 및 드레인 전극(222)이 마련될 수 있다. 소스 전극(221)은 채널층(215)의 일측과 연결되도록 마련되며, 드레인 전극(222)은 채널층(215)의 타측과 연결되도록 마련될 수 있다. 소스 전극(221) 및 드레인 전극(222)은 금속, 금속 화합물, 도전성 폴리머와 같은 도전성 물질로 형성될 수 있다.
채널층(315) 상에 순차적으로 적층되는 시드층(130) 및 유전체층(140) 및 게이트 전극(150)은 전술하였으므로, 여기서 이에 대한 상세한 설명은 생략한다. 한편, 도 5에는 도시되어 있지 않으나, 채널층(315)과 시드층(130) 사이에는 비정질 유전체층이 마련되거나 또는 시드층(130)과 다른 결정 방향을 가지는 결정질 유전체층이 더 마련될 수도 있다.
도 6은 다른 예시적인 실시예에 따른 전자 소자를 도시한 단면도이다. 도 6에 도시된 전자 소자(400)는 예를 들면, 커패시터(capacitor)가 될 수 있다.
도 6을 참조하면, 전자 소자(400)는 서로 이격되게 마련되는 제1 및 제2 전극(410,420)과, 제1 및 제2 전극(410,420) 사이에 마련되는 시드층(430)과, 시드층(430)과 제2 전극(420) 사이에 마련되는 유전체층(440)을 포함한다. 여기서, 유전체층(440)은 강유전체를 포함할 수 있다.
제1 및 제2 전극(410,420)은 각각 도전성 금속을 포함할 수 있다. 이 경우, 전자 소자(400)는 MFM(Metal-Ferroelectric-Metal) 구조의 커패시터가 될 수 있다. 또한, 제1 전극(410)은 반도체를 포함하고, 제2 전극(420)은 도전성 금속을 포함할 수도 있다. 이 경우, 전자 소자(400)는 MFS(Metal-Ferroelectric-Semiconductor) 구조의 커패시터가 될 수 있다.
제1 전극(410)의 상면에는 시드층(430)이 마련되어 있으며, 시드층(430)의 상면에는 유전체층(440)이 마련되어 있다. 여기서, 시드층(430)은 소정 방향으로 정렬된 결정 방향들(430a)을 가지도록 마련될 수 있으며, 유전체층(440)은 시드층(130)과 같은 방향으로 정렬된 결정 방향들(440a)을 가지도록 마련될 수 있다. 그리고, 제1 및 제2 전극(410,420)은 시드층(430) 및 유전체층(440)과는 다른 결정 방향들을 가질 수 있다.
시드층(430)은 소정 방향으로 정렬된 결정 방향들(430a)을 가지는 결정립들(미도시)을 포함할 수 있다. 그리고, 유전체층(440)은 시드층(430)의 결정립들의 결정 방향(430a)과 같은 방향으로 정렬된 결정 방향들(440a)을 가지는 결정립들(미도시)을 포함할 수 있다.
예를 들어, 시드층(430)을 구성하는 결정립들 및 유전체층(440)을 구성하는결정립들은 모두 <111> 결정 방향들을 가질 수 있다. 하지만 이는 단지 예시적인 것으로 시드층(430)을 구성하는 결정립들 및 유전체층(440)을 구성하는 결정립들은 다른 결정 방향들을 가질 수도 있다.
시드층(430)은 예를 들면, 산화물, 질화물, 칼코게나이드 또는 이차원 절연 물질(2D insulator material)을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 이러한 시드층(430)은 예를 들면, 대략 0.5nm ~ 3nm의 두께로 형성될 수 있다.
유전체층(440)은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. 하지만, 이는 단지 예시적인 것이다. 또한, 유전체층(440)은 필요에 따라 도펀트를 더 포함할 수 있다. 여기서, 도펀트는 예를 들면, Si, Al, Zr, Y, La, Gd, Sr 및 Hf 중에서 선택된 적어도 하나를 포함할 수 있다. 이러한 유전체층(440)은 예를 들면, 대략 0.5nm ~ 20nm의 두께를 가질 수 있다.
본 실시예에 따른 전자 소자(400)에서는 유전체층(440)에 포함된 강유전체가 정렬된 결정 방향(440a)을 가지는 결정립들을 포함함으로써 기존의 전자 소자에 비해 큰 잔류 분극 및 큰 커패시턴스를 가질 수 있다.
도 7은 다른 예시적인 실시예에 따른 전자 소자를 도시한 단면도이다. 도 7에 도시된 전자 소자(500)는 제1 전극(410)과 시드층(430) 사이에 비정질 유전체층(560)이 마련되어 있다는 점을 제외하면 도 6에 도시된 전자 소자(400)와 동일하다. 도 7에 도시된 전자 소자는 MFIM(Metal-Ferroelectric-Insulator-Metal) 구조의 커패시터 또는 MFIS(Metal-Ferroelectric-Insulator-Semiconductor) 구조의 커패시터가 될 수 있다.
도 7을 참조하면, 제1 전극(410)과 시드층(430) 사이에는 비정질 유전체층(560)이 마련될 수 있다. 여기서, 비정질 유전체층(560)은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있지만, 이에 한정되는 것은 아니다. 한편, 제1 전극(410)과 시드층(430) 사이에는 전술한 비정질 유전체층(560) 대신에 시드층(430)과 다른 결정 방향을 가지는 결정질 유전체층(미도시)이 마련되는 것도 가능하다.
이하에서는 도 8a 및 도 8b를 참조하여 일반적인 전자 소자의 성능과 예시적인 실시예에 따른 전자 소자의 성능을 비교하여 설명한다. 여기서, 일반적인 전자 소자 및 예시적인 실시예에 따른 전자 소자로는 MFIS 구조의 커패시터가 사용되었다.
일반적인 전자 소자는 p형 실리콘 기판에 실리콘 산화물, HfZrO 강유전체층 및 Mo층이 순차적으로 적층된 구조를 가지고 있다. 여기서, HfZrO 강유전체층은 랜덤한 결정 방향들을 가지는 결정립들을 포함하며, 7nm의 두께로 형성되었다. 그리고, 예시적인 실시예에 따른 전자 소자는 p형 실리콘 기판에 실리콘 산화물, HfZrO 시드층, HfZrO 강유전체층 및 Mo층이 순차적으로 적층된 구조를 가지고 있다. 여기서, HfZrO 시드층은 <111> 결정 방향들을 가지는 결정립들을 포함하며, 2nm의 두께로 형성되었다. 그리고, HfZrO 강유전체층은 <111> 결정 방향들을 가지는 결정립들을 포함하며, 5nm의 두께로 형성되었다.
도 8a는 일반적인 전자 소자의 커패시턴스(capacitance)와 예시적인 실시예에 따른 전자 소자의 커피시턴스를 비교하여 도시한 것이다. 도 8a를 참조하면, 예시적인 실시예에 따른 전자 소자는 일반적인 전자 소자에 비해 유전 상수 값(k)이 증가하였으며, 이에 따라 커패시턴스가 증대되었음을 알 수 있다.
도 8b는 일반적인 전자 소자의 잔류 분극(remanent polarization)과 예시적인 실시예에 따른 전자 소자의 잔류 분극을 비교하여 도시한 것이다. 도 8b를 참조하면, 예시적인 실시예에 따른 전자 소자는 일반적인 전자 소자에 비해 잔류 분극(Pr)이 증가하였으며, 이에 따라 분극 특성이 향상되었음을 알 수 있다.
도 9a 내지 도 9d는 예시적인 실시예에 따른 전자 소자의 제조방법을 설명하기 위한 도면들이다.
도 9a를 참조하면, 채널층(615)과 소스(S, 621) 및 드레인(D, 622)이 마련된 기판(610)을 준비한다. 소스(621) 및 드레인(622)은 기판(610)의 서로 다른 영역에 불순물을 주입(implant)/도핑(doping)함으로써 형성될 수 있으며, 소스(621)와 드레인(622) 사이의 기판(610) 영역은 채널층(515)으로 정의될 수 있다.
기판(610)은, 예를 들면, Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체 등을 포함할 수 있다. 이 경우, 채널층(615)도 기판(610)과 마찬가지로 Si, Ge, SiGe 또는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 기판(610)의 물질은 전술한 바에 한정되지 않고 다양하게 변화될 수 있다. 한편, 소스(621) 및 드레인(622)의 형성 시점이 달라질 수도 있다. 예를 들면, 후술하는 게이트 전극(도 9d의 650)을 형성한 후에, 기판(610) 내에 소스(621) 및 드레인(622)을 형성할 수도 있다.
채널층(615)은 기판(610)의 일부가 아닌 기판(610)과 별개의 물질층으로 기판(610)의 상면에 형성될 수도 있다. 이 경우, 채널층(615)의 물질 구성은 다양할 수 있다. 예를 들어, 채널층(615)은 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 물질(2D material), 양자점 및 유기 반도체 중 적어도 하나를 포함할 수 있다. 산화물 반도체는, 예컨대, InGaZnO 등을 포함할 수 있고, 이차원 물질은, 예컨대, TMD나 그래핀을 포함할 수 있으며, 양자점은 콜로이달 양자점, 나노결정 구조 등을 포함할 수 있으나, 다만, 이는 예시적인 것에 불과하며, 본 실시예는 이에 한정되지 않는다.
도 9b를 참조하면, 기판(610)의 채널층(615) 상면에 결정 방향들(630a)이 정렬된 결정립들을 포함하는 시드층(630)을 형성한다. 시드층(630)은 예를 들면, 산화물, 질화물, 칼코게나이드 또는 이차원 절연 물질을 포함할 수 있지만, 이에 한정되지는 않는다.
산화물은 예를 들면 Y, Si, Al, Hf, Zr, La, Mo, W, Ru 및 Nb 중 적어도 하나의 산화물을 포함할 수 있다. 산화물은 도펀트(dopant)를 더 포함할 수도 있다. 이 경우, 도펀트는 예를 들면, Si, Al, Zr, Y, La, Gd, Sr 및 Hf 중에서 선택된 적어도 하나를 포함할 수 있다. 질화물은 예를 들면, InN 등을 포함할 수 있다. 칼코게나이드는 예를 들면, MoTe, WTe, HfS 또는 ZrS 등을 포함할 수 있다. 이차원 절연 물질은 예를 들면, h-BN을 포함할 수 있다.
시드층(630)은 기판(610)의 채널층(615) 상면에 제1 비정질 유전 물질층(미도시)을 증착한 다음, 이를 결정화함으로써 형성될 수 있다. 제1 비정질 유전 물질층은 예를 들면, 화학기상증착(CVD), 원자층 증착(ALD), 물리기상증착(PVD) 등에 의해 증착될 수 있다. 그리고, 제1 비정질 유전 물질층은 열처리(annealing) 공정을 통해 결정화됨으로써 시드층(130)으로 형성될 수 있다. 제1 비정질 유전 물질층의 결정화 과정에서 결정 방향들(630a)이 소정 방향으로 정렬된 결정립들이 성장됨으로써 시드층(630)이 형성될 수 있다.
이러한 시드층(630)의 형성은 시드층(630)을 구성하는 물질, 도펀트의 종류 및 농도, 열처리 온도 등에 의존할 수 있다. 제1 비정질 유전 물질층의 열처리 온도는 예를 들면, 대략 300℃ ~ 1000℃ 정도가 될 수 있지만, 이에 한정되지는 않는다. 시드층(630)은 대략 0.5nm ~ 3.0nm 의 두께로 형성될 수 있다. 하지만, 이는 단지 예시적인 것이다.
시드층(630)은 예를 들면, <111> 결정 방향들을 가지는 결정립들을 포함할 수 있다. 하지만, 이는 단지 예시적인 것으로 시드층(630)은 다른 결정 방향들을 가지는 결정립들을 포함할 수도 있다.
시드층(630)은 전술한 증착 방법 대신 전사 방법(transfer method)에 의해서도 형성될 수 있다. 이 경우, 시드층(630)은 결정 방향들이 소정 방향으로 정렬된 결정립들을 포함하는 유전 박막을 기판(610)의 채널층(615) 상면에 전사함으로써 형성될 수 있다.
한편, 도면에는 도시되어 있지 않으나, 시드층(630)을 형성하기 전에 기판(610)의 채널층(615) 상면에 비정질 유전체층을 형성되거나 또는 시드층(630)과는 다른 결정 방향을 가지는 결정질 유전체층을 형성할 수도 있다.
도 9c를 참조하면, 시드층(630)의 상면에 결정 방향들(640a)이 정렬된 결정립들을 포함하는 유전체층(640)을 형성한다. 여기서, 유전체층(640)은 시드층(630)의 결정 방향(630a)과 동일한 방향으로 정렬된 결정 방향들(640a)을 가지는 결정립들을 포함한다. 예를 들어, 시드층(630)을 구성하는 결정립들이 <111> 결정 방향들을 가지는 경우에는 유전체층(640)을 구성하는 결정립들은 시드층(630)과 동일한 결정 방항인 <111> 결정 방향들을 가질 수 있다.
유전체층(640)은 강유전체를 포함할 수 있다. 유전체층(640)은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있지만, 이는 단지 예시적인 것이다. 또한, 유전체층(640)은 필요에 따라 도펀트를 더 포함할 수 있다. 여기서, 도펀트는 예를 들면, Si, Al, Zr, Y, La, Gd, Sr 및 Hf 중에서 선택된 적어도 하나를 포함할 수 있다. 유전체층(640)에 도펀트가 포함되는 경우, 도펀트는 전체적으로 동일한 농도로 도핑되거나, 또는 영역에 따라 서로 다른 농도로 도핑될 수도 있다. 또한, 유전체층(640)의 영역에 따라 서로 다른 도핑 물질이 도핑될 수도 있다.
유전체층(640)은 시드층(630)의 상면에 제2 비정질 유전 물질층(미도시)을 증착한 다음, 이를 결정화함으로써 형성될 수 있다. 제2 비정질 유전 물질층은 예를 들면, 화학기상증착(CVD), 원자층 증착(ALD), 물리기상증착(PVD) 등에 의해 시드층(630)의 상면에 증착될 수 있다. 그리고, 제2 비정질 유전 물질층은 열처리 공정을 통해 결정화됨으로써 유전체층(640)으로 형성될 수 있다. 제2 비정질 유전 물질층의 결정화 과정에서 결정 방향들(640a)이 시드층(630)의 결정 방향들(630a)과 동일한 방향으로 정렬된 결정립들이 성장됨으로써 유전체층(640)이 형성될 수 있다.
이러한 유전체층(640)의 형성은 유전체층(640)을 구성하는 물질, 도펀트의 종류 및 농도, 열처리 온도 등에 의존할 수 있다. 제2 비정질 유전 물질층의 열처리 온도는 예를 들면, 전술한 제1 비정질 유전 물질층의 열처리 온도보다 낮을 수 있지만, 이에 한정되는 것은 아니다. 유전체층(640)은 대략 0.5nm ~ 20nm 의 두께로 형성될 수 있다. 하지만, 이는 단지 예시적인 것이다.
도 9d를 참조하면, 유전체층(640)의 상면에 게이트 전극(650)을 형성함으로써 전자 소자(600)가 완성된다. 게이트 전극(650)은 예를 들면, 화학기상증착(CVD), 물리기상증착(PVD), 원자층 증착(ALD) 등에 의해 도전성 물질을 증착한 다음, 이를 열처리함으로써 형성될 수 있다.
한편, 이상에서는 시드층(630)을 형성하는 경우, 유전체층(640)을 형성하는 경우 및 게이트 전극(650)을 형성하는 경우에 각각 열처리 공정이 수행되는 경우가 설명되었다. 그러나, 기판(610)의 채널층(615) 상면에 제1 비정질 유전 물질층 및 제2 비정질 유전 물질층을 순차적으로 증착한 다음 열처리 공정을 통해 시드층(630) 및 유전체층(640)을 형성한 다음, 유전체층(640)의 상면에 도전성 물질을 층착한 다음 열처리 공정을 통해 게이트 전극(650)을 형성할 수 있다. 또한, 기판(610)의 채널층(615) 상면에 제1 비정질 유전 물질층, 제2 비정질 유전 물질층 및 도전성 물질을 순차적으로 증착한 다음 열처리 공정을 통해 시드층(630), 유전체층(640) 및 게이트 전극(650)을 형성할 수도 있다.
이상의 예시적인 실시예들에 의하면, 유전체층을 강유전체로 형성함으로써 전자 소자의 서브문턱 스윙을 낮출 수 있다. 또한, 유전체층에 포함된 강유전체가 정렬된 결정 방향들을 가지는 결정립들을 포함함으로써 잔류 분극을 크게 할 수 있으므로 강유전 박막의 분극 특성을 향상시킬 수 있다. 그리고, 분극 방향들이 정렬되어 depolarization field 가 커지고, negative capacitance 효과가 증대함으로써 서브문턱 스윙을 더욱 낮출 수 있으며, 이에 따라 전자 소자의 성능을 더욱 향상시킬 수 있다. 이상에서 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300,400,500,600.. 전자 소자
110,310,610.. 기판
115,315,615.. 채널층
121,621.. 소스
122.622.. 드레인
130,430,630.. 시드층
130a,430a,630a.. 시드층의 결정 방향
130b.. 시드층의 결정면
131.. 시드층의 결정립
131a.. 시드층의 결정립계
140,440,640.. 유전체층
140a,440a,640a.. 유전체층의 결정 방향
140b.. 유전체층의 결정면
141.. 유전체층의 결정립
141a.. 유전체층의 결정립계
150,650.. 게이트 전극
260,560.. 비정질 유전체층
321.. 소드 전극
322. 드레인 전극
410.. 제1 전극
420.. 제2 전극

Claims (23)

  1. 기판;
    상기 기판에 마련되는 것으로, 결정 방향들(crystal orientations)이 정렬된 결정립들(crystal grains)을 포함하는 시드층(seed layer);
    상기 시드층에 마련되는 것으로, 상기 시드층과 같은 방향으로 결정 방향들이 정렬된 결정립들을 포함하는 유전체층; 및
    상기 유전체층에 마련되는 게이트 전극;을 포함하는 전자 소자.
  2. 제 1 항에 있어서,
    상기 기판에는 상기 게이트 전극과 대응하는 위치에 채널층이 마련되어 있으며, 상기 채널층의 양측에는 소스 및 드레인이 마련되어 있는 전자 소자.
  3. 제 2 항에 있어서,
    상기 채널층은 Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot) 및 유기 반도체 중 적어도 하나를 포함하는 전자 소자.
  4. 제 1 항에 있어서,
    상기 시드층은 산화물, 질화물, 칼코게나이드(chalcogenide) 또는 이차원 절연 물질(2D insulator material)을 포함하는 전자 소자.
  5. 제 4 항에 있어서,
    상기 산화물은 Y, Si, Al, Hf, Zr, La, Mo, W, Ru 및 Nb 중 적어도 하나의 산화물을 포함하는 전자 소자.
  6. 제 5 항에 있어서,
    상기 산화물은 도펀트를 더 포함하는 전자 소자.
  7. 제 1 항에 있어서,
    상기 시드층은 0.5nm ~ 3nm의 두께를 가지는 전자 소자.
  8. 제 1 항에 있어서,
    상기 유전체층은 강유전체(ferroelectric)를 포함하는 전자 소자.
  9. 제 1 항에 있어서,
    상기 유전체층은 Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함하는 전자 소자.
  10. 제 9 항에 있어서,
    상기 유전체층은 도펀트(dopant)를 더 포함하는 전자 소자.
  11. 제 10 항에 있어서,
    상기 도펀트는 Si, Al, Zr, Y, La, Gd, Sr 및 Hf 중에서 선택된 적어도 하나를 포함하는 전자 소자.
  12. 제 1 항에 있어서,
    상기 유전체층은 0.5nm ~ 20nm의 두께를 가지는 전자 소자.
  13. 제 1 항에 있어서,
    상기 시드층의 결정립들 및 상기 유전체층의 결정립들은 <111> 결정 방향들을 가지는 전자 소자.
  14. 서로 이격되게 마련되는 제1 및 제2 전극;
    상기 제1 및 제2 전극 사이에 마련되는 것으로, 결정 방향들이 정렬된 결정립들을 포함하는 시드층; 및
    상기 시드층 및 상기 제2 전극 사이에 마련되는 것으로, 상기 시드층과 같은 방향으로 결정 방향들이 정렬된 결정립들을 포함하는 유전체층;을 포함하는 전자 소자.
  15. 채널층이 마련된 기판을 준비하는 단계;
    상기 채널층에 결정 방향들이 정렬된 결정립들을 포함하는 시드층을 형성하는 단계;
    상기 시드층에 상기 시드층과 같은 방향으로 결정 방향들이 정렬된 결정립들을 포함하는 유전체층을 형성하는 단계; 및
    상기 유전체층 상에 게이트 전극을 형성하는 단계;를 포함하는 전자 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 시드층을 형성하는 단계는 상기 채널층에 제1 비정질 유전 물질층을 증착한 다음, 이를 결정화함으로써 결정 방향들이 정렬된 결정립들을 포함하는 상기 시드층을 형성하는 단계를 포함하는 전자 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 시드층을 형성하는 단계는 상치 채널층에 결정 방향들이 정렬된 결정립들을 포함하는 상기 시드층을 전사하는 단계를 포함하는 전자 소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 시드층은 0.5nm ~ 3nm의 두께로 형성되는 전자 소자의 제조방법.
  19. 제 15 항에 있어서,
    상기 유전체층을 형성하는 단계는 상기 시드층에 제2 비정질 유전 물질층을 증착한 다음, 이를 결정화함으로써 상기 시드층과 같은 방향으로 결정 방향들이 정렬된 결정립들을 포함하는 상기 유전체층을 형성하는 단계를 포함하는 전자 소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 유전체층은 0.5nm ~ 20nm의 두께로 형성되는 전자 소자의 제조방법.
  21. 제 15 항에 있어서,
    상기 유전체층은 강유전체를 포함하는 전자 소자의 제조방법.
  22. 제 15 항에 있어서,
    상기 유전체층은 Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함하는 전자 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 유전체층은 도펀트를 더 포함하는 전자 소자의 제조방법.
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