KR101335714B1 - 그래핀 확산 방지막 및 이를 이용한 전자소자 - Google Patents

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홍주리
이현익
이상근
한희탁
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Abstract

실리콘층 및 금속층 사이에 그래핀층이 개재하는 금속 배선 구조가 제공된다.

Description

그래핀 확산 방지막 및 이를 이용한 전자소자{Graphene diffusion barrier layer and electronic device using the graphene diffusion barrier layer}
본 발명의 실시 예는 확산 방지막에 대한 것으로서, 더 상세하게는 그래핀 확산 방지막에 대한 것이다.
통상적으로 반도체 제조 공정에는 다양한 종류의 금속 배선이 형성된다. 그런데, 열처리 과정에서 금속 실리사이드가 형성되는 등 소자의 신뢰성 및 성능을 감소시키므로, 이를 방지하기 위한 확산 방지막(diffusion barrier)이 필요하다.
종래 집적회로(IC)의 배선에서 사용되는 확산 방지막으로서, Ta, TaN, TiN, TiW, TaSiN 등이 사용되고 있다. 하지만, 이들은 대부분 금속으로 이루어져 있기 때문에, 증착 장비를 이용하여 두께를 조절하는 기술, 박막의 질을 최적화하는 과정이 필요하다. 또한, 증착 과정 중에서 불순물이 함께 증착되거나 실리사이드가 형성되는 등의 단점이 있다.
종래 확산 방지막이 직면한 또 한가지의 이슈는 소자의 나노스케일화에 따른 배선 선폭(line width)의 감소로 인하여 확산 방지막 두께 또한 감소 되어야 하는 것이다. 확산 방지막의 두께가 감소함에 따른 방지막의 균일성 감소, 연속성 불량 등이 큰 문제로 작용할 수 있어, 이를 해결하기 위한 새로운 기술 또는 새로운 확산 방지막 물질의 개발이 시급한 실정이다.
본 발명의 일 실시 예는 그래핀 확산 방지막 및 이를 이용한 전자소자를 제공한다.
본 발명의 일 실시 예에 따른 전자소자는: 실리콘층; 상기 실리콘층 상에 형성된 금속층; 그리고, 상기 실리콘층 및 상기 금속층 사이에 위치하는 그래핀층을 포함한다.
본 발명의 일 실시 예에 따른 트랜지스터는: 반도체 기판 상에 절연막을 사이에 두고 형성된 게이트 전극, 상기 게이트 양측의 반도체 기판에 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 드레인 전극은 상기 반도체 기판에 접촉하는 그래핀층 및 상기 그래핀층에 접촉하는 금속층을 포함한다.
본 발명의 일 실시 예에 따른 전자소자 형성 방법은: 실리콘층 상에 그래핀층을 형성하는 단계; 상기 실리콘층상에 금속층을 형성하는 단계를 포함하며, 상기 그래핀층은 상기 실리콘층 및 상기 금속층 사이에 형성된다.
본 발명의 실시 예에 따르면, 기존의 확산 방지막과 다른 새로운 물질인 그래핀 혹은 그래핀 기반 물질을 확산 방지막으로 사용하여, 우수한 전기전도도 및 열정 안정성을 기반으로 RC 지연현상을 막으면서도 우수한 확산 방지막 특성을 제공할 수 있다.
반도체 소자의 나노스케일화에 따른 배선 선폭의 감소에 따라 확산 방지막의 두께 역시 감소해야 하며, 이에 부합하도록 그래핀을 기반으로 한 물질을 이용하여 매우 얇으면서도 우수한 확산 방지 특성을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 그래핀 확산 방지막을 구비하는 반도체 소자를 일 예로서 트랜지스터를 도시한다.
도 2는 본 발명의 일 실시 에에 따른 금속/그래핀/반도체 구조를 형성하는 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 금속/그래핀/반도체 구조를 형성하는 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 또 다른 실시 예에 따른 금속/그래핀/반도체 구조를 형성하는 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 그래핀 확산 방지막을 갖는 금속/그래핀/반도체 구조에 대한 열처리 후의 XRD 결과를 보여주는 도면이다.
도 6은 그래핀이 없는 금속/반도체 구조에 대한 열처리 후의 XRD 결과를 보여주는 도면이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
만일 정의되지 않더라도, 여기서 사용되는 모든 용어 (기술 혹은 과학 용어들을 포함)는 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 가진다. 일반적인 사전들에 의해 정의된 용어들은 관련된 기술 그리고/혹은 본 출원의 본문에 의미하는 것과 동일한 의미를 갖는 것으로 해석될 수 있고, 그리고 여기서 명확하게 정의된 표현이 아니더라도 개념화되거나 혹은 과도하게 형식적으로 해석되지 않을 것이다.
본 명세서에서, 층(막), 패턴 또는 구조물이 기판, 각 층(막) 또는 패턴들의 "위에", "상에", "위쪽에", "상부에" 형성되는, 위치하는 또는 배치되는 것으로 언급되는 경우에, 각 층(막), 패턴, 영역 또는 구조물이 기판, 층(막), 패턴, 영역 또는 구조물 위에 직접 형성되거나 위치하거나 배치되는 것을 의미하는 것뿐만 아니라, 제3의 다른 층(막), 패턴, 영역 또는 구조물을 매개로 하여 형성되거나 위치하거나 배치되는 것도 의미한다. 마찬가지로 "아래에", "하에", "아래쪽에", "하부에" 등에도 동일하게 적용된다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다' 및/또는 이 동사의 다양한 활용형 예를 들어, '포함', '포함하는', '포함하고', '포함하며' 등은 언급된 조성, 성분, 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 조성, 성분, 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 '및/또는' 이라는 용어는 나열된 구성들 각각 또는 이들의 다양한 조합을 가리키며 나열된 구성들에 한정되는 것은 아니다.
또한, "제1", "제2" 와 같이 어떤 구성, 요소 앞에 붙인 서수사는 설명의 편의 및 이해 목적을 위한 것일 뿐, 구성, 요소 등의 형성 순서, 적층 순서 또는 연결 순서, 동작 순서 등을 한정하려는 것은 아니다.
또한, 본 명세서에서 "기판"은 반도체 소자, 장치 및/또는 그 구성이 형성되는 기재를 가리키는 것으로서, 각종 반도체 기판, 유리 기판, 플라스틱 기판, 폴리머 기판, 세라믹 기판, 금속 기판의 표면에 절연막을 형성한 기판 등을 포함할 수 있다. 또, 기판은 그 위에 반도체 장치의 일부 구성이 형성되어 있는 상태의 기판을 가리킬 수 있다.
또한 본 명세서에서 "연결된다", "결합된다" 또는 그 문법적 변형 등의 용어는 구성들이 광학적으로, 전자기적으로, 자기적으로, 전기적으로 및/또는 무선 방식으로, 직접적으로 또는 간접적으로 연결되는 또는 결합되는 것을 의미한다.
본 발명은 금속 및 반도체가 적층되는 각종 배선 구조에서 금속의 반도체 박막 내로의 확산 및 경계면에서의 금속 실리사이드 형성을 방지하기 위하여 그래핀 및 그래핀 기반 물질을 확산 방지막으로서 사용하는 것에 관한 기술이다.
본 발명에 따른 그래핀 및/또는 그래핀 기반 확산 방지막은 기존의 Ta, TaN, TiN, TiW, TaSiN 같은 확산 방지막보다 두께가 현저하게 낮으면서도 우수한 전기 전도도 및 열적 안정성을 제공한다. 그래핀 기반 확산 방지막은 그래핀 산화물, 환원된 그래핀 등을 포함할 수 있다.
본 발명의 일 실시 예는 IC 회로 및 반도체 장치의 금속 배선의 확산 방지막으로서 그래핀, 그래핀 산화물, 환원된 그래핀 산화물(reduced graphene oxdie) 등, 그래핀 기반의 물질을 사용한다. 반도체 소자의 게이트(gate), 소스전극, 드레인 전극, 비트 라인(bit line), 금속 배선(metal line) 등과 같은 배선층의 RC 지연의 영향을 최소화하면서 반도체 물질과 배선층 사이의 계면 반응을 억제하기 위한 확산 방지막으로서, 기존에 사용되는 질화막 및 금속류 물질의 한계를 뛰어넘는, 그래핀 기반의 물질을 사용하는 것에 관한 모든 기술 및 관련 구조에 관한 내용을 포함한다.
또한, 본 발명의 실시 예는 그래핀, 그래핀 산화물 및 환원된 그래핀 산화물을 합성하고, 합성된 그래핀 기반의 물질을 반도체와 배선 금속 물질 사이에 위치시키는 모든 방법을 포함한다.
도 1은 본 발명의 일 실시 예에 따른 그래핀 확산 방지막을 구비하는 전자소자 예를 들어 반도체 소자를 일 예로서 트랜지스터를 도시한다. 도 1을 참조하면, 트랜지스터는 예를 들어 실리콘 같은 기판(100) 상에 게이트 형성된 게이트 전극(130), 소스 전극(150), 드레인 전극(160)을 포함한다. 게이트 전극(130)은 절연막(130)에 의해 기판(100)으로부터 절연된다. 소스 전극(150) 및 드레인 전극(160)은 기판(100)에 p형 또는 n형 불순물이 주입되어 형성된 불순물 확산 영역인 소스 영역(110) 및 드레인 영역(120)에 전기적으로 연결된다. 소스 영역(110) 및 드레인 영역(120) 사이의 게이트 전극(130) 아랫부분의 기판에 채널 영역이 정의된다.
게이트 전극(130)은 기판(100) 상에 차례로 폴리 실리콘층(131), 그래핀 확산 방지막(133) 및 금속층(135)을 포함한다. 그래핀 확산 방지막(153)은 금속층(135)과 폴리 실리콘층(131) 사이에서 금속의 확산을, 예를 들어 금속층(135)의 금속이 폴리 실리콘층(151)으로 확산하는 것을 방지한다. 금속층(135)은 낮은 저항을 갖는 구리 등이 사용될 수 있으나 여기에 한정되는 것은 아니다.
소스 전극(150)은 소스 영역(110) 상에 차례로 적층된 그래핀 확산 방지막(151) 및 금속층(153)을 포함한다. 마찬가지로, 드레인 전극(160)은 드레인 영역(120) 상에 차례로 적층된 그래핀 확산 방지막(161) 및 금속층(163)을 포함한다. 소스 전극(150)의 그래핀 확산 방지막(151)은 금속층(153)과 소스 영역(110) 사이의 금속의 확산을, 예를 들어 금속층(153)의 금속이 소스 영역(110)으로 확산하는 것을 방지한다. 마찬가지로, 드레인 전극(160)의 그래핀 확산 방지막(161)은 금속층(163)과 드레인 영역(120) 사이의 금속의 확산을, 예를 들어 금속층(163)의 금속이 드레인 영역(120)으로 확산하는 것을 방지한다.
이 같이 그래핀 확산 방지막은 구리 같은 금속층의 금속이 실리콘 같은 반도체층으로 확산되는 것을 방지하며, 전기전도도가 우수하고 열적 안정성이 우수하여 소자의 RC 지연 현상을 최소화한다.
이하에서는 본 발명의 일 실시 예에 따른 그래핀, 그래핀 산화물, 환원된 그래핀 산화물 형성 방법에 대해서 설명을 한다.
본 발명의 일 실시 예에 따른 금속/그래핀 기반 물질/반도체 물질의 구조를 형성하는 방법은 CVD법, 용액을 이용한 층착법 등이 있다. 그래핀 기반 물질은 그래팬, 그래핀 산화물, 환원된 그래핀 산화물 등을 포함할 수 있다.
CVD 방법은 소스 가스로서 메탄 가스, C2H2 가스 등의 탄소원 및 수소 가스를 사용할 수 있다.
CVD 방법을 이용한 그래핀 형성 방법은 다음과 같다.
첫 번째 방법은 금속 예를 들어 전이 금속 위에 그래핀을 대면적으로 합성한 후, 구리 같은 금속 배선이 형성될 위치에 그래핀을 전사시키는 방법이다. 이 방법은 그래핀을 대면적으로 합성하고, 전사하고, 원하는 모양으로 패터닝 하는 기술을 포함하며, 패터닝 된 그래핀 위에 구리 같은 금속층를 증착하는 과정도 포함한다. 그래핀은 한 겹에서 여러 층으로 합성될 수 있으며, 합성한 그래핀을 전사하기 위해 습식전사 방법 및 건식전사 방법을 사용할 수 있다.
두 번째 방법은 구리 같은 금속 배선을 먼저 형성한 후, 후공정으로서 그래핀을 CVD방법으로 합성하는 방법이다. 이 방법은 별도의 전사과정이 필요하지않는 특징이 있다. 이 방법은 구리를 촉매로 한 겹의 그래핀이 생성되는 원리를 이용하여 구리 박막의 위 및/또는 아래로 그래핀을 형성하는 방법으로서, 구리의 표면뿐만 아니라 구리와 실리콘 혹은 구리와 산화 실리콘의 경계면에도 그래핀이 생성될 수 있다. CVD 공정 중 탄소 원자가 구리의 결정 입계를 따라 이동하여 구리와 실리콘 혹은 구리와 산화 실리콘 사이에 위치하게 되어 구리와 실리콘 혹은 구리와 산화 실리콘 경계면에 그래핀이 생성되는 것으로 추측된다. 이 방법으로 성장된 그래핀은 구리 표면 위에서 구리의 부식과 산화 구리의 생성을 방지하는 역할을 수행할 뿐만 아니라 구리와 실리콘 혹은 구리와 산화 실리콘 사이에서 구리 원자의 확산을 방지하는 확산 방지막 역할도 수행할 수 있는 있다. 이 방법에서는 그래핀을 구리 박막의 위 및/또는 아래로 합성하는 기술, 소자의 열 부담(thermal budget) 한계를 극복하기 위한 그래핀 성장 온도를 낮추는 방법을 포함할 수 있다.
또, 탄소 고형물질(solid carbon source)을 사용하여 그래핀을 형성할 수 있다. 탄소 고형물질로서 예를 들어 PMMA 같은 폴리머, 탄소를 함유하는 감광성 폴리머 등이 사용될 수 있다. 탄소 고형물질을 예를 들어 스핀코팅을 사용하여 도포한 후 수소 분위기 열처리를 진행하여 그래핀을 형성할 수 있다.
예를 들어 구리 같은 금속 배선이 형성될 위치에 탄소 고형물질을 증착하고, 그 위에 구리를 형성한 후에 열처리를 통해 그래핀을 합성할 수 있다. 이 방법을 이용하여 구리와 실리콘 혹은 구리와 산화 실리콘 경계면에만 그래핀을 합성할 수 있다. 이 방법 역시 그래핀을 전사하는 과정이 필요 없으며, 그래핀 성장을 위한 탄소 공급 물질로 탄소 고형물질을 사용하기 때문에 그래핀 성장 온도를 낮출 수 있다는 특징이 있다.
한편, 그래핀 산화물, 환원된 그래핀 산화물도 그래핀과 유사한 확산 방지 특성을 나타낼 수 있다. 그래핀 산화물, 환원된 그래핀 산화물은 예를 들어 용액 기반 공정으로 형성될 수 있다. 그래핀 산화물 용액, 환원된 그래핀 산화물 용액을 반도체 기판 위에 도포하고 열처리 공정을 진행하여 그래핀 산화물 박막, 환원된 그래핀 산화물 박막을 형성할 수 있다.
이하 도면을 참조하여 그래핀 확산 방지막을 포함하는 다양한 도전체 구조, 반도체 소자, 전자소자를 형성하는 방법을 설명한다.
도 2는 본 발명의 일 실시 에에 따른 금속/그래핀/반도체 구조를 형성하는 방법을 설명하기 위한 도면이다.
본 실시 예에서는 그래핀 전사 방법을 이용한다.
도 2(a)를 참조하면, 전술한 다양한 CVD방법을 이용하여 구리 또는 니켈 등의 전이 금속(200) 위에 그래핀(210)을 대면적으로 형성한다. CVD 방법 대신에 탄소 고형물질을 사용할 수 있다. 다음 도 2(b)에 도시된 바와 같이, 대면적의 그래핀(210)을 금속 식각 용액을 이용하여 분리한 후 반도체 기판(220)상에 전사한다. 그래핀(210)의 분리는 건식식각전사방법 및/또는 습식식각전사방법을 사용할 수 있다. 도 2(c)를 참조하면, 반도체 기판(220) 위에 전사된 그래핀(210) 위에 금속 배선 물질(230)을 증착한다. 이로써, 반도체(220), 그래핀 확산 방지막(210) 및 금속(230)이 차례로 적층된 도전체 구조를 형성할 수 있다. 그래핀(210)은 반도체 기판(220)과 금속(230) 사이에 위치하여 금속이 반도체기판으로 확산하는 것을 방지하는 확산방지막 역할을 할 수 있다.
여기서, CVD 방법, 탄소 고형물질을 사용하는 방법을 사용한 그래핀(210) 대신에, 용액 기법으로 성장시킨 그래핀 산화물 및 환원된 그래핀 옥사이드를 사용할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 금속/그래핀/반도체 구조를 형성하는 방법을 설명하기 위한 도면이다. 본 실시 예에서는 그래핀이 금속을 둘러싸도록 형성된다. 금속이 한 번의 공정으로 그래핀으로 둘러싸인다. 금속을 둘러싸는 그래핀은 금속과 반도체 사이의 계면에서 형성될 수 있는 실리사이드 및 상호 반응을 방지하는 확산방지막의 역할을 수행하고, 또한 금속의 표면에서 일어날 수 있는 부식 및 산화 현상을 방지한다.
도 3(a)를 참조하면, 반도체 기판(300)이 준비된다. 도 3(b)를 참조하면, 반도체 기판(300) 상에 금속 배선 예를 들어 구리층(330)이 형성된다.
도 3(c)를 참조하면, 구리 배선층(330)을 감싸는 그래핀 피막(310)이 형성된다. 그래핀 피막(310)은 예를 들어 CVD방법을 이용하여 형성되며, CVD 공정 중에 탄소 입자가 구리 금속층(330)의 금속 배선 물질의 결정립계를 따라 구리 배선층의 표면을 지나 반도체층과 금속 구리층의 경계면에 도달하여 그곳에서도 그래핀이 형성되므로, 결과적으로 구리 금속층(330)을 완전히 감싸도록 그래핀 피막(310)이 형성된다.
도 4는 본 발명의 또 다른 실시 예에 따른 금속/그래핀/반도체 구조를 형성하는 방법을 설명하기 위한 도면이다.
본 실시 예에서는 탄소 고형물질을 사용하여 그래핀을 형성한다. 탄소 고형물질로서, 탄소를 함유하는 감광성폴리머, PMMA 등이 사용될 수 있다.
도 4(a)를 참조하면, 반도체 기판(400)이 준비된다. 도 4(b)를 참조하면, 반도체 기판(400) 상에 금속층이 형성될 영역에 탄소 고형물질(410)이 형성된다. 예를 탄소를 함유하는 감광성 폴리머를 반도체 기판(400) 상에 도포한 후 노광 및 애싱 공정을 진행하여 선택적으로 금속층이 형성될 반도체 기판의 영역에 탄소 고형물질(450)을 형성한다. 도 4(c)를 참조하여, 탄소 고형물질(450) 상에 구리 같은 금속층(430)을 형성한다. 도 4(d)를 참조하여 수소 분위기의 열처리를 진행하여 탄소 고형물질(450)로부터 그래핀층(410)을 형성한다.
도 5는 본 발명의 일 실시 예에 따른 그래핀 확산 방지막을 갖는 금속/그래핀/반도체 구조에 대한 열처리 후의 XRD 결과이고, 도 6은 그래핀이 없는 금속/반도체 구조에 대한 열처리 후의 XRD 결과이다.
도 5를 참조하면, 본 발명에 따른 금속/그래핀/반도체 구조에서는 500도 내지 700도의 열처리에서 금속과 반도체 사이에 실리사이드가 형성되지 않는 것을 확인할 수 있다.
이에 반해 도 6을 참조하면, 그래핀이 없는 경우 500도,600도 및 700도 열처리 모두에서 금속실리사이드(Cu3Si)가 형성된 것을 확인할 수 있다.
이상의 설명은 단지 본 발명의 구체적인 실시 예의 상세한 설명 및 도면에 지나지 않고, 본 발명의 특허청구의 범위를 국한하는 것이 아니다. 따라서, 여기에 기술된 실시 예에 대해서 적당히 변경이나 변형 등을 실시할 수 있으며, 그 같은 변경이나 변형 등은 본 발명의 청구 범위 내에 포함되어야 할 것은 말할 필요도 없는 것이다.
1990년대 후반부터 알루미늄 기반의 배선에서 구리 기반의 배선으로 산업의 방향이 변화하기 시작하였으며 이에 따라 새로운 문제로 대두 된 구리의 실리콘 내로의 확산을 방지하기 위한 확산 방지막 물질 등이 연구되어 왔다. 기존의 확산 방지막인 Ta, TaN 등은 구리 기반의 배선이 점점 나노스케일화 됨에 따라 두께의 감소를 필요로 하므로 향후 두께 감소를 위한 기술의 개발 또는 새로운 물질의 개발이 필요한 시점이다. 따라서 원자 한 층으로 이루어져 있는 그래핀 및 그래핀 기반 물질을 확산 방지막으로 사용하는 본 발명의 산업적 기대효과는 매우 크다. 그래핀은 세계에서 가장 얇은 물질이면서 전기 전도도가 우수하여 배선 물질의 RC delay를 감소시킬 수 있을 것으로 기대되며, 열적 안정성 또한 높아 높은 온도에서도 안정하게 확산 방지막으로서의 역할을 할 수 있을 것으로 기대된다.
우리나라는 구리 기반의 배선 사용이 해외보다 뒤처져 있으며, 산업에의 적용이 본격적으로 이루어지고 있는 상황이다. 따라서 선진국의 구리 배선 기술을 앞서가기 위해서 새로운 확산 방지막을 연구하여 기술의 선진화를 구축할 수 있도록 구리 배선 물질 확산 방지를 위한 새로운 확산 방지막 연구를 신속히 진행해야 한다. 그래핀 연구에 있어서 선두적인 역할을 하고 있는 우리나라의 그래핀 합성 및 전사 기술을 이용하여 구리의 확산 방지막 혹은 더 나아가 다양한 금속의 확산 방지막으로 사용하는 기술을 개발한다면 그래핀 시장뿐만 아니라 배선 시장의 확대를 불러일으킬 수 있을 것으로 보인다.

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  9. 실리콘층 상에 그래핀층을 형성하는 단계;
    상기 실리콘층상에 금속층을 형성하는 단계를 포함하며,
    상기 그래핀층은 상기 실리콘층 및 상기 금속층 사이에 형성되는 단계;
    를 포함하고,
    상기 실리콘층 상에 그래핀층을 형성하는 단계는 탄소 함유 폴리머를 상기 실리콘층 상에 형성하는 단계; 및 수소 분위기의 열처리를 진행하는 단계;
    를 포함하는 전자소자 형성 방법.
  10. 제9항에 있어서,
    상기 그래핀층은 CVD 방법으로 형성되는 전자소자 형성 방법.
  11. 제10항에 있어서,
    상기 그래핀층은 상기 금속층이 형성되기 전에 상기 실리콘층 상에 형성되는 전자소자 형성 방법.
  12. 실리콘층 상에 그래핀층을 형성하는 단계;
    상기 실리콘층 상에 금속층을 형성하는 단계를 포함하며,
    상기 그래핀층은 상기 실리콘층 및 상기 금속층 사이에 형성되는 단계;
    를 포함하고,
    상기 그래핀층은 상기 금속층을 상기 실리콘층 상에 형성한 후 CVD 방법으로 상기 실리콘층과 상기 금속층 사이의 계면에 형성되는 전자소자 형성 방법.
  13. 삭제
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