KR0129985B1 - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법

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Abstract

본 발명은 반도체 트랜지스터 장치의 새로운 게이트 전극 구조를 개시하는 것으로서, 게이트전극은 티타늄 나이트라이드(Tin)와 같은 확산 방지 물질층에 의하여 에워싸인 저항이 매우 낮은 구리층으로 형성된다. 확산 방지 물질층에 의하여 하부구조로 구리가 확산되거나 침전되는 것을 방지하게 된다. 이와 같이, 본 발명은 고집적화되는 차세대 디바이스의 고속화 및 기능화를 추구하기 위한 것으로서, 저항이 낮은 내열성 금속인 구리 및 이를 둘러싸고 있는 확산 방지 물질층으로 전극을 구성함으로써, 고저항에 의한 시간 지연을 단축하며 전력 소모를 감소시키는 잇점이 있다.

Description

반도체 장치 및 그의 제조방법
제1도는 종래의 반도체 장치의 개략적인 단면도이다.
제2도는 본 발명에 따른 반도체 장치의 일실시예에 따른 단면도이다.
제3도는 본 발명에 따른 반도체 장치의 다른 실시예에 따른 단면도이다.
제4a도 내지 제4e도는 본 발명에 따른 반도체 장치의 제조방법에 따른 중간 구조물의 단면들을 순차적으로 나타낸 것이다.
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 특히 새로운 게이트 전극 구조를 갖는 반도체 트랜지스터 장치 및 그의 제조 방법에 관한 것이다. 일반적으로 MOS(metal oxide semiconductor) 트랜지스터의 게이트전극은 불순물이 도핑된 폴리실리콘으로 구성된다. 폴리실리콘으로 게이트전극을 구성하는 경우에는 공정이 매우 안정적으로 수행되는 잇점을 가지는 반면에, 면 저항(sheet resistance)이 금속으로 구성되는 게이트 전극에 비하여 높은 단점을 가진다. 즉, 게이트 전극을 구성하는 폴리실리콘은 대략적으로 ∼1000μΩ㎝의 저항을 가지기 때문에, 신호의 전달이 지연되고, 전력 소모를 증가시키게 된다. 높은 저항값을 가지는 전극이 가지는 상기한 바와 같이 단점들은 반도체 소자가 미세화 및 고집적화될수록 더욱 두드러지게 나타나 소자의 성능 및 신뢰도를 저하시키는 주요한 원인으로 대두되게 된다. 한편, 폴리실리콘에 비하여 저항이 낮은 금속을 사용하여 전극을 구성하고자 하는 경우에는, 전극을 형성한 후에 수행되는 공정들에 의하여 전극을 구성하는 금속물질이 그 하부로 확산 또는 침전되어 소자의 특성이 파괴되는 단점이 있다. 따라서 본 발명의 목적은 상기한 바와 같은 문제점을 해결하여 보다 낮은 저항값을 갖는 새로운 구조의 반도체 장치를 제공하는 것이다. 본 발명의 다른 목적은 상기한 바와 같은 반도체 장치를 제조하는 방법을 제공하는 것이다. 상기 목적을 달성하기 위하여, 반도체 기판; 상기 반도체 기판상 위에 형성되어 있는 절연막; 상기 절연막의 상부에 형성되어 있으며, 전극 주위를 덮고 있는 확산 방지층; 및 상기 확산 방지막의 상부에 형성되어 있으며, 상기 확산 방지층으로 에워싸여지는 구리를 포함하는 금속층으로 이루어진 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다. 반도체 장치의 실시예에 있어서, 상기 확산 방지 물질 Tin이고, 상기 반도체 장치는 MOS 트랜지스터이다. 상기 다른 목적을 달성하기 위하여, 반도체 기판사에 절연막을 형성하는 공정; 상기 절연막사에 제1확산 방지 물질층을 형성하는 공정; 상기 제1확산 방지 물질층의 상부에 개구부를 갖는 마스크 패턴을 형성하는 공정; 상기 개구부의 일부를 매립시키도록 금속층을 형성하는 공정; 상기 마스크 패턴 및 상기 금속층으로 이루어진 표면상에 제2확산 방지 물질층을 형성하는 공정; 상기 마스크 패턴의 표면이 노출되도록 상기 제2확산 방지 물질층을 엣치 백하는 공정; 상기 마스크 패턴을 제거하는 공정; 상기 제2확산 방지 물질층의 윗면, 상기 제2확산 방지 물질층 및 상기 금속층의 측면 및 상기 제1확산 방지 물질층의 윗면에, 제3확산 방지 물질층을 형성하는 공정; 및 확산 방지 물질층에 의하여 에워싸인 금속층으로 이루어진 전극을 형성하기 위하여, 상기 확산 방지 물질층들을 선택적으로 식각하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다. 바람직한 실시예에 있어서, 상기 제1, 제2 및 제3확산 방지 물질층을 형성하는 공정들은 Tin을 증착시키는 공정이며, 상기 금속층을 선택적으로 증착시키는 공정은 구리를 유기 금속 기상 성장법(MOCVD; metal organic vapor deposition)으로 형성시키는 공정이 된다. 간략히 말하면, 게이트 전극으로서 폴리실리콘 대신에 면저항이 낮은 구리(copper)와 같은 금속을 사용하되, 금속이 그 하부에 위치하는 절연막 및 기판에 확산 또는 침전(precipitation)되는 것을 방지하기 위하여, Tin과 같은 확산 방지 물질로 캡슐(capsule)화 시킨 것이다. 이하 첨부한 도면을 참조하여 종래 기술 및 본 발명에 관하여 좀 더 상세히 설명하기로 한다.
제1도는 종래의 반도체 장치 중 MOS 트랜지스터의 개략적인 단면도로서, 반도체 기판(101)에 상호 일정 간격을 두고 소오스 및 드레인 영역들(102, 103)이 형성되어 있다. 반도체 기판(101) 중 소오스 및 드레인 영역들 (102, 103) 사이에 위치하는 영역은 채널이 되며, 채널이 상부에는 게이트 절연막(104)이 형성되어 있으며, 그 위에는 게이트 전극으로서 불순물이 도핑된 폴리실리콘층(105)이 형성되어 있다.
제2도는 본 발명에 따른 반도체 트랜지스터 장치의 일실시예에 따른 단면도이다. 제2도에 있어서, 반도체 기판(201)내에 일정 간격을 두고 소오스 및 드레인 영역들(202, 203)이 형성되어 있으며, 게이트 절연막(204)의 상부에 게이트 전극이 마련되어 있다. 여기서, 게이트 전극은 종래 기술에서와는 달리 확산 방지 물질층(205)에 의하여 에워싸인 금속층(206)으로 구성되어 있다. 금속층(206)은 면저항(sheet resistance)이 1.673μΩ㎝인 구리(copper)를 포함하여 구성되며, 확산 방지 물질층(205)은 티타늄 나이트라이드(Tin)을 포함하여 구성된다. 확산 방지 물질층(205)은 금속층(206)을 구성하는 금속 물질이 하부에 위치하는 게이트 절연막(204)으로 확산(diffusion)되거나 또는 반도체기판(201)에 침전(precipitation)되는 것을 방지하게 된다.
이와 같은 반도체 트랜지스터 장치를 제조하는 방법을 살펴보면, 필요하다면 선택적으로 필드 산화막을 형성함으로써 소자 영역을 한정한 후, 반도체 기판(201)상에 게이트 절연막(204)을 형성한다. 그런 다음, 게이트 전극을 형성하게 되는데 이에 대한 보다 구체적인 설명은 제4a도 내지 제4e도를 참조하여 나중에 하기로 한다. 확산 방지 물질층에 의하여 에워싸인 금속층으로 이루어진 게이트 전극의 형성이 완료되면, 소오스 및 드레인 영역들(202, 203)이 형성하기 위한 이온 주입 공정을 실시하게 된다.
제3도는 본 발명에 따른 반도체 트랜지스터 장치의 다른 실시예에 따른 단면도로서, 제2도에 도시된 것과 비교할 때, 게이트 전극의 측벽에 형성되어 있는 스페이서(207)를 더 구비하며, 소오스 및 드레인 영역들(202, 203)이 LDD 구조를 갖도록 되어 있다. 이와 같은 반도체 트랜지스터를 형성하는 방법을 살펴보면 다음과 같다. 반도체 기판(201)상에 게이트 절연막(204)을 형성한다. 그런 다음, 확산방지 물질층에 의하여 에워싸인 금속층으로 이루어진 게이트 전극을 형성하고, 이어서 LDD 소오스 및 드레인 영역을 형성하기 위하여 1차 이온 주입을 실시한 후 스페이서(207)를 형성한다. 여기서, 게이트 전극은 제2도에 도시된 게이트 전극과 동일한 구조를 갖는 것으로서, 위에서도 언급한 바와 같이 제4a도 내지 제4e도를 참조하여 나중에 설명하기로 한다. 스페이서(207)의 형성이 완료되면, 게이트 전극 및 스페이서를 이온 주입 방지 마스크로 사용하면서, 소오스 및 드레인 영역들을 형성하기 위한 2차 이온 주입을 실시한다. 제4a도 내지 제4e도는 본 발명에 따른 반도체 장치의 전극을 제조하는 공정에서 얻어지는 중간 구조물의 단면들을 순차적으로 나타낸 것이다. 다시 말하면, 제2도 및 제3도에 도시된 게이트 전극을 형성하는 공정을 순차적으로 나타낸 단면도이다. 제4a도에 있어서, 소정 반도체 기판(401)을 마련한 후, 그 상부에 제1확산 방지 물질층(402)으로 약 300Å 정도의 티타늄 나이트라이드(Tin) 박막을 스퍼터링(sputtering) 방법에 의하여 증착한다. 여기서, 반도체 기판(401)은 표면상에 형성되어 있는 게이트 절연막을 포함하는 구조일 수도 있고, 다수의 회로 소자들이 형성되어 있고 상부에 층간 절연층이 형성되어 있는 구조일 수도 있다. 그런 다음, 소정 개구부를 갖는 마스크 패턴(403)을 형성한다. 이를 좀 더 구체적으로 설명하면, 제1확산 방지 물질층(402)상에 3000Å 정도의 포토레지스트를 도포한 후 게이트 전극이 형성될 부분을 노광하고 현상하여, 제1확산 방지 물질층(402)을 노출시키는 개구부를 형성하도록 한다. 이어서, 제4b도에 도시한 바와 같이, 금속층(404)으로서 1000Å 정도의 구리 박막을 120℃∼250℃에서 MOCVD(metal organic chemicalvapor deposition)방법에 의하여 상기 개구부를 통하여 노출된 제1확산 방지 물질층(402)상에 선택적으로 증착시키도록 한다. 여기서, 포토레지스터로 구성되는 상기 마스크 패턴(403)은 결정성장방지 마스크로서 작용하게 된다. 그런 다음, 마스크 패턴(403) 및 금속층(404)으로 이루어진 표면상에 제2확산 방지 물질층(405)을 형성한다. 제2확산 방지 물질층(405)로서는, 표면단차를 최소화하기 위하여 블랭킷(blanket) CVD 방법에 의하여 티타늄 나이트라이드(Tin) 박막을 형성하도록 한다.
제4c를 참조하면, 제2확산 방지 물질층(405)은 마스크 패턴(403)이 노출되도록 엣치-백 된다. 그리하여, 금속층(404)의 상부에만 제2확산 방지 물질층(405A)이 남게 된다. 엣치-백 공정이 완료되면, 마스크 패턴(403)인 포토 레지스터를 제거한다. 마스크 패턴(403)이 제거되면, 금속층(404)의 상부 및 하부는 각각 2000Å 및 300Å 두께의 티타늄 나이트라이드(Tin) 박막에 의하여 보호되고 있으며, 좌우 측벽은 노출되어 있다.
제4d도를 참조하면, 노출된 금속층(404)의 측벽을 확산 방지 물질로 감싸기 위하여, 상기 결과물의 전면상에 제3확산 방지 물질층(406)으로서, 1000Å 정도의 티타늄 나이트라이드(Tin) 박막을 CVD 방법에 의하여 증착시켜 형성한다. 그리하면, 구리로 이루어진 금속층(404)은 주변이 티타늄 나이트라이드(Tin)와 같은 확산 방지 물질에 의하여 완전히 감싸지게 된다. 이어서, 건식 식각(dry etch) 방법에 의하여 전극(예를 들면, 트랜지스터의 게이트 전극)이 형성되어야 할 영역을 제외한 나머지 부위들에 해당되는 제1확산 방지 물질층(402), 제3확산 방지 물질층(406) 및 패턴된 제2확산 방지 물질층(405A)을 선택적으로 식각한다. 그리하여, 제4e도에 도시한 바와 같이, 패턴된 제1확산 방지 물질층(402A), 패턴된 제3확산 방지 물질층(406A) 및 패턴된 제2확산 방지 물질층(405B)에 의하여 에워싸인 금속층(404)으로 이루어진 전극을 형성하게 된다. 한편 제4e도에 도시한 것과는 달리, 건식 식각에서 수직 식각률에 대한 수평 식각률에 따라, 금속층(404)의 상부에 남게 되는 확산 방지물질층은 패턴된 제2확산 방지 물질층 및 패턴된 제3확산 방지 물질층으로 구성될 수도 있다. 그러나, 두가지 경우 중 어느 경우에도, 금속층의 상부는 확산 방지 물질층인 티타늄 나이트라이드(Tin)에 의하여 덮이게 되어, 캡슐와된 금속층을 형성하게 된다. 이와 같이, 본 발명은 종래기술의 문제점을 극복하여, 고집적화되는 차세대 디바이스의 고속화 및 기능화를 추구하기 위한 것으로서, 저항이 낮은 내열성 금속 및 이를 둘러싸고 있는 확산 방지 물질층으로 전극을 구성함으로써, 고저항에 의한 시간 지연을 단축하며 전력 소모를 감소시키는 잇점이 있다. 이상 본 발명은 구체적으로 설명하였지만, 본 발명은 이에 제한되는 것은 아니고, 당업자의 통상적인 지식의 범위 내에서 그 변형이나 개량이 가능함은 물론이다.

Claims (3)

  1. 반도체 기판; 상기 반도체 기판상 위에 형성되어 있는 절연막; 상기 절연막의 상부에 형성되어 있으며, 전극 주위를 덮고 있는 확산 방지층; 및 상기 확산 방지층의 상부에 형성되어 있으며, 상기 확산 방지층으로 에워싸여지는 구리를 포함하는 금속층으로 이루어진 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 기판 내에는 상호 일정한 거리를 두고 이격되어 있는 소오스 영역 및 드레인 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판상에 절연막을 형성하는 공정; 상기 절연막상에 제1확산 방지 물질층을 형성하는 공정; 상기 제1확산 방지 물질층의 상부에 개구부를 갖는 마스크 패턴을 형성하는 공정; 상기 개구부의 일부를 매립시키도록 구리를 포함하는 금속층을 형성하는 공정; 상기 마스크 패턴 및 상기 금속층으로 이루어진 표면상에 제2확산 방지 물질층을 형성하는 공정; 상기 마스크 패턴이 노출되도록 상기 제2확산 방지 물질층을 엣치 백하는 공정; 상기 마스크 패턴을 제거하는 공정; 상기 제2확산 방지 물질층의 윗면, 상기 제2확산 방지 물질층 및 상기 금속층의 측면 및 상기 제1확산 방지 물질층의 윗면에, 제3확산 방지 물질층을 형성하는 공정; 및 확산 방지 물질층에 의하여 에워 싸인 금속층으로 이루어진 전극을 형성하기 위하여, 상기 확산 방지 물질층들을 선택적으로 식각하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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