JPH06163578A - 接続孔形成法 - Google Patents
接続孔形成法Info
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- JPH06163578A JPH06163578A JP4336670A JP33667092A JPH06163578A JP H06163578 A JPH06163578 A JP H06163578A JP 4336670 A JP4336670 A JP 4336670A JP 33667092 A JP33667092 A JP 33667092A JP H06163578 A JPH06163578 A JP H06163578A
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Abstract
(57)【要約】
【目的】 ゲート電極層等を覆って平坦状に形成された
層間絶縁膜にゲート、ドレイン等のための複数の接続孔
を選択エッチングで形成する際に過剰エッチングを防止
する。 【構成】 半導体基板１０の表面にフィールド絶縁膜１
２及びゲート絶縁膜１４を形成した後、絶縁膜１４にソ
ース・ドレインコンタクト用の孔を設ける。基板上面に
不純物を含むポリＳｉを堆積してパターニングすること
によりソース，ゲート，ドレインの電極層１６ｓ，１６
ｇ，１６ｄを形成する。不純物イオンの注入と電極層１
６ｓ，１６ｄからの不純物ドーピングとによりソース，
ドレイン領域１８，２０を形成した後、基板上面に平坦
状に層間絶縁膜２２を形成し、この膜２２に選択エッチ
ングで接続孔２２ｓ，２２ｇ，２２ｄを形成する。この
とき、接続孔２２ｓ，２２ｇ，２２ｄのエッチ深さはほ
ぼ等しいので、接続孔２２ｇの過剰エッチングを防止で
きる。
層間絶縁膜にゲート、ドレイン等のための複数の接続孔
を選択エッチングで形成する際に過剰エッチングを防止
する。 【構成】 半導体基板１０の表面にフィールド絶縁膜１
２及びゲート絶縁膜１４を形成した後、絶縁膜１４にソ
ース・ドレインコンタクト用の孔を設ける。基板上面に
不純物を含むポリＳｉを堆積してパターニングすること
によりソース，ゲート，ドレインの電極層１６ｓ，１６
ｇ，１６ｄを形成する。不純物イオンの注入と電極層１
６ｓ，１６ｄからの不純物ドーピングとによりソース，
ドレイン領域１８，２０を形成した後、基板上面に平坦
状に層間絶縁膜２２を形成し、この膜２２に選択エッチ
ングで接続孔２２ｓ，２２ｇ，２２ｄを形成する。この
とき、接続孔２２ｓ，２２ｇ，２２ｄのエッチ深さはほ
ぼ等しいので、接続孔２２ｇの過剰エッチングを防止で
きる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体デバイスの製
造プロセス等で用いられる接続孔形成法に関し、特に平
坦状の層間絶縁膜の下にゲート等の電極層の他にドレイ
ン等の電極層を形成しておくことにより各々の電極層に
対応する接続孔を層間絶縁膜に形成する際にエッチ深さ
を近似させ、過剰エッチングを防止するようにしたもの
である。
造プロセス等で用いられる接続孔形成法に関し、特に平
坦状の層間絶縁膜の下にゲート等の電極層の他にドレイ
ン等の電極層を形成しておくことにより各々の電極層に
対応する接続孔を層間絶縁膜に形成する際にエッチ深さ
を近似させ、過剰エッチングを防止するようにしたもの
である。
【０００２】
【従来の技術】従来、集積回路に含まれるＭＯＳ型トラ
ンジスタの製法としては、図９，１０に示すものが提案
されている。
ンジスタの製法としては、図９，１０に示すものが提案
されている。
【０００３】図９の工程では、Ｐ型Ｓｉ等の半導体基板
の表面に選択酸化処理等により素子孔を有するフィール
ド絶縁膜１２を形成した後、素子孔内の基板表面を酸化
するなどしてゲート絶縁膜１４を形成する。そして、基
板上面に不純物を含むポリＳｉを堆積してパターニング
することによりゲート電極層１６を形成してから、電極
層１６及び絶縁膜１２をマスクとする不純物イオン注入
処理によりＮ+ 型のソース領域１８及びドレイン領域２
０を形成する。
の表面に選択酸化処理等により素子孔を有するフィール
ド絶縁膜１２を形成した後、素子孔内の基板表面を酸化
するなどしてゲート絶縁膜１４を形成する。そして、基
板上面に不純物を含むポリＳｉを堆積してパターニング
することによりゲート電極層１６を形成してから、電極
層１６及び絶縁膜１２をマスクとする不純物イオン注入
処理によりＮ+ 型のソース領域１８及びドレイン領域２
０を形成する。
【０００４】次に、基板上面に平坦状に層間絶縁膜２２
を形成する。絶縁膜２２は、例えばＣＶＤ（ケミカル・
ベーパー・デポジション）法等による堆積絶縁膜と、回
転塗布法等による塗布絶縁膜とを組合せるなどして形成
することができる。そして、基板上面にレジスト層２４
を形成した後、このレジスト層２４にホトリソグラフィ
処理によりソース，ゲート，ドレイン用の接続孔に対応
した孔２４ｓ，２４ｇ，２４ｄを形成する。
を形成する。絶縁膜２２は、例えばＣＶＤ（ケミカル・
ベーパー・デポジション）法等による堆積絶縁膜と、回
転塗布法等による塗布絶縁膜とを組合せるなどして形成
することができる。そして、基板上面にレジスト層２４
を形成した後、このレジスト層２４にホトリソグラフィ
処理によりソース，ゲート，ドレイン用の接続孔に対応
した孔２４ｓ，２４ｇ，２４ｄを形成する。
【０００５】次に、図１０の工程では、レジスト層２４
をマスクとするドライエッチング処理により層間絶縁膜
２２をエッチングしてソース，ゲート，ドレイン用の接
続孔２２ｓ，２２ｇ，２２ｄを形成する。このとき、接
続孔２２ｓ，２２ｄについては、ゲート絶縁膜１４の対
応部分がエッチ除去され、領域１８，２０の被コンタク
ト部が孔２２ｓ，２２ｄ内にそれぞれ露呈される。この
後、レジスト層２４を除去してから基板上面に配線材を
被着してパターニングすることにより接続孔２２ｓ，２
２ｇ，２２ｄをそれぞれ介して領域１８，電極層１６，
領域２０に接続されるようにソース配線層，ゲート配線
層，ドレイン配線層を形成する。
をマスクとするドライエッチング処理により層間絶縁膜
２２をエッチングしてソース，ゲート，ドレイン用の接
続孔２２ｓ，２２ｇ，２２ｄを形成する。このとき、接
続孔２２ｓ，２２ｄについては、ゲート絶縁膜１４の対
応部分がエッチ除去され、領域１８，２０の被コンタク
ト部が孔２２ｓ，２２ｄ内にそれぞれ露呈される。この
後、レジスト層２４を除去してから基板上面に配線材を
被着してパターニングすることにより接続孔２２ｓ，２
２ｇ，２２ｄをそれぞれ介して領域１８，電極層１６，
領域２０に接続されるようにソース配線層，ゲート配線
層，ドレイン配線層を形成する。
【０００６】
【発明が解決しようとする課題】上記した従来法による
と、層間絶縁膜２２がゲート電極層１６上で薄く且つソ
ース，ドレイン領域１８，２０上で厚いため、図１０の
ドライエッチング工程では、接続孔２２ｇが電極層１６
の上面に達した後接続孔２２ｓ，２２ｄがそれぞれ領域
１８，２０に達するまでの間接続孔２２ｇの内部が過剰
にエッチングされ、接続孔２２ｇのサイズ増大や電極層
１６の厚さ減少を招く不都合があった。このような不都
合は、微細化が進んで孔サイズが減少して接続孔のアス
ペクト比が増大すると、一層顕著になる。
と、層間絶縁膜２２がゲート電極層１６上で薄く且つソ
ース，ドレイン領域１８，２０上で厚いため、図１０の
ドライエッチング工程では、接続孔２２ｇが電極層１６
の上面に達した後接続孔２２ｓ，２２ｄがそれぞれ領域
１８，２０に達するまでの間接続孔２２ｇの内部が過剰
にエッチングされ、接続孔２２ｇのサイズ増大や電極層
１６の厚さ減少を招く不都合があった。このような不都
合は、微細化が進んで孔サイズが減少して接続孔のアス
ペクト比が増大すると、一層顕著になる。
【０００７】この発明の目的は、上記のような過剰エッ
チングを防止することができる新規な接続孔形成法を提
供することにある。
チングを防止することができる新規な接続孔形成法を提
供することにある。
【０００８】
【課題を解決するための手段】この発明に係る接続孔形
成法は、半導体基板の表面に絶縁膜を介して第１の導電
層を形成すると共に該表面の所定の被コンタクト部に接
触するように第２の導電層を形成する工程と、前記半導
体基板の表面に前記第１及び第２の導電層並びに前記絶
縁膜を覆ってほぼ平坦状に層間絶縁膜を形成する工程
と、選択エッチング処理により前記層間絶縁膜に前記第
１及び第２の導電層にそれぞれ対応した第１及び第２の
接続孔を形成する工程とを含むものである。
成法は、半導体基板の表面に絶縁膜を介して第１の導電
層を形成すると共に該表面の所定の被コンタクト部に接
触するように第２の導電層を形成する工程と、前記半導
体基板の表面に前記第１及び第２の導電層並びに前記絶
縁膜を覆ってほぼ平坦状に層間絶縁膜を形成する工程
と、選択エッチング処理により前記層間絶縁膜に前記第
１及び第２の導電層にそれぞれ対応した第１及び第２の
接続孔を形成する工程とを含むものである。
【０００９】
【作用】この発明の方法によれば、層間絶縁膜の下に
は、第１の導電層の他に第２の導電層を形成しておくの
で、層間絶縁膜に第１及び第２の接続孔を形成する際に
は、これらの接続孔についてエッチ深さを近似させるこ
とができる。
は、第１の導電層の他に第２の導電層を形成しておくの
で、層間絶縁膜に第１及び第２の接続孔を形成する際に
は、これらの接続孔についてエッチ深さを近似させるこ
とができる。
【００１０】
【実施例】図１〜６は、この発明を集積回路のＭＯＳ型
トランジスタの製法に適用した一実施例を示すもので、
各々の図に対応する工程（１）〜（６）を順次に説明す
る。
トランジスタの製法に適用した一実施例を示すもので、
各々の図に対応する工程（１）〜（６）を順次に説明す
る。
【００１１】（１）図９に関して前述したと同様にして
Ｐ型半導体基板１０の表面にフィールド絶縁膜１２及び
ゲート絶縁膜１４を形成した後、基板上面にレジスト層
１５を形成する。そして、ホトリソグラフィ処理により
レジスト層１５にソース及びドレインのための被コンタ
クト部に対応した孔１５ｓ，１５ｄを設けてから、レジ
スト層１５をマスクとするドライエッチング処理により
絶縁膜１４をエッチングして孔１５ｓ，１５ｄ内にソー
ス及びドレインのための被コンタクト部を露呈させる。
この後、レジスト層１５を除去する。
Ｐ型半導体基板１０の表面にフィールド絶縁膜１２及び
ゲート絶縁膜１４を形成した後、基板上面にレジスト層
１５を形成する。そして、ホトリソグラフィ処理により
レジスト層１５にソース及びドレインのための被コンタ
クト部に対応した孔１５ｓ，１５ｄを設けてから、レジ
スト層１５をマスクとするドライエッチング処理により
絶縁膜１４をエッチングして孔１５ｓ，１５ｄ内にソー
ス及びドレインのための被コンタクト部を露呈させる。
この後、レジスト層１５を除去する。
【００１２】（２）次に、基板上面にリン等のＮ型決定
不純物を含むポリＳｉをＣＶＤ法等により堆積してパタ
ーニングすることによりソース電極層１６ｓ、ゲート電
極層１６ｇ、ドレイン電極層１６ｄを形成する。この場
合、不純物は、パターニングの後で層１６ｓ，１６ｇ，
１６ｄにドープしてもよい。層１６ｇは絶縁膜１４上に
配置され、層１６ｓ，１６ｄは絶縁膜１４に設けた孔を
介してそれぞれソース，ドレインの被コンタクト部に接
触しているが、層１６ｓ，１６ｇ，１６ｄについて上面
のレベルはほぼ等しい。
不純物を含むポリＳｉをＣＶＤ法等により堆積してパタ
ーニングすることによりソース電極層１６ｓ、ゲート電
極層１６ｇ、ドレイン電極層１６ｄを形成する。この場
合、不純物は、パターニングの後で層１６ｓ，１６ｇ，
１６ｄにドープしてもよい。層１６ｇは絶縁膜１４上に
配置され、層１６ｓ，１６ｄは絶縁膜１４に設けた孔を
介してそれぞれソース，ドレインの被コンタクト部に接
触しているが、層１６ｓ，１６ｇ，１６ｄについて上面
のレベルはほぼ等しい。
【００１３】（３）次に、ゲート電極層１６ｇ及び絶縁
膜１２をマスクとして基板表面にリン等のＮ型決定不純
物を選択的にイオン注入した後、注入イオンを活性化す
べく熱処理を行なうことによりＮ+ 型のソース領域１８
及びドレイン領域２０を形成する。このときの熱処理に
より電極層１６ｓ，１６ｄ中のＮ型決定不純物が領域１
８，２０内に拡散するので、電極層１６ｓ，１６ｄはそ
れぞれ領域１８，２０と良好にオーミック接触する。
膜１２をマスクとして基板表面にリン等のＮ型決定不純
物を選択的にイオン注入した後、注入イオンを活性化す
べく熱処理を行なうことによりＮ+ 型のソース領域１８
及びドレイン領域２０を形成する。このときの熱処理に
より電極層１６ｓ，１６ｄ中のＮ型決定不純物が領域１
８，２０内に拡散するので、電極層１６ｓ，１６ｄはそ
れぞれ領域１８，２０と良好にオーミック接触する。
【００１４】（４）次に、図９で前述したと同様にして
基板上面に平坦状に層間絶縁膜２２を形成すると共に絶
縁膜２２の上に孔２４ｓ，２４ｇ，２４ｄを有するレジ
スト層２４を形成する。
基板上面に平坦状に層間絶縁膜２２を形成すると共に絶
縁膜２２の上に孔２４ｓ，２４ｇ，２４ｄを有するレジ
スト層２４を形成する。
【００１５】（５）レジスト層２４をマスクとするドラ
イエッチング処理により層間絶縁膜２２をエッチングし
てソース，ゲート，ドレイン用の接続孔２２ｓ，２２
ｇ，２２ｄを形成する。このとき、電極層１６ｓ，１６
ｇ，１６ｄの上面レベルがほぼ等しいので、エッチ深さ
は接続孔２２ｓ，２２ｇ，２２ｄについてほぼ等しくな
り、接続孔２２ｇでの過剰エッチングは生じない。この
後、レジスト層２４を除去する。
イエッチング処理により層間絶縁膜２２をエッチングし
てソース，ゲート，ドレイン用の接続孔２２ｓ，２２
ｇ，２２ｄを形成する。このとき、電極層１６ｓ，１６
ｇ，１６ｄの上面レベルがほぼ等しいので、エッチ深さ
は接続孔２２ｓ，２２ｇ，２２ｄについてほぼ等しくな
り、接続孔２２ｇでの過剰エッチングは生じない。この
後、レジスト層２４を除去する。
【００１６】（６）基板上面にＡｌ合金等の配線材を被
着してパターニングすることによりソース配線層２６
ｓ、ゲート配線層２６ｇ、ドレイン配線層２６ｄを形成
する。配線層２６ｓ，２６ｇ，２６ｄは、それぞれ接続
孔２２ｓ，２２ｇ，２２ｄを介して電極層１６ｓ，１６
ｇ，１６ｄと接続される。
着してパターニングすることによりソース配線層２６
ｓ、ゲート配線層２６ｇ、ドレイン配線層２６ｄを形成
する。配線層２６ｓ，２６ｇ，２６ｄは、それぞれ接続
孔２２ｓ，２２ｇ，２２ｄを介して電極層１６ｓ，１６
ｇ，１６ｄと接続される。
【００１７】図７，８は、この発明の他の実施例を示す
もので、図１〜６と同様の部分には同様の符号を付して
詳細な説明を省略する。
もので、図１〜６と同様の部分には同様の符号を付して
詳細な説明を省略する。
【００１８】図７の工程では、電極層１６ｇ，１６ｄの
パターニングの際に電極層１６ｇに連続したポリＳｉが
絶縁膜１２上に延長して残存するようにエッチングを行
なうことによりポリＳｉからなるゲート配線層１６Ｇを
形成する。そして、図３で述べたと同様にしてソース領
域１８及びドレイン領域２０を形成した後、図４で述べ
たと同様にして基板上面に平坦状に層間絶縁膜２２を形
成する。
パターニングの際に電極層１６ｇに連続したポリＳｉが
絶縁膜１２上に延長して残存するようにエッチングを行
なうことによりポリＳｉからなるゲート配線層１６Ｇを
形成する。そして、図３で述べたと同様にしてソース領
域１８及びドレイン領域２０を形成した後、図４で述べ
たと同様にして基板上面に平坦状に層間絶縁膜２２を形
成する。
【００１９】次に、図８の工程では、図４〜６で述べた
と同様の工程により電極層１６ｄ及び配線層１６Ｇにそ
れぞれ接続されるように絶縁膜２２上にドレイン配線層
２６ｄ及びゲート配線層２６Ｇを形成する。この場合、
絶縁膜２２には、層１６ｄ，１６Ｇに対応した接続孔２
２ｄ，２２Ｇを形成するが、そのときのエッチ深さの差
はドレイン電極層１６ｄを設けたことにより層１６ｄの
厚さの分だけ小さくなる。従って、接続孔２２Ｇでの過
剰エッチングを抑制することができる。
と同様の工程により電極層１６ｄ及び配線層１６Ｇにそ
れぞれ接続されるように絶縁膜２２上にドレイン配線層
２６ｄ及びゲート配線層２６Ｇを形成する。この場合、
絶縁膜２２には、層１６ｄ，１６Ｇに対応した接続孔２
２ｄ，２２Ｇを形成するが、そのときのエッチ深さの差
はドレイン電極層１６ｄを設けたことにより層１６ｄの
厚さの分だけ小さくなる。従って、接続孔２２Ｇでの過
剰エッチングを抑制することができる。
【００２０】このときのエッチ深さの差を一層小さくす
るには、図７の工程において一点鎖線Ｄで示すように層
１６Ｇの上面レベルとほぼ同じ高さになるようにドレイ
ン電極層１６ｄを形成すればよく、例えばポリＳｉ層上
にシリサイド等を堆積すればよい。
るには、図７の工程において一点鎖線Ｄで示すように層
１６Ｇの上面レベルとほぼ同じ高さになるようにドレイ
ン電極層１６ｄを形成すればよく、例えばポリＳｉ層上
にシリサイド等を堆積すればよい。
【００２１】
【発明の効果】以上のように、この発明によれば、層間
絶縁膜の下にゲート電極等の第１の導電層の他にドレイ
ン電極等の第２の導電層を設け、層間絶縁膜に選択エッ
チングで各々の導電層に対応する接続孔を形成する際に
エッチ深さを近似させるようにしたので、過剰エッチン
グを防止することができる。
絶縁膜の下にゲート電極等の第１の導電層の他にドレイ
ン電極等の第２の導電層を設け、層間絶縁膜に選択エッ
チングで各々の導電層に対応する接続孔を形成する際に
エッチ深さを近似させるようにしたので、過剰エッチン
グを防止することができる。
【００２２】従って、接続孔のサイズ増大や電極層の厚
さ減少等を招くことがなく、高信頼の層間接続部が得ら
れる。また、微細化に対処するのも容易となる。
さ減少等を招くことがなく、高信頼の層間接続部が得ら
れる。また、微細化に対処するのも容易となる。
【図１】 この発明の一実施例に係るＭＯＳ型トランジ
スタの製法におけるエッチング工程を示す基板断面図で
ある。
スタの製法におけるエッチング工程を示す基板断面図で
ある。
【図２】 図１の工程に続く電極形成工程を示す基板断
面図である。
面図である。
【図３】 図２の工程に続くソース・ドレイン形成工程
を示す基板断面図である。
を示す基板断面図である。
【図４】 図３の工程に続くレジストパターン形成工程
を示す基板断面図である。
を示す基板断面図である。
【図５】 図４の工程に続くエッチング工程を示す基板
断面図である。
断面図である。
【図６】 図５の工程に続く配線形成工程を示す基板断
面図である。
面図である。
【図７】 他の実施例に係るＭＯＳ型トランジスタの製
法における電極・絶縁膜形成工程を示す基板断面図であ
る。
法における電極・絶縁膜形成工程を示す基板断面図であ
る。
【図８】 図７の工程に続く配線形成工程を示す基板断
面図である。
面図である。
【図９】 従来のＭＯＳ型トランジスタの製法における
レジストパターン形成工程を示す基板断面図である。
レジストパターン形成工程を示す基板断面図である。
【図１０】 図９の工程に続くエッチング工程を示す基
板断面図である。
板断面図である。
１０：半導体基板、１２，１４，２２：絶縁膜、１５，
２４：レジスト層、１６ｓ，１６ｇ，１６ｄ：電極層、
１６Ｇ，２６Ｇ：ゲート配線層、１８：ソース領域、２
０：ドレイン領域、２６ｓ，２６ｇ，２６ｄ：配線層。
２４：レジスト層、１６ｓ，１６ｇ，１６ｄ：電極層、
１６Ｇ，２６Ｇ：ゲート配線層、１８：ソース領域、２
０：ドレイン領域、２６ｓ，２６ｇ，２６ｄ：配線層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/28 Ｌ 9055−4Ｍ
Claims (1)
- 【請求項１】半導体基板の表面に絶縁膜を介して第１の
導電層を形成すると共に該表面の所定の被コンタクト部
に接触するように第２の導電層を形成する工程と、 前記半導体基板の表面に前記第１及び第２の導電層並び
に前記絶縁膜を覆ってほぼ平坦状に層間絶縁膜を形成す
る工程と、 選択エッチング処理により前記層間絶縁膜に前記第１及
び第２の導電層にそれぞれ対応した第１及び第２の接続
孔を形成する工程とを含む接続孔形成法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33667092A JP3321864B2 (ja) | 1992-11-24 | 1992-11-24 | 半導体装置とその製法 |
| US08/157,635 US5457070A (en) | 1992-11-24 | 1993-11-24 | Method of forming a step compensated semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33667092A JP3321864B2 (ja) | 1992-11-24 | 1992-11-24 | 半導体装置とその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163578A true JPH06163578A (ja) | 1994-06-10 |
| JP3321864B2 JP3321864B2 (ja) | 2002-09-09 |
Family
ID=18301587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33667092A Expired - Fee Related JP3321864B2 (ja) | 1992-11-24 | 1992-11-24 | 半導体装置とその製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5457070A (ja) |
| JP (1) | JP3321864B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7534678B2 (en) | 2007-03-27 | 2009-05-19 | Samsung Electronics Co., Ltd. | Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby |
| US7781276B2 (en) | 2006-11-16 | 2010-08-24 | Samsung Electronics Co., Ltd. | Methods of forming CMOS integrated circuits that utilize insulating layers with high stress characteristics to improve NMOS and PMOS transistor carrier mobilities |
| US7785951B2 (en) | 2006-09-28 | 2010-08-31 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having tensile and compressive stress layers therein and devices formed thereby |
| US7902082B2 (en) | 2007-09-20 | 2011-03-08 | Samsung Electronics Co., Ltd. | Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers |
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Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665201A (en) * | 1995-06-06 | 1997-09-09 | Advanced Micro Devices, Inc. | High removal rate chemical-mechanical polishing |
| US5702980A (en) * | 1996-03-15 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company Ltd | Method for forming intermetal dielectric with SOG etchback and CMP |
| US5710078A (en) * | 1996-06-03 | 1998-01-20 | Vanguard International Semiconductor Corporation | Method to improve the contact resistance of bit line metal structures to underlying polycide structures |
| US5846862A (en) * | 1997-05-20 | 1998-12-08 | Advanced Micro Devices | Semiconductor device having a vertical active region and method of manufacture thereof |
| JP3209169B2 (ja) * | 1997-11-28 | 2001-09-17 | 日本電気株式会社 | ゲート電極の形成方法 |
| US10714361B2 (en) * | 2017-12-21 | 2020-07-14 | Foundation For Research And Business, Seoul National University Of Science And Technology | Method of fabricating a semiconductor package using an insulating polymer layer |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016587A (en) * | 1974-12-03 | 1977-04-05 | International Business Machines Corporation | Raised source and drain IGFET device and method |
| US4803173A (en) * | 1987-06-29 | 1989-02-07 | North American Philips Corporation, Signetics Division | Method of fabrication of semiconductor device having a planar configuration |
| US4954459A (en) * | 1988-05-12 | 1990-09-04 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| JPH0744275B2 (ja) * | 1988-10-06 | 1995-05-15 | 日本電気株式会社 | 高耐圧ｍｏｓ型半導体装置の製造方法 |
| US5003062A (en) * | 1990-04-19 | 1991-03-26 | Taiwan Semiconductor Manufacturing Co. | Semiconductor planarization process for submicron devices |
| US5154946A (en) * | 1990-09-27 | 1992-10-13 | Motorola, Inc. | CMOS structure fabrication |
-
1992
- 1992-11-24 JP JP33667092A patent/JP3321864B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-24 US US08/157,635 patent/US5457070A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7785951B2 (en) | 2006-09-28 | 2010-08-31 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having tensile and compressive stress layers therein and devices formed thereby |
| US7781276B2 (en) | 2006-11-16 | 2010-08-24 | Samsung Electronics Co., Ltd. | Methods of forming CMOS integrated circuits that utilize insulating layers with high stress characteristics to improve NMOS and PMOS transistor carrier mobilities |
| US7534678B2 (en) | 2007-03-27 | 2009-05-19 | Samsung Electronics Co., Ltd. | Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby |
| US7800134B2 (en) | 2007-03-27 | 2010-09-21 | Samsung Electronics Co., Ltd. | CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein |
| US7902082B2 (en) | 2007-09-20 | 2011-03-08 | Samsung Electronics Co., Ltd. | Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers |
| US7923365B2 (en) | 2007-10-17 | 2011-04-12 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3321864B2 (ja) | 2002-09-09 |
| US5457070A (en) | 1995-10-10 |
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