JP2000021815A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000021815A JP2000021815A JP10191845A JP19184598A JP2000021815A JP 2000021815 A JP2000021815 A JP 2000021815A JP 10191845 A JP10191845 A JP 10191845A JP 19184598 A JP19184598 A JP 19184598A JP 2000021815 A JP2000021815 A JP 2000021815A
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Abstract
(57)【要約】
【課題】ブランソン洗浄処理により、配線やゲート電極
を構成する高融点金属シリサイド膜に膜減が生じ、配線
またはゲート電極の抵抗が高くなる。 【解決手段】シリコン基板１上に酸化シリコン膜２を介
して形成された、第１の多結晶シリコン膜３とタングス
テンシリサイド膜４とからなる配線の上面及び側面を多
結晶シリコン膜５，６で覆う。
を構成する高融点金属シリサイド膜に膜減が生じ、配線
またはゲート電極の抵抗が高くなる。 【解決手段】シリコン基板１上に酸化シリコン膜２を介
して形成された、第１の多結晶シリコン膜３とタングス
テンシリサイド膜４とからなる配線の上面及び側面を多
結晶シリコン膜５，６で覆う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し特
にシリコン膜と高融点金属シリサイド膜からなる配線ま
たはゲート電極を有する半導体装置に関する。
にシリコン膜と高融点金属シリサイド膜からなる配線ま
たはゲート電極を有する半導体装置に関する。
【０００２】
【従来の技術】高融点金属シリサイド、例えば、タング
ステンシリサイドは熱処理に強く、低抵抗であるため一
般的にＤＲＡＭの記憶ノード形成以前の配線やゲート電
極に多結晶シリコン膜とともに多く用いられてきてい
る。しかしながらこの配線やゲート電極形成後のブラン
ソン洗浄液での処理で１回あたり数十ｎｍ〜百数十ｎｍ
程度エッチングされるため、膜減による抵抗の増大によ
りその利点が生かされない場合が多い。
ステンシリサイドは熱処理に強く、低抵抗であるため一
般的にＤＲＡＭの記憶ノード形成以前の配線やゲート電
極に多結晶シリコン膜とともに多く用いられてきてい
る。しかしながらこの配線やゲート電極形成後のブラン
ソン洗浄液での処理で１回あたり数十ｎｍ〜百数十ｎｍ
程度エッチングされるため、膜減による抵抗の増大によ
りその利点が生かされない場合が多い。
【０００３】一方、ブランソン洗浄液による処理は、配
線やゲート電極を形成するためのドライエッチング工程
における反応生成物の除去、上層絶縁膜形成前のパーテ
ィクル除去などには欠かせない工程であり、この洗浄工
程を削除することは極めて困難である。
線やゲート電極を形成するためのドライエッチング工程
における反応生成物の除去、上層絶縁膜形成前のパーテ
ィクル除去などには欠かせない工程であり、この洗浄工
程を削除することは極めて困難である。
【０００４】この対策としてタングステンシリサイド膜
の膜減りを防止するために、保護膜を形成する手段とし
て、例えば特開昭６３−１４８６５１号公報にフォトレ
ジスト膜を用いる方法が記載されている。これは、多結
晶シリコン及びタングステンシリサイドからなるいわゆ
るポリサイド構造を有する配線層の断面形状を、ＳＥＭ
にて観察する際の断面処理としてのエッチング処理の際
に、タングステンシリサイド膜の膜減を防止するため
に、配線層を覆うようにフォトレジストを塗布するもの
である。
の膜減りを防止するために、保護膜を形成する手段とし
て、例えば特開昭６３−１４８６５１号公報にフォトレ
ジスト膜を用いる方法が記載されている。これは、多結
晶シリコン及びタングステンシリサイドからなるいわゆ
るポリサイド構造を有する配線層の断面形状を、ＳＥＭ
にて観察する際の断面処理としてのエッチング処理の際
に、タングステンシリサイド膜の膜減を防止するため
に、配線層を覆うようにフォトレジストを塗布するもの
である。
【０００５】しかしながら半導体装置の製造工程におけ
る配線等の形成にフォトレジスト膜を保護膜として用い
ることは困難である。
る配線等の形成にフォトレジスト膜を保護膜として用い
ることは困難である。
【０００６】また特開平９−６４２９４号公報には、窒
化シリコン膜を用いる方法が記載されている。以下図３
（ａ），（ｂ）を用いて説明する。
化シリコン膜を用いる方法が記載されている。以下図３
（ａ），（ｂ）を用いて説明する。
【０００７】シリコン基板１上に設けたＤＲＡＭのメモ
リセル部２１のゲート電極２３と周辺回路部３１のゲー
ト電極３３、および各ゲート電極２３，３３の側部に設
けたサイドウォール絶縁膜２４，３４を覆う状態に窒化
シリコン膜４１を形成し、ＤＲＡＭのキャパシタの記憶
ノード４２と誘電体膜４３とを形成した後、プレート電
極用の電極形成膜４４を成膜し、窒化シリコン膜４１を
ストッパとしたエッチングにより電極形成膜４４をパタ
ーニングしてキャパシタのプレート電極４６を形成す
る。次に周辺回路部３１上の窒化シリコン膜４１を選択
的に除いてトランジスタ３２のソース・ドレイン拡散層
３５，３６を露出させ、それらの表面にシリサイド膜３
７，３８を形成するものである。
リセル部２１のゲート電極２３と周辺回路部３１のゲー
ト電極３３、および各ゲート電極２３，３３の側部に設
けたサイドウォール絶縁膜２４，３４を覆う状態に窒化
シリコン膜４１を形成し、ＤＲＡＭのキャパシタの記憶
ノード４２と誘電体膜４３とを形成した後、プレート電
極用の電極形成膜４４を成膜し、窒化シリコン膜４１を
ストッパとしたエッチングにより電極形成膜４４をパタ
ーニングしてキャパシタのプレート電極４６を形成す
る。次に周辺回路部３１上の窒化シリコン膜４１を選択
的に除いてトランジスタ３２のソース・ドレイン拡散層
３５，３６を露出させ、それらの表面にシリサイド膜３
７，３８を形成するものである。
【０００８】
【発明が解決しようとする課題】しかしながら上述した
特開平９−６４２９４号公報での配線層全面を窒化シリ
コン膜で保護する方法では、その配線層より上層の配線
層あるいは基板表面の不純物拡散層との接続のためのコ
ンタクトホールを形成する際に、通常酸化シリコン膜で
形成される絶縁膜と異なるエッチングレートを持つ窒化
シリコン膜が途中に存在するため、コンタクトホールの
形成が複雑になり多くの工程を必要とする。
特開平９−６４２９４号公報での配線層全面を窒化シリ
コン膜で保護する方法では、その配線層より上層の配線
層あるいは基板表面の不純物拡散層との接続のためのコ
ンタクトホールを形成する際に、通常酸化シリコン膜で
形成される絶縁膜と異なるエッチングレートを持つ窒化
シリコン膜が途中に存在するため、コンタクトホールの
形成が複雑になり多くの工程を必要とする。
【０００９】本発明の目的は上記欠点を除去しブランソ
ン洗浄液での処理による膜減が小さい配線またはゲート
電極を有する半導体装置を提供することにある。
ン洗浄液での処理による膜減が小さい配線またはゲート
電極を有する半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】第１の発明の半導体装置
は、半導体基板上に絶縁膜を介して形成された第１のシ
リコン膜と高融点金属シリサイド膜からなる２層構造の
配線を有する半導体装置において、前記配線の上面及び
側面は第２のシリコン膜により覆われていることを特徴
とするものである。
は、半導体基板上に絶縁膜を介して形成された第１のシ
リコン膜と高融点金属シリサイド膜からなる２層構造の
配線を有する半導体装置において、前記配線の上面及び
側面は第２のシリコン膜により覆われていることを特徴
とするものである。
【００１１】第２の発明の半導体装置は、半導体基板上
にゲート酸化膜を介して形成された第１のシリコン膜と
高融点金属シリサイド膜からなる２層構造のゲート電極
と、このゲート電極の側面に形成された絶縁膜からなる
サイドウォールとを有する半導体装置において、前記ゲ
ート電極の上面は第２のシリコン膜により覆われている
ことを特徴とするものである。
にゲート酸化膜を介して形成された第１のシリコン膜と
高融点金属シリサイド膜からなる２層構造のゲート電極
と、このゲート電極の側面に形成された絶縁膜からなる
サイドウォールとを有する半導体装置において、前記ゲ
ート電極の上面は第２のシリコン膜により覆われている
ことを特徴とするものである。
【００１２】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ），（ｂ）は本発明の第１の実施
の形態を説明する為の半導体チップの断面図であり、本
発明を配線に適用した場合である。以下製造方法ととも
に説明する。
て説明する。図１（ａ），（ｂ）は本発明の第１の実施
の形態を説明する為の半導体チップの断面図であり、本
発明を配線に適用した場合である。以下製造方法ととも
に説明する。
【００１３】まず図１（ａ）に示すように、シリコン基
板１上に酸化シリコン膜２等の絶縁膜を形成したのち厚
さ約０．１μｍの第１の多結晶シリコン膜３を低圧ＣＶ
Ｄ法により形成する。ついでこの第１の多結晶シリコン
膜２に不純物（リンまたはヒ素）を導入し、多結晶シリ
コン膜のシート抵抗を６０Ω／□程度にする。次にこの
第１の多結晶シリコン膜３上にスパッタ法またはＣＶＤ
法によりタングステンシリサイド膜４を０．１μｍ形成
し、さらにその上に低圧ＣＶＤ法により厚さ０．０５μ
ｍの第２の多結晶シリコン膜５を保護膜として形成し、
５×１０15〜１×１０16／ｃｍ2 のリンのイオン注入を
おこなう。
板１上に酸化シリコン膜２等の絶縁膜を形成したのち厚
さ約０．１μｍの第１の多結晶シリコン膜３を低圧ＣＶ
Ｄ法により形成する。ついでこの第１の多結晶シリコン
膜２に不純物（リンまたはヒ素）を導入し、多結晶シリ
コン膜のシート抵抗を６０Ω／□程度にする。次にこの
第１の多結晶シリコン膜３上にスパッタ法またはＣＶＤ
法によりタングステンシリサイド膜４を０．１μｍ形成
し、さらにその上に低圧ＣＶＤ法により厚さ０．０５μ
ｍの第２の多結晶シリコン膜５を保護膜として形成し、
５×１０15〜１×１０16／ｃｍ2 のリンのイオン注入を
おこなう。
【００１４】次に反応ガスとしてＣｌ2 ，ＨＢｒ，Ｏ2
を用いるエッチング法により上層の第２の多結晶シリコ
ン膜５をエッチングし、ついで反応ガスとしてＨＢｒ，
ＳＦ6 を用いるエッチング法によりタングステンシリサ
イド膜４をエッチングし、さらに下層の第１の多結晶シ
リコン膜をエッチングし配線１０を形成する。この際エ
ッチングの終点検出法を用い、各膜のエッチング時間の
コントロールを行なってもよい。
を用いるエッチング法により上層の第２の多結晶シリコ
ン膜５をエッチングし、ついで反応ガスとしてＨＢｒ，
ＳＦ6 を用いるエッチング法によりタングステンシリサ
イド膜４をエッチングし、さらに下層の第１の多結晶シ
リコン膜をエッチングし配線１０を形成する。この際エ
ッチングの終点検出法を用い、各膜のエッチング時間の
コントロールを行なってもよい。
【００１５】次に図１（ｂ）に示すように、配線１０を
含む全面に低圧ＣＶＤ法により厚さ約０．０３μｍ程度
の多結晶シリコン膜を形成したのち、反応ガスとしてＨ
Ｂｒ，Ｃｌ2 を用いるエッチング法によりエッチング
し、更に２０％程度のオーバーエッチングを行い配線の
側面にサイドウォール６を形成する。このようにして形
成された配線のタングステンシリサイド膜４は、その上
面と側面が多結晶シリコン膜に覆われることになる。
含む全面に低圧ＣＶＤ法により厚さ約０．０３μｍ程度
の多結晶シリコン膜を形成したのち、反応ガスとしてＨ
Ｂｒ，Ｃｌ2 を用いるエッチング法によりエッチング
し、更に２０％程度のオーバーエッチングを行い配線の
側面にサイドウォール６を形成する。このようにして形
成された配線のタングステンシリサイド膜４は、その上
面と側面が多結晶シリコン膜に覆われることになる。
【００１６】以下ＮＨ4 ＯＨ，Ｈ2 Ｏ2 ，Ｈ2 Ｏの混合
溶液によるブランソン洗浄処理が行われる。しかし上記
のように構成された配線は、上面及び側面がタングステ
ンシリサイド膜に比べブランソン洗浄液にエッチングさ
れることの少ない多結晶シリコン膜に覆われているた
め、この洗浄処理によっても配線を構成するタングステ
ンシリサイド膜は殆んどエッチングされずに残る。従っ
て抵抗値の安定した配線を形成することが出来る。
溶液によるブランソン洗浄処理が行われる。しかし上記
のように構成された配線は、上面及び側面がタングステ
ンシリサイド膜に比べブランソン洗浄液にエッチングさ
れることの少ない多結晶シリコン膜に覆われているた
め、この洗浄処理によっても配線を構成するタングステ
ンシリサイド膜は殆んどエッチングされずに残る。従っ
て抵抗値の安定した配線を形成することが出来る。
【００１７】また保護膜として多結晶シリコン膜を用い
るため、３層構造を有する配線層のパターニングは、従
来の２層構造の配線層をエッチングする際と大きく条件
を変更することなく、また新たな工程を追加することな
く、容易に行なうことが出来る。
るため、３層構造を有する配線層のパターニングは、従
来の２層構造の配線層をエッチングする際と大きく条件
を変更することなく、また新たな工程を追加することな
く、容易に行なうことが出来る。
【００１８】さらに保護膜として形成する第２の多結晶
シリコン膜５には不純物をイオン注入して低抵抗化して
いるため、層間絶縁膜を介して上層配線と接続する場合
も、コンタクト抵抗を高めることなく接続が可能であ
る。
シリコン膜５には不純物をイオン注入して低抵抗化して
いるため、層間絶縁膜を介して上層配線と接続する場合
も、コンタクト抵抗を高めることなく接続が可能であ
る。
【００１９】図２は本発明の第２の実施の形態を説明す
るための半導体チップの断面図であり、本発明をゲート
電極に適用した場合である。
るための半導体チップの断面図であり、本発明をゲート
電極に適用した場合である。
【００２０】図２を参照すると第２の実施の形態の半導
体装置は、シリコン基板１上にゲート酸化膜２Ａを介し
て形成された第１の多結晶シリコン膜３Ａとタングステ
ンシリサイド膜４Ａからなる２層構造のゲート電極１１
とこのゲート電極の側面に形成された絶縁膜からなるサ
イドウォール７等を有する半導体装置であって、特にゲ
ート電極の上面は第２の多結晶シリコン膜５Ａにより覆
われているものである。
体装置は、シリコン基板１上にゲート酸化膜２Ａを介し
て形成された第１の多結晶シリコン膜３Ａとタングステ
ンシリサイド膜４Ａからなる２層構造のゲート電極１１
とこのゲート電極の側面に形成された絶縁膜からなるサ
イドウォール７等を有する半導体装置であって、特にゲ
ート電極の上面は第２の多結晶シリコン膜５Ａにより覆
われているものである。
【００２１】この第２の多結晶シリコン膜５Ａは、第１
の実施の形態と同様にしてタングステンシリサイド膜４
Ａ上に形成され、不純物のイオン注入が行なわれたのち
パターニングされる。その後全面に酸化膜等の絶縁膜を
形成したのちエッチバックし、サイドウォール７を形成
する。以下ブランソン洗浄処理等が行なわれる。
の実施の形態と同様にしてタングステンシリサイド膜４
Ａ上に形成され、不純物のイオン注入が行なわれたのち
パターニングされる。その後全面に酸化膜等の絶縁膜を
形成したのちエッチバックし、サイドウォール７を形成
する。以下ブランソン洗浄処理等が行なわれる。
【００２２】このように構成されたゲート電極の上層に
保護膜としての第２の多結晶シリコン膜５Ａが形成され
ているため、ブランソン洗浄によってもタングステンシ
リサイド膜４Ａはエッチングされずに残る。またゲート
電極のエッチング条件等も大きく変更することなく行な
う事が可能である。
保護膜としての第２の多結晶シリコン膜５Ａが形成され
ているため、ブランソン洗浄によってもタングステンシ
リサイド膜４Ａはエッチングされずに残る。またゲート
電極のエッチング条件等も大きく変更することなく行な
う事が可能である。
【００２３】なお上記第１，第２の実施の形態において
はシリコン膜として多結晶シリコン膜を用いた場合につ
いて説明したが、アモルファスシリコン膜を用いてもよ
い。また高融点金属シリサイド膜としてタングステンシ
リサイド膜を用いたが、モリブデンやチタンのシリサイ
ド膜を用いても同様な効果を得ることが出来る。
はシリコン膜として多結晶シリコン膜を用いた場合につ
いて説明したが、アモルファスシリコン膜を用いてもよ
い。また高融点金属シリサイド膜としてタングステンシ
リサイド膜を用いたが、モリブデンやチタンのシリサイ
ド膜を用いても同様な効果を得ることが出来る。
【００２４】
【発明の効果】以上説明したように本発明は、シリコン
膜と高融点金属シリサイド膜からなる配線、またはゲー
ト電極を有する半導体装置の配線の上面及び側面、また
はゲート電極の上面を保護膜としてのシリコン膜で覆う
ことにより、ブランソン洗浄処理によっても高融点金属
シリサイド膜の膜減りが生じないため、低抵抗の配線ま
たはゲート電極を有する半導体装置が得られるという効
果がある。
膜と高融点金属シリサイド膜からなる配線、またはゲー
ト電極を有する半導体装置の配線の上面及び側面、また
はゲート電極の上面を保護膜としてのシリコン膜で覆う
ことにより、ブランソン洗浄処理によっても高融点金属
シリサイド膜の膜減りが生じないため、低抵抗の配線ま
たはゲート電極を有する半導体装置が得られるという効
果がある。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図２】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図３】従来例を説明する為の半導体チップの断面図。
１ シリコン基板 ２ 酸化シリコン膜 ２Ａ ゲート酸化膜 ３、３Ａ 第１の多結晶シリコン膜 ４、４Ａ タングステンシリサイド膜 ５、５Ａ 第２の多結晶シリコン膜 ６ サイドウォール ７ サイドウォール（絶縁膜） １０ 配線 １１ ゲート電極
Claims (6)
- 【請求項１】 半導体基板上に絶縁膜を介して形成され
た第１のシリコン膜と高融点金属シリサイド膜からなる
２層構造の配線を有する半導体装置において、前記配線
の上面及び側面は第２のシリコン膜により覆われている
ことを特徴とする半導体装置。 - 【請求項２】 半導体基板上にゲート酸化膜を介して形
成された第１のシリコン膜と高融点金属シリサイド膜か
らなる２層構造のゲート電極と、このゲート電極の側面
に形成された絶縁膜からなるサイドウォールとを有する
半導体装置において、前記ゲート電極の上面は第２のシ
リコン膜により覆われていることを特徴とする半導体装
置。 - 【請求項３】 第１のシリコン膜は、多結晶シリコン膜
またはアモルファスシリコン膜である請求項１または請
求項２記載の半導体装置。 - 【請求項４】 第２のシリコン膜は、多結晶シリコン膜
またはアモルファスシリコン膜である請求項１または請
求項２記載の半導体装置。 - 【請求項５】 第２のシリコン膜には不純物が導入され
ている請求項１または請求項２記載の半導体装置。 - 【請求項６】 高融点金属シリサイドはタングステンシ
リサイドまたはモリブデンシリサイドまたはチタンシリ
サイドである請求項１または請求項２記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10191845A JP2000021815A (ja) | 1998-07-07 | 1998-07-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10191845A JP2000021815A (ja) | 1998-07-07 | 1998-07-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000021815A true JP2000021815A (ja) | 2000-01-21 |
Family
ID=16281477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10191845A Pending JP2000021815A (ja) | 1998-07-07 | 1998-07-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000021815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177316A (ja) * | 2007-01-18 | 2008-07-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8158516B2 (en) | 2010-03-05 | 2012-04-17 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
-
1998
- 1998-07-07 JP JP10191845A patent/JP2000021815A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177316A (ja) * | 2007-01-18 | 2008-07-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8158516B2 (en) | 2010-03-05 | 2012-04-17 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001107 |