JPH07263576A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH07263576A
JPH07263576A JP6055812A JP5581294A JPH07263576A JP H07263576 A JPH07263576 A JP H07263576A JP 6055812 A JP6055812 A JP 6055812A JP 5581294 A JP5581294 A JP 5581294A JP H07263576 A JPH07263576 A JP H07263576A
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insulating film
film
fin
conductive film
memory cell
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Hirohisa Usuami
弘久 薄網
Kazuyuki Tsukuni
和之 津国
Masayuki Kojima
雅之 児島
Kazuo Nojiri
一男 野尻
Keiji Okamoto
圭司 岡本
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Hitachi ULSI Engineering Corp
Hitachi Ltd
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Hitachi ULSI Engineering Corp
Hitachi Ltd
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    • H10B12/01—Manufacture or treatment
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    • H10B12/03—Making the capacitor or connections thereto
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】 多層フィン構造を有する情報蓄積用容量素子
の表面積を増大し、ＤＲＡＭを微細化した場合でも充分
な蓄積電荷量を確保する。 【構成】 フォトレジスト３５をマスクにしたドライエ
ッチングで２層の多結晶シリコン膜を順次エッチングし
て蓄積電極の上層のフィン１２ｂおよび下層のフィン１
２ａを形成する際、まず上層の多結晶シリコン膜をＤＲ
ＡＭのメモリセルの最小加工寸法でパターニングして上
層のフィン１２ｂを形成する。次に、上記フォトレジス
ト３５と、側壁にポリマー３６を付着させた絶縁膜３２
とをマスクにしたドライエッチングで下層のフィン１２
ａを形成することにより、上層のフィン１２ｂよりも横
方向の寸法が大きい下層のフィン１２ａを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、多層フィン（Fin)構造
の情報蓄積用容量素子（キャパシタ）を備えたＤＲＡＭ
(Dynamic Random Access Memory)を有する半導体集積回
路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上層に配置するスタック構造を採用
している。なかでも、情報蓄積用容量素子の蓄積電極を
多層フィン構造で構成したものは、その表面積を特に大
きくできることから、１６メガビット Mbit 以降の大容
量ＤＲＡＭへの適用が進められている。
【０００３】上記多層フィン構造の情報蓄積用容量素子
を有するＤＲＡＭの従来例として、例えば特開平４−５
３２６２号公報がある。この公報に記載されたＤＲＡＭ
は、情報蓄積用容量素子の蓄積電極に３層のフィンを設
けている。また、このＤＲＡＭは、蓄積電極と、これに
隣接するメモリセルの蓄積電極との間隔を下層のフィン
でより狭く、上層のフィンでより広くすることにより、
この隙間に堆積される層間絶縁膜中に「す（ボイド）」
ができるのを防止し、これによってＤＲＡＭの信頼性の
向上を図っている。
【０００４】上記３層のフィンを形成するには、層間絶
縁膜を挟んで堆積した３層の多結晶シリコン膜上にフォ
トレジストを形成してその一部に開孔を設け、この開孔
の底部に露出した最上層の多結晶シリコン膜をエッチン
グ液で等方的にエッチングして最上層のフィンを形成す
る。
【０００５】次に、上記フォトレジストをマスクにした
ドライエッチングにより、最上層のフィンと第２層目の
多結晶シリコン膜との間の層間絶縁膜に開孔を形成し、
この開孔の底部に露出した第２層目の多結晶シリコン膜
をエッチング液で等方的にエッチングして第２層目のフ
ィンを形成する。
【０００６】続いて、上記と同様の方法で第２層目のフ
ィンと最下層の多結晶シリコン膜との間の層間絶縁膜に
開孔を形成し、この開孔の底部に露出した最下層の多結
晶シリコン膜をエッチング液で等方的にエッチングして
最下層のフィンを形成する。その後、それぞれのフィン
の間に残った層間絶縁膜をエッチングで除去することに
より、３層のフィンを有する蓄積電極が形成される。
【０００７】上記の方法によれば、上層の多結晶シリコ
ン膜（フィン）は、下層の多結晶シリコン膜（フィン）
よりも長時間エッチング液に曝されるのでサイドエッチ
ング量が大きくなる。従って、隣接するメモリセルのフ
ィンとフィンとの間隔が上層のフィンになるに従って広
くなった蓄積電極が得られる。
【０００８】
【発明が解決しようとする課題】ＤＲＡＭの高集積化が
進み、素子の最小加工寸法がさらに微細化されていく
と、スタック構造の情報蓄積用容量素子の表面積をさら
に大きくする技術が要求される。前述した多層フィン構
造の情報蓄積用容量素子の場合は、フィンの層数を増や
すか、あるいはフィンを横方向に広げることがその表面
積を増やす有効な手段となる。
【０００９】しかし、フィンの層数を増やすと、情報蓄
積用容量素子を形成するための工程数が増えるのみなら
ず、フィンの有る箇所と無い箇所との段差が大きくな
り、情報蓄積用容量素子の上層に形成される配線の加工
が困難になる。
【００１０】また、フィンを横方向に広げることにも限
界がある。すなわち、多層フィンを有する蓄積電極は、
前述したように、多結晶シリコン膜上のフォトレジスト
（または層間絶縁膜）に開孔を形成し、この開孔の底部
に露出した多結晶シリコン膜をウェットエッチングして
形成するが、この開孔の径はＤＲＡＭのデザインルー
ル、すなわち素子の最小加工寸法以下に小さくすること
はできないので、隣接するメモリセルのフィンとの間隔
をこの最小加工寸法以下に縮小することはできない。
【００１１】さらに、上記したフィンの形成方法では、
多結晶シリコン膜をエッチングしてフィンを形成する
際、ドライエッチングに比べてエッチングの制御性が低
いウェットエッチングを利用しているため、高い寸法精
度でフィンを形成することが困難である。
【００１２】本発明の目的は、多層フィン構造を有する
情報蓄積用容量素子の表面積を増やし、ＤＲＡＭを微細
化した場合でも充分な蓄積電荷量を確保することのでき
る技術を提供することにある。
【００１３】本発明の他の目的は、上記目的を達成する
と共に、多層フィン構造を有する情報蓄積用容量素子を
高い寸法精度で形成することのできる技術を提供するこ
とにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】(1) 本発明の半導体集積回路装置は、多層
フィンを有する蓄積電極と、前記蓄積電極の表面を覆う
誘電体膜と、前記誘電体膜を介して前記蓄積電極の上に
形成されたプレート電極とで構成される情報蓄積用容量
素子を、メモリセル選択用ＭＩＳＦＥＴの上層に配置し
たＤＲＡＭを有し、前記蓄積電極のフィンと、隣接する
メモリセルの蓄積電極のフィンとの間隔を、最上層のフ
ィンでは素子の最小加工寸法にほぼ等しく、前記最上層
のフィンよりも下層のフィンでは前記最小加工寸法より
も小さくしたものである。
【００１７】(2) 本発明の半導体集積回路装置の製造方
法は、多層フィンを有する蓄積電極と、前記蓄積電極の
表面を覆う誘電体膜と、前記誘電体膜を介して前記蓄積
電極の上に形成されたプレート電極とで構成される情報
蓄積用容量素子を、メモリセル選択用ＭＩＳＦＥＴの上
層に配置したＤＲＡＭを有する半導体集積回路装置の製
造方法であって、下記の工程 (a)〜(h) を含むものであ
る。
【００１８】(a) メモリセル選択用ＭＩＳＦＥＴの上層
に第１の絶縁膜を堆積した後、前記第１の絶縁膜をエッ
チングして、前記メモリセル選択用ＭＩＳＦＥＴの一方
の半導体領域に達する第１の接続孔を形成する工程、
(b) 前記第１の絶縁膜の上に第１の導電膜を堆積し、前
記第１の接続孔を通じて前記第１の導電膜と前記メモリ
セル選択用ＭＩＳＦＥＴの一方の半導体領域とを電気的
に接続する工程、(c) 前記第１の導電膜の上に第２の絶
縁膜を堆積した後、前記第２の絶縁膜をエッチングし
て、前記第１の導電膜に達する第２の接続孔を形成する
工程、(d) 前記第２の絶縁膜の上に第２の導電膜を堆積
し、前記第２の接続孔を通じて前記第２の導電膜と前記
第１の導電膜とを電気的に接続する工程、(e) 前記第２
の導電膜の上に形成したフォトレジストをマスクにし
て、前記第２の導電膜を素子の最小加工寸法でパターニ
ングすることにより、上層のフィンを形成する工程、
(f) 前記フォトレジストをマスクにして、前記上層のフ
ィンの下に形成された前記第２の絶縁膜をパターニング
すると共に、パターニングされた前記第２の絶縁膜の側
壁に絶縁膜を付着させる工程、(g) 前記フォトレジスト
と、前記第２の絶縁膜の側壁に付着した前記ポリマーと
をマスクにして、前記第２の絶縁膜の下に形成された前
記第１の導電膜をパターニングすることにより、下層の
フィンを形成する工程、(h) 前記上層のフィンと前記下
層のフィンとの間に残った前記第２の絶縁膜、および前
記下層のフィンの下の前記第１の絶縁膜をエッチングで
除去することにより、前記上層のフィンと前記下層のフ
ィンとを有する情報蓄積用容量素子の蓄積電極を形成す
る工程。
【００１９】(3) 本発明の半導体集積回路装置の製造方
法は、多層フィンを有する蓄積電極と、前記蓄積電極の
表面を覆う誘電体膜と、前記誘電体膜を介して前記蓄積
電極の上に形成されたプレート電極とで構成される情報
蓄積用容量素子を、メモリセル選択用ＭＩＳＦＥＴの上
層に配置したＤＲＡＭを有する半導体集積回路装置の製
造方法であって、下記の工程 (a)〜(h) を含むものであ
る。
【００２０】(a) メモリセル選択用ＭＩＳＦＥＴの上層
に第１の絶縁膜を堆積した後、前記第１の絶縁膜をエッ
チングして、前記メモリセル選択用ＭＩＳＦＥＴの一方
の半導体領域に達する第１の接続孔を形成する工程、
(b) 前記第１の絶縁膜の上に第１の導電膜を堆積し、前
記第１の接続孔を通じて前記第１の導電膜と前記メモリ
セル選択用ＭＩＳＦＥＴの一方の半導体領域とを電気的
に接続する工程、(c) 前記第１の導電膜の上に第２の絶
縁膜を堆積した後、前記第２の絶縁膜をエッチングし
て、前記第１の導電膜に達する第２の接続孔を形成する
工程、(d) 前記第２の絶縁膜の上に第２の導電膜を堆積
し、前記第２の接続孔を通じて前記第２の導電膜と前記
第１の導電膜とを電気的に接続する工程、(e) 前記第２
の導電膜の上に形成したフォトレジストをマスクにし
て、前記第２の導電膜および前記第２の絶縁膜を素子の
最小加工寸法でパターニングすることにより、上層のフ
ィンを形成する工程、(f) 前記フォトレジストの上に第
３の絶縁膜を堆積した後、前記第３の絶縁膜を異方的に
エッチングして、前記フォトレジスト、前記上層のフィ
ンおよび前記上層の絶縁膜のそれぞれの側壁に前記第３
の絶縁膜を残す工程、(g) 前記フォトレジストと、前記
フォトレジスト、前記上層のフィンおよび前記第２の絶
縁膜のそれぞれの側壁に残った前記第３の絶縁膜とをマ
スクにして、前記第２の絶縁膜の下に形成された前記第
１の導電膜をパターニングすることにより、下層のフィ
ンを形成する工程、(h) 前記上層のフィンと前記下層の
フィンとの間に残った前記第２の絶縁膜、および前記下
層のフィンの下の前記第１の絶縁膜をエッチングで除去
することにより、前記上層のフィンと前記下層のフィン
とを有する情報蓄積用容量素子の蓄積電極を形成する工
程。
【００２１】(4) 本発明の半導体集積回路装置の製造方
法は、多層フィンを有する蓄積電極と、前記蓄積電極の
表面を覆う誘電体膜と、前記誘電体膜を介して前記蓄積
電極の上に形成されたプレート電極とで構成される情報
蓄積用容量素子を、メモリセル選択用ＭＩＳＦＥＴの上
層に配置したＤＲＡＭを有する半導体集積回路装置の製
造方法であって、下記の工程 (a)〜(e) を含むものであ
る。
【００２２】(a) メモリセル選択用ＭＩＳＦＥＴの上層
に第１の絶縁膜、第１の導電膜および第２の絶縁膜を順
次堆積した後、前記第２の絶縁膜、第１の導電膜および
第１の絶縁膜をエッチングして、前記メモリセル選択用
ＭＩＳＦＥＴの一方の半導体領域に達する接続孔を形成
する工程、(b) 前記第２の絶縁膜の上に第２の導電膜を
堆積し、前記接続孔を通じて前記第２の導電膜と前記メ
モリセル選択用ＭＩＳＦＥＴの一方の半導体領域とを電
気的に接続する工程、(c) 前記第２の導電膜の上に形成
したフォトレジストをマスクにして、前記第２の導電膜
を素子の最小加工寸法でパターニングすることにより、
上層のフィンを形成する工程、(d) 前記上層のフィンの
下の前記第２の絶縁膜をエッチングで除去した後、前記
フォトレジストの上に第３の絶縁膜を堆積し、次いで、
前記第３の絶縁膜をエッチングして、前記フォトレジス
トおよび前記上層のフィンのそれぞれの側壁に前記第３
の絶縁膜を残す工程、(e) 前記フォトレジストと、前記
フォトレジストおよび前記上層のフィンのそれぞれの側
壁に残った前記第３の絶縁膜とをマスクにして、前記第
１の導電膜をパターニングすることにより、下層のフィ
ンを形成する工程。
【００２３】(5) 本発明の半導体集積回路装置の製造方
法は、多層フィンを有する蓄積電極と、前記蓄積電極の
表面を覆う誘電体膜と、前記誘電体膜を介して前記蓄積
電極の上に形成されたプレート電極とで構成される情報
蓄積用容量素子を、メモリセル選択用ＭＩＳＦＥＴの上
層に配置したＤＲＡＭを有する半導体集積回路装置の製
造方法であって、下記の工程 (a)〜(h) を含むものであ
る。
【００２４】(a) メモリセル選択用ＭＩＳＦＥＴの上層
に第１の絶縁膜を堆積した後、前記第１の絶縁膜をエッ
チングして、前記メモリセル選択用ＭＩＳＦＥＴの一方
の半導体領域に達する第１の接続孔を形成する工程、
(b) 前記第１の絶縁膜の上に第１の導電膜を堆積し、前
記第１の接続孔を通じて前記第１の導電膜と前記メモリ
セル選択用ＭＩＳＦＥＴの一方の半導体領域とを電気的
に接続する工程、(c) 前記第１の導電膜の上に第２の絶
縁膜を堆積した後、前記第２の絶縁膜をエッチングし
て、前記第１の導電膜に達する第２の接続孔を形成する
工程、(d) 前記第２の絶縁膜の上に第２の導電膜を堆積
し、前記第２の接続孔を通じて前記第２の導電膜と前記
第１の導電膜とを電気的に接続する工程、(e) 前記第２
の導電膜の上に形成したフォトレジストをマスクにし
て、前記第２の導電膜を素子の最小加工寸法で、かつそ
の側壁がテーパ状となるようにパターニングすることに
より、上層のフィンを形成する工程、(f) 前記フォトレ
ジストおよび前記上層のフィンをマスクにして、前記上
層のフィンの下に形成された前記第２の絶縁膜をその側
壁がテーパ状となるようにパターニングする工程、(g)
前記フォトレジストと前記第２の絶縁膜とをマスクにし
て、前記第２の絶縁膜の下に形成された前記第１の導電
膜をパターニングすることにより、下層のフィンを形成
する工程、(h) 前記上層のフィンと前記下層のフィンと
の間に残った前記第２の絶縁膜、および前記下層のフィ
ンの下の前記第１の絶縁膜をエッチングで除去すること
により、前記上層のフィンと前記下層のフィンとを有す
る情報蓄積用容量素子の蓄積電極を形成する工程。
【００２５】
【作用】上記した手段によれば、蓄積電極の下層のフィ
ンは、フォトレジストおよびポリマー（または絶縁膜）
をマスクにしたエッチングで形成されるので、フォトレ
ジストのみをマスクにして形成される上層のフィンに比
べて横方向の寸法が大きくなる。そして、隣り合ったメ
モリセルの上層のフィン同士の間隔がこのＤＲＡＭのメ
モリセルの最小加工寸法とほぼ同一であることから、隣
り合ったメモリセルの下層のフィン同士の間隔は、この
最小加工寸法よりもさらに小さいものとなる。
【００２６】また、上記した手段によれば、多結晶シリ
コン膜をドライエッチングでパターニングして蓄積電極
のフィンを形成するので、ウェットエッチングで多結晶
シリコン膜をパターニングしてフィンを形成する場合に
比べて、高い寸法精度でフィンを形成することができ
る。
【００２７】また、上記した手段によれば、下層のフィ
ンとその下層のメモリセル選択用ＭＩＳＦＥＴとの間に
フッ酸系のエッチング液によってエッチングされにくい
絶縁膜を設けることにより、蓄積電極の形成工程で使用
するエッチング液によって半導体基板の表面が削れたり
する不具合を防止することができる。
【００２８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００２９】（実施例１）図１は本発明の一実施例であ
るＤＲＡＭのメモリセル（約２個分）を示す半導体基板
の要部断面図、図２は図１に示すメモリセルの各導電層
を示す平面図である。なお、図１は図２のＩ−I'線方向
に沿った断面図である。
【００３０】ｐ- 型の単結晶シリコンからなる半導体基
板１の主面には、ｐ型ウエル２が形成されており、この
ｐ型ウエル２の非活性領域の主面には、酸化シリコンか
らなる素子分離用のフィールド絶縁膜３が形成されてい
る。また、このフィールド絶縁膜３の下部を含むｐ型ウ
エル２内には、ｐ型のチャネルストッパ領域４が形成さ
れている。
【００３１】ＤＲＡＭのメモリセルは、上記フィールド
絶縁膜３で囲まれたｐ型ウエル２の活性領域の主面上に
形成されている。このメモリセルは、ｎチャネル型で構
成されたメモリセル選択用ＭＩＳＦＥＴＱt と、このメ
モリセル選択用ＭＩＳＦＥＴＱt の上部に配置された情
報蓄積用容量素子（キャパシタ）Ｃとで構成されてい
る。
【００３２】上記メモリセル選択用ＭＩＳＦＥＴＱt
は、ゲート絶縁膜５、ゲート電極６および一対のｎ型半
導体領域７，７（ソース領域、ドレイン領域）で構成さ
れている。ゲート電極６は、第１層目の多結晶シリコン
膜で構成され、ワード線ＷＬを兼ねている。ゲート電極
６（およびワード線ＷＬ）を構成する多結晶シリコン膜
には、その抵抗値を低減するためにｎ型の不純物（例え
ばＰ）が導入されている。なお、ゲート電極６（および
ワード線ＷＬ）は、多結晶シリコン膜の上にＷＳｉX 、
ＭｏＳｉX 、ＴｉＳｉX 、ＴａＳｉX などの高融点金属
シリサイド膜を積層したポリサイド膜で構成してもよ
い。
【００３３】上記ゲート電極６のゲート長方向の側壁に
は、サイドウォールスペーサ８が形成されている。ま
た、ゲート電極６の上には絶縁膜９が形成されている。
サイドウォールスペーサ８および絶縁膜９の上には絶縁
膜１０が形成されており、この絶縁膜１０の上にはさら
に絶縁膜３８が形成されている。サイドウォールスペー
サ８、絶縁膜９および絶縁膜１０はいずれも酸化シリコ
ンからなる。また、絶縁膜３８は窒化シリコンからな
り、後述する蓄積電極を形成する工程で使用するエッチ
ング液からメモリセル選択用ＭＩＳＦＥＴＱt を保護す
るための耐エッチング膜として機能する。
【００３４】上記絶縁膜３８の上には、情報蓄積用容量
素子Ｃの蓄積電極１１が形成されている。この蓄積電極
１１は、メモリセル選択用ＭＩＳＦＥＴＱt のゲート電
極６を覆うように延在する第１層目（下層）のフィン１
２ａと、このフィン１２ａの上に形成され、このフィン
１２ａを覆うように延在する第２層目（上層）のフィン
１２ｂとを有している。下層のフィン１２ａは第２層目
の多結晶シリコン膜で構成され、上層のフィン１２ｂは
第３層目の多結晶シリコン膜で構成されている。これら
の多結晶シリコン膜には、その抵抗値を低減するために
ｎ型の不純物（例えばＰ）が導入されている。
【００３５】蓄積電極１１の一部を構成する上記２層の
フィン１２ａ，１２ｂのうち、下層のフィン１２ａは、
絶縁膜３８、絶縁膜１０および絶縁膜（ゲート絶縁膜５
と同一工程で形成された絶縁膜）に開孔された接続孔１
３を通じて、メモリセル選択用ＭＩＳＦＥＴＱt の一方
の半導体領域７に接続されている。図示されているよう
に、このフィン１２ａは、横方向の寸法が上層のフィン
１２ｂのそれに比べて大きい。すなわち、この蓄積電極
１１は、隣接するメモリセルの蓄積電極１１との間隔
が、下層のフィン１２ａで狭く、上層のフィン１２ｂで
広くなるように形成されている。
【００３６】また、図３に示すように、上記蓄積電極１
１は、上層のフィン１２ｂと、ワード線ＷＬの延在方向
に沿って隣接するメモリセルの蓄積電極１１の上層のフ
ィン１２ｂとの間隔（Ｌ）がこのＤＲＡＭのメモリセル
の最小加工寸法とほぼ一致するように形成されている。
前記のように、下層のフィン１２ａは、横方向の寸法が
上層のフィン１２ｂに比べて大きいので、この蓄積電極
１１の下層のフィン１２ａとこれに隣接する蓄積電極１
１の下層のフィン１２ａとの間隔（Ｌ')は、この最小加
工寸法よりも小さい。
【００３７】このように、本実施例のＤＲＡＭは、蓄積
電極１１の下層のフィン１２ａの横方向の寸法を上層の
フィン１２ｂのそれよりも大きくし、このフィン１２ａ
と、隣接する蓄積電極１１の下層のフィン１２ａとの間
隔をこのＤＲＡＭのメモリセルの最小加工寸法以下とし
ている。この構成により、下層のフィン１２ａの横方向
の寸法を大きくした分、蓄積電極１１の表面積が増加す
るので、情報蓄積用容量素子Ｃの蓄積電荷量（Ｃs)を増
やすことができる。
【００３８】上記蓄積電極１１の上には、誘電体膜１４
を挟んで情報蓄積用容量素子Ｃのプレート電極１５が形
成されている。誘電体膜１４は窒化シリコン膜で構成さ
れており、プレート電極１５は、第４層目の多結晶シリ
コン膜で構成されている。この多結晶シリコン膜には、
その抵抗値を低減するためにｎ型の不純物（例えばＰ）
が導入されている。
【００３９】上記情報蓄積用容量素子Ｃの上層には、酸
化シリコンからなる絶縁膜１６およびその上に形成され
たＢＰＳＧ(Boro-Phospho Silicate Glass) からなる層
間絶縁膜１７を介して、ビット線ＢＬを構成する第１層
配線１８が形成されている。この第１層配線１８は、Ｗ
層１８ａ（上層）／ＴｉＮ層１８ｂ（中間層）／Ｔｉ層
１８ｃ（下層）の積層膜からなり、層間絶縁膜１７およ
び絶縁膜１６に開孔した接続孔１９を通じて、メモリセ
ル選択用ＭＩＳＦＥＴＱt の一方のｎ型半導体領域７に
接続されている。なお、この接続孔１９はそのアスペク
ト比（孔の高さ／孔の径）が大きいので、その内部に多
結晶シリコン膜２０を埋め込んで第１層配線１８とｎ型
半導体領域７との接続信頼性を向上させている。
【００４０】上記第１層配線１８（ビット線ＢＬ）の上
層には、層間絶縁膜２１を介して第２層配線２２が形成
されている。層間絶縁膜２１は、酸化シリコン、スピン
オングラスおよび酸化シリコンの積層膜からなる。第２
層配線２２は、メインワード線を構成し、ＴｉＮ層２２
ａ（上層）／Ａｌ層２２ｂ（中間層）／Ｔｉ層２２ｃ
（下層）の積層膜からなる。
【００４１】上記第２層配線２２の上層には、層間絶縁
膜２３を介して第３層配線２４が形成されている。層間
絶縁膜２３は、酸化シリコン、スピンオングラスおよび
酸化シリコンの積層膜からなる。第３層配線２４は、カ
ラムセレクト線を構成し、下層のＴｉ層２４ｄ、その上
のＴｉＮ層２４ｃ、さらにその上のＡｌ層２４ｂ、最上
層のＴｉＮ層２４ａの積層膜からなる。この第３層配線
２４の上、すなわち半導体基板１の最上層には、酸化シ
リコンと窒化シリコン膜との積層膜からなるパッシベー
ション膜２５が形成されている。
【００４２】次に、上記のように構成された本実施例の
ＤＲＡＭのメモリセルの製造方法の一例を図４〜図２４
を用いて説明する。
【００４３】まず、図４に示すように、半導体基板１の
主面に周知の方法でｐ型ウエル２、フィールド絶縁膜３
およびゲート絶縁膜５を順次形成した後、ｐ型ウエル２
にｐ型不純物（例えばホウ素）をイオン注入し、これを
引延し拡散してｐ型のチャネルストッパ領域４を形成す
る。
【００４４】次に、半導体基板１上にＣＶＤ法で第１層
目の多結晶シリコン膜（膜厚１５０〜２５０nm）と酸化
シリコン膜（膜厚２００〜３００nm）とを順次堆積し、
フォトレジストをマスクにしたドライエッチングでこれ
らの膜をパターニングすることにより、図５および図６
に示すように、上記第１層目の多結晶シリコン膜でメモ
リセル選択用ＭＩＳＦＥＴＱｔのゲート電極６（および
ワード線ＷＬ）を形成する。
【００４５】次に、図７に示すように、ｐ型ウエル２に
２〜５×１０13/cm2のｎ型不純物（例えばリン）をイオ
ン注入してメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半
導体領域７，７（ソース領域、ドレイン領域）を形成し
た後、半導体基板１上にＣＶＤ法で堆積した酸化シリコ
ン膜（膜厚１００〜２００nm）をＲＩＥ(Reactive Ion
Etching)法で異方的にエッチングしてゲート電極６のゲ
ート長方向の側壁にサイドウォールスペーサ８を形成す
る。
【００４６】次に、半導体基板１上にＣＶＤ法で酸化シ
リコンからなる絶縁膜１０（膜厚５０nm）、窒化シリコ
ンからなる絶縁膜３８（膜厚５０nm）、酸化シリコンか
らなる絶縁膜３０（膜厚５０〜１００nm）を順次堆積し
た後、フォトレジストをマスクにしてこれらの絶縁膜１
０，３８，３０および絶縁膜（ゲート絶縁膜５と同一工
程で形成された絶縁膜）をドライエッチングし、図８お
よび図９に示すように、メモリセル選択用ＭＩＳＦＥＴ
Ｑt の一方の半導体領域７に達する接続孔１３を形成す
る。
【００４７】次に、図１０に示すように、上記接続孔１
３の内部を含む半導体基板１の全面にＣＶＤ法で第２層
目の多結晶シリコン膜３１（膜厚１００〜２００nm）を
堆積する。この多結晶シリコン膜３１は、情報蓄積用容
量素子Ｃの蓄積電極１１の一部を構成するもので、２〜
３×１０20/cm3のｎ型不純物（例えばリン）が導入さ
れ、上記接続孔１３を通じてメモリセル選択用ＭＩＳＦ
ＥＴＱt の一方の半導体領域７に接続される。
【００４８】次に、図１１に示すように、半導体基板１
の全面にＣＶＤ法で酸化シリコンからなる絶縁膜３２
（膜厚１００nm）を堆積し、フォトレジストをマスクに
したドライエッチングでこの絶縁膜３２の一部に接続孔
３３を形成した後、半導体基板１の全面にＣＶＤ法で第
３層目の多結晶シリコン膜３４（膜厚５０〜１００nm）
を堆積する。この多結晶シリコン膜３４は、情報蓄積用
容量素子Ｃの蓄積電極１１の他の一部を構成するもの
で、２〜３×１０20/cm3のｎ型不純物（例えばリン）が
導入され、上記接続孔３３を通じて第２層目の多結晶シ
リコン膜３１に接続される。
【００４９】次に、図１２および図１３に示すように、
フォトレジスト３５をマスクにしたドライエッチングで
上記第３層目の多結晶シリコン膜３４をパターニングし
て上層のフィン１２ｂを形成する。このとき、このＤＲ
ＡＭのメモリセルの最小加工寸法（例えば0.５μｍ）で
多結晶シリコン膜３１をパターニングすることにより、
ワード線ＷＬの延在方向に沿って互いに隣接するメモリ
セルのフィン１２ｂ，１２ｂの間隔がこの最小加工寸法
とほぼ同一となる。
【００５０】次に、図１４に示すように、上記フォトレ
ジスト３５をマスクにしたドライエッチングでフィン１
２ｂの下層の絶縁膜３２をパターニングする。このドラ
イエッチングは、パターニングされた絶縁膜３２の側壁
の全周にポリマー３６が付着するようなエッチング条件
を選んで行う。
【００５１】絶縁膜３２の側壁にポリマー３６を付着さ
せるには、例えば半導体基板１の温度を０℃以下（０℃
〜−５０℃程度）に下げてドライエッチングを行う。ま
た、このとき使用するプロセスガスのガス比を最適化す
ることによってポリマー３６の付着量を制御することも
できる。例えばＣＨＦ3 ＋ＣＦ4 系のプロセスガスを使
用する場合は、通常のドライエッチングに比べてＣＨＦ
3 の割合を多くすることにより、ポリマー３６の付着量
を増やすことができる。
【００５２】特に限定はされないが、本実施例では、以
下のエッチング条件で絶縁膜３２をパターニングして絶
縁膜３２の側壁にポリマー３６を付着させた。
【００５３】プロセスガス： ＣＨＦ3 ＋ＣＦ4 ＋Ａｒ ガス流量： ＣＨＦ3 ＝１０ml/min、ＣＦ4 ＝１０ml/m
in、Ａｒ＝１００ml/min ステージ温度： −３０℃ 処理圧力： ２５０ mTorr ＲＦパワー： ６０Ｗ このとき、付着したポリマー３６の幅（横方向の膜厚）
は、最大で0.１μｍ程度、最小で0.０５μｍ程度（平均
値＝0.０８μｍ）であった。
【００５４】次に、図１５および図１６に示すように、
上記フォトレジスト３５およびポリマー３６をマスクに
したドライエッチングで上記絶縁膜３２の下層の多結晶
シリコン膜３１をパターニングして下層のフィン１２ａ
を形成する。
【００５５】下層のフィン１２ａは、フォトレジスト３
５およびポリマー３６をマスクにしたエッチングで形成
されるので、フォトレジスト３５のみをマスクにして形
成された上層のフィン１２ｂに比べて横方向の寸法が大
きくなる。絶縁膜３２の側壁にはその全周にわたってポ
リマー３６が付着しているので、具体的には、下層のフ
ィン１２ａの横方向の寸法は、上層のフィン１２ｂのそ
れに比べてポリマー３６の幅の約２倍に相当する量だけ
大きくなる。そして、隣り合ったメモリセルの上層のフ
ィン１２ｂ同士の間隔がこのＤＲＡＭの最小加工寸法と
ほぼ同一であることから、隣り合ったメモリセルの下層
のフィン１２ａ，１２ａ同士の間隔は、この最小加工寸
法よりもさらに小さいものとなる。
【００５６】また、本実施例では、多結晶シリコン膜
（３１，３４）をドライエッチングでパターニングして
フィン１２ａ，１２ｂを形成するので、ウェットエッチ
ングで多結晶シリコン膜をパターニングする場合に比べ
て高い寸法精度でフィン１２ａ，１２ｂを形成すること
ができる。
【００５７】次に、上記フォトレジスト３５をアッシン
グで除去した後、上層のフィン１２ｂと下層のフィン１
２ａとの間に残った絶縁膜３２、および下層のフィン１
２ａの下の絶縁膜３０をフッ酸系のエッチング液を用い
たウェットエッチングで同時に除去することにより、図
１７に示すような２層フィン構造の蓄積電極１１を形成
する。
【００５８】本実施例では、上記絶縁膜３０の下にフッ
酸系のエッチング液によってエッチングされにくい窒化
シリコンの絶縁膜３８が設けてあるので、このエッチン
グ液によって酸化シリコンの絶縁膜１０などがエッチン
グされて半導体基板１の表面が削れたりする不具合を確
実に防止することができる。
【００５９】次に、図１８に示すように、蓄積電極１１
の表面に１０nm程度以下の薄い窒化シリコン膜をＣＶＤ
法で堆積して誘電体膜１４を形成した後、図１９に示す
ように、半導体基板１の全面にＣＶＤ法で第４層目の多
結晶シリコン膜３７（膜厚５０〜１００nm）を堆積す
る。この多結晶シリコン膜３７に導入するｎ型不純物
（例えばリン）の濃度は、５×１０20/cm3である。
【００６０】次に、図２０に示すように、フォトレジス
トをマスクにしたドライエッチングで上記多結晶シリコ
ン膜３７をパターニングして情報蓄積用容量素子Ｃのプ
レート電極１５を形成した後、半導体基板１の全面にＣ
ＶＤ法で絶縁膜１６（例えば膜厚１００〜２００nmの酸
化シリコン膜）および層間絶縁膜１７（例えば膜厚５０
０〜６００nmのＢＰＳＧ膜）を順次堆積し、次いでこの
層間絶縁膜１７を９００〜９５０℃で熱処理してその表
面を平坦化する。
【００６１】次に、図２１に示すように、フォトレジス
トをマスクにして層間絶縁膜１７、絶縁膜１６、絶縁膜
３８および絶縁膜（ゲート絶縁膜５と同一工程で形成さ
れた絶縁膜）をドライエッチングし、メモリセル選択用
ＭＩＳＦＥＴＱt の一方の半導体領域７に達する接続孔
１９を形成する。続いて、接続孔１９の内部を含む半導
体基板１の全面にＣＶＤ法で第５層目の多結晶シリコン
膜２０（膜厚４００〜５００nm）を堆積した後、この多
結晶シリコン膜２０をエッチバックして層間絶縁膜１７
上の多結晶シリコン膜２０を除去し、接続孔１９の内部
にこの多結晶シリコン膜２０を残す。この多結晶シリコ
ン膜２０に導入するｎ型不純物（例えばリン）の濃度
は、２〜３×１０20/cm3である。
【００６２】次に、図２２および図２３に示すように、
半導体基板１の全面にスパッタ法でＴｉ膜（膜厚１０〜
２０nm）、ＴｉＮ膜（膜厚１００〜１５０nm）を堆積
し、次いでこのＴｉＮ膜の上にＣＶＤ法でＷ膜（膜厚２
００〜３００nm）を堆積した後、フォトレジストをマス
クにしたドライエッチングでこれらの膜をパターニング
し、層間絶縁膜１７上に第１層配線１８（ビット線Ｂ
Ｌ）を形成する。なお、図２３には、プレート電極１５
の図示を省略してある。
【００６３】次に、図２４に示すように、半導体基板１
の全面に酸化シリコン膜（膜厚４００〜５００nm）、ス
ピンオングラス膜および酸化シリコン膜（膜厚４００〜
５００nm）を順次堆積し、これらの積層膜からなる層間
絶縁膜２１を形成する。酸化シリコン膜はＣＶＤ法で堆
積し、スピンオングラス膜はスピン塗布法で堆積する。
続いて、半導体基板１の全面にスパッタ法でＴｉ膜（膜
厚１０〜２０nm）、Ａｌ膜（膜厚４００〜５００nm）お
よびＴｉＮ膜（膜厚５０〜１００nm）を順次堆積した
後、フォトレジストをマスクにしたドライエッチングで
これらの膜をパターニングし、層間絶縁膜２１上に第２
層配線２２を形成する。この第２層配線２２は、ワード
線ＷＬに接続されたメインワード線を構成する。
【００６４】次に、図２５に示すように、半導体基板１
の全面に酸化シリコン膜（膜厚５００〜６００nm）、ス
ピンオングラス膜および酸化シリコン膜（膜厚５００〜
６００nm）を順次堆積し、これらの積層膜からなる層間
絶縁膜２３を形成する。続いて、半導体基板１の全面に
スパッタ法でＴｉ膜（膜厚１０〜２０nm）、ＴｉＮ膜
（膜厚１００〜１５０nm）、Ａｌ膜（膜厚６００〜８０
０nm）およびＴｉＮ膜（膜厚５０〜１００nm）を順次堆
積した後、フォトレジストをマスクにしたドライエッチ
ングでこれらの膜をパターニングして層間絶縁膜２３上
に第３層配線２４を形成する。この第３層配線２４は、
カラムセレクト線を構成し、ビット線ＢＬ４本に対して
１本の割合で設けられる。
【００６５】その後、半導体基板１の最上層にＣＶＤ法
で酸化シリコンと窒化シリコン膜とを順次堆積し、これ
らの積層膜でパッシベーション膜２５を形成することに
より、前記図１に示す本実施例のＤＲＡＭのメモリセル
が完成する。
【００６６】このように、本実施例のＤＲＡＭのメモリ
セルは、蓄積電極１１の下層のフィン１２ａの横方向の
寸法を上層のフィン１２ｂのそれよりも大きくし、この
フィン１２ａと、隣接する蓄積電極１１の下層のフィン
１２ａとの間隔をこのＤＲＡＭのメモリセルの最小加工
寸法以下とするので、下層のフィン１２ａの横方向の寸
法を大きくした分、蓄積電極１１の表面積が増加し、情
報蓄積用容量素子Ｃの蓄積電荷量（Ｃs)を増やすことが
できる。
【００６７】また、本実施例のＤＲＡＭのメモリセル
は、蓄積電極１１のフィン１２ａ，１２ｂをドライエッ
チングで形成するので、フィン１２ａ，１２ｂの寸法精
度を向上させることができる。
【００６８】（実施例２）以下、前記実施例１の蓄積電
極１１の他の製造方法を図２６〜図３１を用いて説明す
る。
【００６９】まず、図２６に示すように、フォトレジス
ト３５をマスクにしたドライエッチングで第３層目の多
結晶シリコン膜（３４）をパターニングすることによ
り、蓄積電極１１の上層のフィン１２ｂを形成する。こ
こまでの工程は、前記実施例１の製造方法と同じであ
り、隣り合ったメモリセルのフィン１２ｂ，１２ｂ同士
の間隔は、このＤＲＡＭのメモリセルの最小加工寸法と
ほぼ同一となる。
【００７０】次に、図２７に示すように、上記フォトレ
ジスト３５をマスクにしたドライエッチングでフィン１
２ｂの下層の絶縁膜３２をパターニングする。このドラ
イエッチングは、パターニングされた絶縁膜３２の側壁
にポリマーが付着しない通常のエッチング条件で行う。
【００７１】次に、図２８に示すように、上記フォトレ
ジスト３５の表面を含む半導体基板１の全面に１００〜
２００nm程度の膜厚でポリマー３６を堆積する。このポ
リマー３６は、フォトレジスト３５が熱で変質しないよ
うな低温で堆積する。なお、このポリマー３６に代え
て、窒化シリコン膜や酸化シリコン膜などの絶縁膜を低
温で堆積してもよい。
【００７２】特に限定はされないが、本実施例では、Ｅ
ＣＲ(Electron Cyclotron Resonance)方式のドライエッ
チング装置を使用し、以下のエッチング条件でポリマー
３６を堆積した。
【００７３】 プロセスガス： Ｃ2 Ｆ6 （ガス流量＝１００ml/min） ステージ温度： −４０℃ 処理圧力： ５ mTorr ＲＦパワー： ０Ｗ マイクロ波： ３００ mＡ 次に、図２９に示すように、上記ポリマー３６をエッチ
バックして、フォトレジスト３５、フィン１２ｂおよび
絶縁膜３２のそれぞれの側壁にポリマー３６を残し、続
いて、図３０に示すように、フォトレジスト３５および
ポリマー３６をマスクにしたドライエッチングで絶縁膜
３２の下層の多結晶シリコン膜３１をパターニングする
ことにより、下層のフィン１２ａを形成する。
【００７４】上記下層のフィン１２ａは、フォトレジス
ト３５およびポリマー３６をマスクにしたエッチングで
形成されるので、前記実施例１と同様、フォトレジスト
３５のみをマスクにして形成された上層のフィン１２ｂ
に比べて横方向の寸法が大きくなる。そして、隣り合っ
たメモリセルの上層のフィン１２ｂ同士の間隔がこのＤ
ＲＡＭの最小加工寸法とほぼ同一であることから、隣り
合ったメモリセルの下層のフィン１２ａ，１２ａ同士の
間隔は、この最小加工寸法よりもさらに小さいものとな
る。
【００７５】次に、上記フォトレジスト３５をアッシン
グで除去した後、上層のフィン１２ｂと下層のフィン１
２ａとの間に残った絶縁膜３２、および下層のフィン１
２ａの下の絶縁膜３０をフッ酸系のエッチング液を用い
たウェットエッチングで同時に除去することにより、図
３１に示すような２層フィン構造の蓄積電極１１を形成
する。
【００７６】（実施例３）次に、本発明の他の実施例で
あるＤＲＡＭのメモリセルの製造方法を図３２〜図３７
を用いて説明する。
【００７７】まず、図３２に示すように、前記実施例
１，２と同様の方法でメモリセル選択用ＭＩＳＦＥＴＱ
ｔを形成した後、その上層にＣＶＤ法で酸化シリコンか
らなる絶縁膜１０、多結晶シリコン膜４０および酸化シ
リコンからなる絶縁膜４１を順次堆積する。
【００７８】次に、図３３に示すように、フォトレジス
トをマスクにして上記絶縁膜４１、多結晶シリコン膜４
０、絶縁膜１０および絶縁膜（ゲート絶縁膜５と同一工
程で形成された絶縁膜）をドライエッチングし、メモリ
セル選択用ＭＩＳＦＥＴＱtの一方の半導体領域７に達
する直径0.６μｍ程度の接続孔１３を形成する。絶縁膜
４１，１０のエッチングにはフルオロカーボン系のプロ
セスガスを使用し、多結晶シリコン膜４０のエッチング
には塩素系のプロセスガスを使用する。続いて、半導体
基板１の全面にＣＶＤ法で多結晶シリコン膜４２を堆積
する。この多結晶シリコン膜４２は、接続孔１３を通じ
てメモリセル選択用ＭＩＳＦＥＴＱt の一方の半導体領
域７に接続される。
【００７９】次に、図３４に示すように、フォトレジス
ト３５をマスクにしたドライエッチングで上記多結晶シ
リコン膜４２をパターニングして上層のフィン４３ｂを
形成する。このとき、このＤＲＡＭのメモリセルの最小
加工寸法で多結晶シリコン膜４２をパターニングするこ
とにより、隣り合ったメモリセルのフィン４３ｂ，４３
ｂ同士の間隔がこの最小加工寸法とほぼ同一となる。続
いて、フォトレジスト３５を残したまま、フィン４３ｂ
の下の絶縁膜４１をフッ酸系のエッチング液を用いたウ
ェットエッチングで除去する。
【００８０】次に、図３５に示すように、前記実施例２
と同様の方法で上記フォトレジスト３５の表面を含む半
導体基板１の全面にポリマー３６を堆積した後、このポ
リマー３６をエッチバックして、フォトレジスト３５お
よびフィン４３ｂのそれぞれの側壁にポリマー３６を残
す。
【００８１】次に、図３６に示すように、上記フォトレ
ジスト３５およびポリマー３６をマスクにしたドライエ
ッチングで下層の多結晶シリコン膜４０をパターニング
することにより、下層のフィン４３ａを形成する。その
後、図３７に示すように、上記フォトレジスト３５およ
びポリマー３６をアッシングで除去することにより、蓄
積電極４４が完成する。
【００８２】上記下層のフィン４３ａは、フォトレジス
ト３５およびポリマー３６をマスクにしたエッチングで
形成されるので、前記実施例１，２と同様、フォトレジ
スト３５のみをマスクにして形成された上層のフィン４
３ｂに比べて横方向の寸法が大きくなる。そして、隣り
合ったメモリセルの上層のフィン４３ｂ同士の間隔がこ
のＤＲＡＭの最小加工寸法とほぼ同一であることから、
隣り合ったメモリセルの下層のフィン４３ａ，４３ａ同
士の間隔は、この最小加工寸法よりもさらに小さいもの
となる。
【００８３】（実施例４）次に、本発明の他の実施例で
あるＤＲＡＭのメモリセルの製造方法を図３８〜図４０
を用いて説明する。
【００８４】まず、図３８に示すように、フォトレジス
ト３５をマスクにしたドライエッチングで第３層目の多
結晶シリコン膜をパターニングすることにより、蓄積電
極１１の上層のフィン１２ｂを形成する。このドライエ
ッチングは、フィン１２ｂの側壁がテーパ状となるよう
なエッチング条件で行う。フィン１２ｂの側壁をテーパ
状に加工するには、例えばエッチング装置の処理室内で
第３層目の多結晶シリコン膜をパターニングする際、プ
ロセスガスの組成を次第に変化させる。
【００８５】次に、図３９に示すように、上記フォトレ
ジスト３５およびフィン１２ｂをマスクにしたドライエ
ッチングでフィン１２ｂの下の絶縁膜３２をパターニン
グする。このドライエッチングは、前記第３層目の多結
晶シリコン膜のパターニングと同様、側壁がテーパ状と
なるようなエッチング条件で行う。
【００８６】次に、図４０に示すように、上記フォトレ
ジスト３５および絶縁膜３２をマスクにしたドライエッ
チングで下層の多結晶シリコン膜（３１）をパターニン
グすることにより、下層のフィン４３ａを形成する。こ
の下層のフィン４３ａは、フォトレジスト３５および側
壁がテーパ状となった絶縁膜３２をマスクにしたエッチ
ングで形成されるので、前記実施例１〜３と同様、フォ
トレジスト３５のみをマスクにして形成された上層のフ
ィン４３ｂに比べて横方向の寸法が大きくなる。そし
て、隣り合ったメモリセルの上層のフィン４３ｂ同士の
間隔がこのＤＲＡＭの最小加工寸法とほぼ同一であるこ
とから、隣り合ったメモリセルの下層のフィン４３ａ，
４３ａ同士の間隔は、この最小加工寸法よりもさらに小
さいものとなる。
【００８７】なお、本実施例では、上層のフィン１２ｂ
およびその下の絶縁膜３２のそれぞれの側壁をテーパ状
に加工したが、いずれか一方のみをテーパ状に加工して
もよい。また、フォトレジスト３５および絶縁膜３２を
マスクにしたドライエッチングで下層のフィン４３ａを
形成する際、さらにこのフィン４３ａの側壁をテーパ状
に加工してもよい。
【００８８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００８９】前記実施例では、情報蓄積用容量素子の蓄
積電極を２層フィン構造で構成したＤＲＡＭに適用した
場合について説明したが、これに限定されるものではな
く、蓄積電極を３層またはそれ以上の多層フィン構造で
構成したＤＲＡＭに適用することもできる。蓄積電極を
３層フィン構造で構成した場合は、隣り合ったメモリセ
ルの最上層のフィン同士の間隔がＤＲＡＭのメモリセル
の最小加工寸法とほぼ同一となり、第２層目のフィン同
士の間隔が、この最小加工寸法より小さいものとなる。
また、最下層のフィン同士の間隔は、これよりもさらに
小さいものとなる。
【００９０】前記実施例では、情報蓄積用容量素子の上
層のビット線を配置するＤＲＡＭに適用した場合につい
て説明したが、これに限定されるものではなく、ビット
線の上層に情報蓄積用容量素子を配置するキャパシタ・
オーバー・ビットライン構造のＤＲＡＭに適用すること
もできる。
【００９１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９２】本発明によれば、ＤＲＡＭの蓄積電極の下
層のフィンの横方向の寸法を上層のフィンのそれよりも
大きくし、下層のフィンと、隣接する蓄積電極の下層の
フィンとの間隔をこのＤＲＡＭのメモリセルの最小加工
寸法以下とすることにより、下層のフィンの横方向の寸
法を大きくした分、蓄積電極の表面積が増加し、情報蓄
積用容量素子の蓄積電荷量を増やすことができる。
【００９３】また、本発明によれば、蓄積電極のフィン
をドライエッチングで形成することにより、フィンの寸
法精度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるＤＲＡＭのメモリセル
を示す半導体基板の要部断面図である。
【図２】本発明の一実施例であるＤＲＡＭのメモリセル
の各導電層のレイアウトを示す平面図である。
【図３】本発明の一実施例であるＤＲＡＭのメモリセル
の蓄積電極のレイアウトを示す平面図である。
【図４】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例であるＤＲＡＭのメモリセル
のゲート電極のレイアウトを示す平面図である。
【図７】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施例であるＤＲＡＭのメモリセル
の接続孔のレイアウトを示す平面図である。
【図１０】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例であるＤＲＡＭのメモリセ
ルの下層フィンのレイアウトを示す平面図である。
【図１４】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部拡大断面図であ
る。
【図１６】本発明の一実施例であるＤＲＡＭのメモリセ
ルの下層フィンおよび上層フィンのレイアウトを示す平
面図である。
【図１７】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施例であるＤＲＡＭのメモリセ
ルのビット線のレイアウトを示す平面図である。
【図２４】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の他の実施例であるＤＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部拡大断面図であ
る。
【符号の説明】
１ 半導体基板 ２ ｐ型ウエル ３ フィールド絶縁膜 ４ チャネルストッパ領域 ５ ゲート絶縁膜 ６ ゲート電極 ７ 半導体領域（ソース領域、ドレイン領域） ８ サイドウォールスペーサ ９ 絶縁膜 １０ 絶縁膜 １１ 蓄積電極 １２ａ フィン １２ｂ フィン １３ 接続孔 １４ 誘電体膜 １５ プレート電極 １６ 絶縁膜 １７ 層間絶縁膜 １８ 第１層配線 １８ａ Ｗ層 １８ｂ ＴｉＮ層 １８ｃ Ｔｉ層 １９ 接続孔 ２０ 多結晶シリコン膜 ２１ 層間絶縁膜 ２２ 第２層配線 ２２ａ ＴｉＮ層 ２２ｂ Ａｌ層 ２２ｃ Ｔｉ層 ２３ 層間絶縁膜 ２４ 第３層配線 ２４ａ ＴｉＮ層 ２４ｂ Ａｌ層 ２４ｃ ＴｉＮ層 ２４ｄ Ｔｉ層 ２５ パッシベーション膜 ３０ 絶縁膜 ３１ 多結晶シリコン膜 ３２ 絶縁膜 ３３ 接続孔 ３４ 多結晶シリコン膜 ３５ フォトレジスト ３６ ポリマー ３７ 多結晶シリコン膜 ３８ 絶縁膜 ４０ 多結晶シリコン膜 ４１ 絶縁膜 ４２ 多結晶シリコン膜 ４３ａ フィン ４３ｂ フィン ４４ 蓄積電極 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｑｔ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ３２５ Ｍ (72)発明者 津国 和之 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 児島 雅之 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 野尻 一男 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 岡本 圭司 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 多層フィンを有する蓄積電極と、前記蓄
    積電極の表面を覆う誘電体膜と、前記誘電体膜を介して
    前記蓄積電極の上に形成されたプレート電極とで構成さ
    れる情報蓄積用容量素子を、メモリセル選択用ＭＩＳＦ
    ＥＴの上層に配置したＤＲＡＭを有する半導体集積回路
    装置であって、前記蓄積電極のフィンと、隣接するメモ
    リセルの蓄積電極のフィンとの間隔が、最上層のフィン
    では素子の最小加工寸法にほぼ等しく、前記最上層のフ
    ィンよりも下層のフィンでは前記最小加工寸法よりも小
    さいことを特徴とする半導体集積回路装置。
  2. 【請求項２】 多層フィンを有する蓄積電極と、前記蓄
    積電極の表面を覆う誘電体膜と、前記誘電体膜を介して
    前記蓄積電極の上に形成されたプレート電極とで構成さ
    れる情報蓄積用容量素子をメモリセル選択用ＭＩＳＦＥ
    Ｔの上層に配置したＤＲＡＭを有する半導体集積回路装
    置の製造方法であって、下記の工程 (a)〜(h) を含むこ
    とを特徴とする半導体集積回路装置の製造方法。(a) メ
    モリセル選択用ＭＩＳＦＥＴの上層に第１の絶縁膜を堆
    積した後、前記第１の絶縁膜をエッチングして、前記メ
    モリセル選択用ＭＩＳＦＥＴの一方の半導体領域に達す
    る第１の接続孔を形成する工程、(b) 前記第１の絶縁膜
    の上に第１の導電膜を堆積し、前記第１の接続孔を通じ
    て前記第１の導電膜と前記メモリセル選択用ＭＩＳＦＥ
    Ｔの一方の半導体領域とを電気的に接続する工程、(c)
    前記第１の導電膜の上に第２の絶縁膜を堆積した後、前
    記第２の絶縁膜をエッチングして、前記第１の導電膜に
    達する第２の接続孔を形成する工程、(d) 前記第２の絶
    縁膜の上に第２の導電膜を堆積し、前記第２の接続孔を
    通じて前記第２の導電膜と前記第１の導電膜とを電気的
    に接続する工程、(e) 前記第２の導電膜の上に形成した
    フォトレジストをマスクにして、前記第２の導電膜を素
    子の最小加工寸法でパターニングすることにより、上層
    のフィンを形成する工程、(f) 前記フォトレジストをマ
    スクにして、前記上層のフィンの下に形成された前記第
    ２の絶縁膜をパターニングすると共に、パターニングさ
    れた前記第２の絶縁膜の側壁に絶縁膜を付着させる工
    程、(g) 前記フォトレジストと、前記第２の絶縁膜の側
    壁に付着した前記ポリマーとをマスクにして、前記第２
    の絶縁膜の下に形成された前記第１の導電膜をパターニ
    ングすることにより、下層のフィンを形成する工程、
    (h) 前記上層のフィンと前記下層のフィンとの間に残っ
    た前記第２の絶縁膜、および前記下層のフィンの下の前
    記第１の絶縁膜をエッチングで除去することにより、前
    記上層のフィンと前記下層のフィンとを有する情報蓄積
    用容量素子の蓄積電極を形成する工程。
  3. 【請求項３】 請求項２記載の半導体集積回路装置の製
    造方法であって、前記第１の絶縁膜とその下層の前記メ
    モリセル選択用ＭＩＳＦＥＴとの間に、前記第１の絶縁
    膜とはエッチングレートの異なる耐エッチング膜を設け
    ることを特徴とする半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項２記載の半導体集積回路装置の製
    造方法であって、前記第１の導電膜および前記第２の導
    電膜をドライエッチングでパターニングすることを特徴
    とする半導体集積回路装置の製造方法。
  5. 【請求項５】 請求項２記載の半導体集積回路装置の製
    造方法であって、前記上層のフィンの上に形成したフォ
    トレジストをマスクにして、前記第２の絶縁膜をドライ
    エッチングでパターニングする際、半導体基板の温度を
    ０℃以下に下げることにより、前記第２の絶縁膜の側壁
    に前記ポリマーを付着させることを特徴とする半導体集
    積回路装置の製造方法。
  6. 【請求項６】 請求項２記載の半導体集積回路装置の製
    造方法であって、前記上層のフィンの上に形成したフォ
    トレジストをマスクにして、前記第２の絶縁膜をドライ
    エッチングでパターニングする際、プロセスガスのガス
    比を最適化することにより、前記第２の絶縁膜の側壁に
    前記ポリマーを付着させることを特徴とする半導体集積
    回路装置の製造方法。
  7. 【請求項７】 多層フィンを有する蓄積電極と、前記蓄
    積電極の表面を覆う誘電体膜と、前記誘電体膜を介して
    前記蓄積電極の上に形成されたプレート電極とで構成さ
    れる情報蓄積用容量素子を、メモリセル選択用ＭＩＳＦ
    ＥＴの上層に配置したＤＲＡＭを有する半導体集積回路
    装置の製造方法であって、下記の工程(a)〜(h) を含む
    ことを特徴とする半導体集積回路装置の製造方法。(a)
    メモリセル選択用ＭＩＳＦＥＴの上層に第１の絶縁膜を
    堆積した後、前記第１の絶縁膜をエッチングして、前記
    メモリセル選択用ＭＩＳＦＥＴの一方の半導体領域に達
    する第１の接続孔を形成する工程、(b) 前記第１の絶縁
    膜の上に第１の導電膜を堆積し、前記第１の接続孔を通
    じて前記第１の導電膜と前記メモリセル選択用ＭＩＳＦ
    ＥＴの一方の半導体領域とを電気的に接続する工程、
    (c) 前記第１の導電膜の上に第２の絶縁膜を堆積した
    後、前記第２の絶縁膜をエッチングして、前記第１の導
    電膜に達する第２の接続孔を形成する工程、(d) 前記第
    ２の絶縁膜の上に第２の導電膜を堆積し、前記第２の接
    続孔を通じて前記第２の導電膜と前記第１の導電膜とを
    電気的に接続する工程、(e) 前記第２の導電膜の上に形
    成したフォトレジストをマスクにして、前記第２の導電
    膜および前記第２の絶縁膜を素子の最小加工寸法でパタ
    ーニングすることにより、上層のフィンを形成する工
    程、(f) 前記フォトレジストの上に第３の絶縁膜を堆積
    した後、前記第３の絶縁膜をエッチングして、前記フォ
    トレジスト、前記上層のフィンおよび前記上層の絶縁膜
    のそれぞれの側壁に前記第３の絶縁膜を残す工程、(g)
    前記フォトレジストと、前記フォトレジスト、前記上層
    のフィンおよび前記第２の絶縁膜のそれぞれの側壁に残
    った前記第３の絶縁膜とをマスクにして、前記第２の絶
    縁膜の下に形成された前記第１の導電膜をパターニング
    することにより、下層のフィンを形成する工程、(h) 前
    記上層のフィンと前記下層のフィンとの間に残った前記
    第２の絶縁膜、および前記下層のフィンの下の前記第１
    の絶縁膜をエッチングで除去することにより、前記上層
    のフィンと前記下層のフィンとを有する情報蓄積用容量
    素子の蓄積電極を形成する工程。
  8. 【請求項８】 多層フィンを有する蓄積電極と、前記蓄
    積電極の表面を覆う誘電体膜と、前記誘電体膜を介して
    前記蓄積電極の上に形成されたプレート電極とで構成さ
    れる情報蓄積用容量素子を、メモリセル選択用ＭＩＳＦ
    ＥＴの上層に配置したＤＲＡＭを有する半導体集積回路
    装置の製造方法であって、下記の工程(a)〜(e) を含む
    ことを特徴とする半導体集積回路装置の製造方法。(a)
    メモリセル選択用ＭＩＳＦＥＴの上層に第１の絶縁膜、
    第１の導電膜および第２の絶縁膜を順次堆積した後、前
    記第２の絶縁膜、第１の導電膜および第１の絶縁膜をエ
    ッチングして、前記メモリセル選択用ＭＩＳＦＥＴの一
    方の半導体領域に達する接続孔を形成する工程、(b) 前
    記第２の絶縁膜の上に第２の導電膜を堆積し、前記接続
    孔を通じて前記第２の導電膜と前記メモリセル選択用Ｍ
    ＩＳＦＥＴの一方の半導体領域とを電気的に接続する工
    程、(c) 前記第２の導電膜の上に形成したフォトレジス
    トをマスクにして、前記第２の導電膜を素子の最小加工
    寸法でパターニングすることにより、上層のフィンを形
    成する工程、(d) 前記上層のフィンの下の前記第２の絶
    縁膜をエッチングで除去した後、前記フォトレジストの
    上に第３の絶縁膜を堆積し、次いで、前記第３の絶縁膜
    をエッチングして、前記フォトレジストおよび前記上層
    のフィンのそれぞれの側壁に前記第３の絶縁膜を残す工
    程、(e) 前記フォトレジストと、前記フォトレジストお
    よび前記上層のフィンのそれぞれの側壁に残った前記第
    ３の絶縁膜とをマスクにして、前記第１の導電膜をパタ
    ーニングすることにより、下層のフィンを形成する工
    程。
  9. 【請求項９】 多層フィンを有する蓄積電極と、前記蓄
    積電極の表面を覆う誘電体膜と、前記誘電体膜を介して
    前記蓄積電極の上に形成されたプレート電極とで構成さ
    れる情報蓄積用容量素子をメモリセル選択用ＭＩＳＦＥ
    Ｔの上層に配置したＤＲＡＭを有する半導体集積回路装
    置の製造方法であって、下記の工程 (a)〜(h) を含むこ
    とを特徴とする半導体集積回路装置の製造方法。(a) メ
    モリセル選択用ＭＩＳＦＥＴの上層に第１の絶縁膜を堆
    積した後、前記第１の絶縁膜をエッチングして、前記メ
    モリセル選択用ＭＩＳＦＥＴの一方の半導体領域に達す
    る第１の接続孔を形成する工程、(b) 前記第１の絶縁膜
    の上に第１の導電膜を堆積し、前記第１の接続孔を通じ
    て前記第１の導電膜と前記メモリセル選択用ＭＩＳＦＥ
    Ｔの一方の半導体領域とを電気的に接続する工程、(c)
    前記第１の導電膜の上に第２の絶縁膜を堆積した後、前
    記第２の絶縁膜をエッチングして、前記第１の導電膜に
    達する第２の接続孔を形成する工程、(d) 前記第２の絶
    縁膜の上に第２の導電膜を堆積し、前記第２の接続孔を
    通じて前記第２の導電膜と前記第１の導電膜とを電気的
    に接続する工程、(e) 前記第２の導電膜の上に形成した
    フォトレジストをマスクにして、前記第２の導電膜を素
    子の最小加工寸法で、かつその側壁がテーパ状となるよ
    うにパターニングすることにより、上層のフィンを形成
    する工程、(f) 前記フォトレジストおよび前記上層のフ
    ィンをマスクにして、前記上層のフィンの下に形成され
    た前記第２の絶縁膜をその側壁がテーパ状となるように
    パターニングする工程、(g) 前記フォトレジストと前記
    第２の絶縁膜とをマスクにして、前記第２の絶縁膜の下
    に形成された前記第１の導電膜をパターニングすること
    により、下層のフィンを形成する工程、(h) 前記上層の
    フィンと前記下層のフィンとの間に残った前記第２の絶
    縁膜、および前記下層のフィンの下の前記第１の絶縁膜
    をエッチングで除去することにより、前記上層のフィン
    と前記下層のフィンとを有する情報蓄積用容量素子の蓄
    積電極を形成する工程。
  10. 【請求項１０】 請求項９記載の半導体集積回路装置の
    製造方法であって、前記第１の導電膜をパターニングし
    て前記下層のフィンを形成する際、その側壁がテーパ状
    となるようにパターニングすることを特徴とする半導体
    集積回路装置の製造方法。
  11. 【請求項１１】 ２層以上の導体層が互いに電気的に接
    続されてなる蓄積電極と、前記蓄積電極を覆う誘電体膜
    と、前記誘電体膜を介して前記蓄積電極上に設けられた
    共通電極とで構成された情報蓄積用容量素子およびメモ
    リセル選択用ＭＩＳＦＥＴからなるメモリセルを複数有
    する半導体集積回路装置の製造方法であって、(a) 半導
    体基板の表面上にメモリセル選択用ＭＩＳＦＥＴのゲー
    ト電極を形成し、前記ゲート電極の両側の前記半導体基
    板内に前記メモリセル選択用ＭＩＳＦＥＴのソース領
    域、ドレイン領域を構成する第１および第２の半導体領
    域を形成する工程、(b) 前記半導体基板上に蓄積電極を
    形成するための第１の導電膜を形成する工程、(c) 前記
    第１の導電膜上に第１の絶縁膜を堆積する工程、(d) 前
    記第１の絶縁膜上に第２の導電膜を堆積する工程、(e)
    前記第２の導電膜上に形成したフォトレジストをマスク
    にして前記第２の導電膜をパターニングすることによ
    り、最上層の導体層を複数形成する工程、(f) 前記フォ
    トレジストをマスクにして前記第１の絶縁膜をパターニ
    ングする工程、(g) 前記パターニングされた第１の絶縁
    膜の側壁に第２の絶縁膜を形成する工程、(h) 前記第１
    の導電膜を前記第２の絶縁膜に対して自己整合的にパタ
    ーニングする工程、を含み、前記複数の最上層の導体層
    を最小加工寸法で加工することを特徴とする半導体集積
    回路装置の製造方法。
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