JPH1117139A

JPH1117139A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH1117139A
Application number: JP9168308A
Authority: JP
Inventors: Shizunori Oyu; 静憲大湯; Keizo Kawakita; 惠三川北; Yoshitaka Tadaki; ▲芳▼▲隆▼ 只木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-06-25
Filing date: 1997-06-25
Publication date: 1999-01-22

Abstract

(57)【要約】【課題】ＤＲＡＭを有する半導体集積回路装置におい
て、メモリセルのリフレッシュ特性を向上させる。【解決手段】ＤＲＡＭを有する半導体集積回路装置に
おいて、メモリセル選択ＭＩＳＦＥＴＱｓが形成される
活性領域Ｌ1 とワード線ＷＬとの相対的な位置ずれが生
じても、その活性領域Ｌ1 の端部と、隣接ワード線ＷＬ
a,ＷＬb の端部とが重ならないように活性領域Ｌ1 を配
置した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法技術に関し、特に、ＤＲＡＭ(Dyn
amic Random Access Memory)を有する半導体集積回路装
置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置における素子分離技
術は、素子集積度の向上を図りつつ素子の電気的特性を
確保し、半導体集積回路装置全体の性能の向上を図る上
で重要な技術である。

【０００３】特に、大容量の半導体メモリにおいては隣
接素子間の間隔を如何にして縮小するかがメモリセル領
域の寸法を左右するので素子分離技術はメモリ容量の増
大を図る上で重要である。

【０００４】また、素子の電気的特性という観点から
は、例えばＭＯＳ・ＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor ）のナローチャネル効果、
エッジでの電界集中、サブスレッショルド特性を始め、
ジャンクションリーク等に影響する。

【０００５】この素子分離技術としては、一般的に選択
酸化法（Local Oxidization of Silicon；以下、ＬＯＣ
ＯＳという）が使用されているが、素子集積度の向上要
求に伴い、ＬＯＣＯＳによる素子分離に代わる新しい素
子分離技術の開発が進められている。

【０００６】そのような新しい素子分離技術として、溝
掘り埋込形の素子分離技術がある。この技術は、半導体
基板に形成された溝内に所定の材料を埋め込むことで素
子分離を行う技術であり、以下のような優れた特徴を有
している。

【０００７】すなわち、素子分離間隔を縮小できる、
素子分離膜厚の設定制御が容易であり、フィールド反
転電圧の設定がし易い、溝内の側壁と底部とで不純物
を打ち分けることにより、反転防止層を素子用の拡散層
やチャネル領域から分離できるので、サブスレッショル
ド特性の確保、ジャンクションリーク、バックゲート効
果の低減に対しても有利である等の特徴を有している。

【０００８】このような溝掘り埋込形の素子分離部を形
成するには、まず半導体基板を熱処理してその主面に薄
い酸化シリコン膜（パッド酸化膜）を形成する。このパ
ッド酸化膜は、後に溝の内部に埋め込んだ酸化シリコン
膜をシンタリング（焼き締め）するときなどに基板に加
わるストレスを緩和する目的で形成される。

【０００９】次に、パッド酸化膜の上にＣＶＤ(Chemica
l Vapor Deposition) 法で窒化シリコン膜を堆積し、フ
ォトレジスト膜をマスクにしたエッチングで素子分離領
域の窒化シリコン膜を除去する。窒化シリコン膜は酸化
されにくい性質を持つので、その下部の基板表面の酸化
を防止するマスクとして利用される。また、窒化シリコ
ン膜は、基板をエッチングして溝を形成する際のマスク
としても利用される。

【００１０】次に、窒化シリコン膜をマスクにしたエッ
チングで半導体基板に溝を形成した後、基板を酸化して
溝の内壁に薄い酸化シリコン膜を形成する。この酸化シ
リコン膜は、溝の内壁に生じたエッチングダメージの除
去と、後の工程で溝の内部に埋め込む酸化シリコン膜の
ストレス緩和を目的として形成される。

【００１１】次に、半導体基板上にＣＶＤ法で酸化シリ
コン膜を堆積して溝の内部に酸化シリコン膜を埋め込ん
だ後、半導体基板を熱処理することにより、溝の内部に
埋め込んだ酸化シリコン膜を焼締め（シンタリング）す
る。

【００１２】次に、化学的機械研磨(Chemical Mechanic
al Polishing) 法などを用いて窒化シリコン膜の上部の
酸化シリコン膜を除去して溝の内部のみに残すことによ
り、酸化シリコン膜が埋め込まれた素子分離溝を形成す
る。その後、酸化のマスクに用いた窒化シリコン膜をエ
ッチングで除去した後、活性領域に半導体素子を形成す
る。

【００１３】なお、上記した溝掘り埋込形の素子分離部
の形成技術については、例えば特開平２−２６０６６０
号公報、特開平４−３０３９４２号公報、特開平８−９
７２７７号公報などに記載がある。

【００１４】

【発明が解決しようとする課題】ところが、上記した溝
掘り埋込形の素子分離技術をＤＲＡＭ等に適用した場
合、以下の問題が生じることが本発明者の検討によって
明らかとなった。

【００１５】すなわち、近年のＤＲＡＭは、大容量化を
推進するためにメモリセル選択用ＭＩＳＦＥＴのゲート
電極（ワード線）の間隔をフォトリソグラフィの解像限
界近くまで縮小することによって、メモリセルの微細化
を図っている。

【００１６】そのため、前述した溝掘り埋込形の素子分
離部のパターン、すなわち、メモリセル選択ＭＩＳＦＥ
Ｔが形成される活性領域のパターンとゲート電極（ワー
ド線）との合わせずれに起因して、隣接するワード線の
一部がその活性領域の端部上に不可避的に配置される。
すなわち、隣接するワード線の一部が、メモリセル選択
用ＭＩＳＦＥＴの半導体領域（ソース、ドレイン）のう
ち、情報蓄積用容量素子と電気的に接続される側の半導
体領域の端部上に平面的に重なるように配置される。

【００１７】しかし、情報蓄積用容量素子と電気的に接
続される側の半導体領域の端部上にワード線が重なって
しまうと、その半導体領域の端部において、その半導体
領域と半導体基板との接合部における接合電界が隣接ワ
ード線の電位の影響を受けて変動するようになる。特に
隣接ワード線がＯＦＦ状態（情報保持状態）のときに上
述の接合電界が大きくなる。このため、メモリセルにお
ける情報保持時間が短くなり、メモリセルのリフレッシ
ュ特性が劣化する問題がある。

【００１８】また、溝掘り埋込形の素子分離部において
は、前記したように窒化シリコン膜をマスクにしたエッ
チングで半導体基板に溝を形成した後、基板を酸化して
溝の内壁に薄い酸化シリコン膜を形成する際に、その溝
の端部、すなわち、半導体基板の主面と溝との境界（肩
部）においては、マスクとしている窒化シリコン膜の応
力の影響を受けて酸化が遅くなるために、その肩部が鋭
角になる。

【００１９】しかし、溝掘り埋込形の素子分離部を形成
した後の工程において、活性領域における半導体基板上
にゲート酸化膜を形成する場合に、その溝の端部、すな
わち、肩部においてゲート酸化膜の膜厚が極端に薄くな
り、ゲート耐圧が劣化する問題がある。しかも、その肩
部においてゲート酸化膜の膜厚が薄いと、上記したメモ
リセルのリフレッシュ特性の劣化を招き易くなる。これ
は、その肩部におけるゲート酸化膜が薄いと、上記隣接
ワード線と半導体基板との距離が短くなるので、ワード
線の電位変動が上記接合電界に及ぼす影響が大きくなる
ためである。

【００２０】本発明の目的は、ＤＲＡＭを有する半導体
集積回路装置において、メモリセルのリフレッシュ特性
を向上させることのできる技術を提供することにある。

【００２１】本発明の他の目的は、溝掘り埋込形の分離
領域構造を有する半導体集積回路装置において、その分
離領域で規定される活性領域内に形成されたゲート酸化
膜の耐圧を向上させることのできる技術を提供すること
にある。

【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２４】本発明の半導体集積回路装置は、メモリセ
ル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄
積用容量素子とで構成されるＤＲＡＭを有する半導体集
積回路装置であって、前記メモリセル選択用ＭＩＳＦＥ
Ｔが形成される活性領域は、その活性領域と隣接ワード
線との相対的な位置がずれたとしても、その活性領域の
端部が隣接ワード線に重ならないようにして半導体基板
上に配置されているものである。

【００２５】また、本発明の半導体集積回路装置は、メ
モリセル選択用ＭＩＳＦＥＴとこれに直列に接続された
情報蓄積用容量素子とで構成されるＤＲＡＭを有する半
導体集積回路装置であって、前記メモリセル選択用ＭＩ
ＳＦＥＴが形成される活性領域を、その端部と隣接ワー
ド線の端部とが重ならないように半導体基板上に配置
し、前記活性領域を規定する分離領域が前記半導体基板
に形成された分離溝内に分離膜を埋め込むことによって
構成され、かつ、その分離溝の肩部にテーパを設けたも
のである。

【００２６】また、本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とで構成されるＤＲＡＭ
を有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板を熱酸化してその主面に酸化膜を形成
した後、前記酸化膜上に耐酸化性膜を堆積する工程と、
（ｂ）前記酸化膜および耐酸化性膜において分離領域に
あたる部分を選択的にエッチング除去することにより、
前記半導体基板上に前記酸化膜と前記耐酸化性膜との積
層膜からなるマスクパターンを形成する工程と、（ｃ）
前記マスクパターンの形成後における半導体基板上に絶
縁膜を堆積した後、その絶縁膜をエッチバックすること
により、前記マスクパターンの側面に側壁絶縁膜を形成
する工程と、（ｄ）前記側壁絶縁膜の形成後、前記マス
クパターンおよび側壁絶縁膜をエッチングマスクとし
て、前記半導体基板に分離溝を形成する工程と、（ｅ）
前記分離溝の形成後、前記側壁絶縁膜を除去した後に前
記半導体基板を熱酸化することにより、前記分離溝の内
壁面を含む半導体基板の主面に酸化膜を形成する工程
と、（ｆ）前記分離溝の内壁面を含む半導体基板の主面
に酸化膜を形成した後、前記半導体基板上に絶縁膜を堆
積して分離溝の内部に絶縁膜を埋め込む工程と、（ｇ）
前記分離溝内に絶縁膜を埋め込む工程の後、その絶縁膜
を分離溝の内部のみに残るようにエッチバックすること
により分離領域を形成する工程と、（ｈ）前記分離領域
形成工程後、前記マスクパターンを除去した後、その分
離領域によって規定される活性領域上に前記メモリセル
選択ＭＩＳＦＥＴを形成する工程とを有するものであ
る。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２８】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部断面図、図２は図
１の半導体集積回路装置のメモリ領域の要部平面図、図
３は図１の半導体集積回路装置のメモリ領域の要部平面
図、図４は図３のIV−IV線の断面図、図５は図１の半導
体集積回路装置のメモリ領域の要部平面図、図６は図５
のVI−VI線の断面図、図７は本実施の形態のメモリセル
と情報保持時間の関係と、本発明者が検討したメモリセ
ルと情報保持時間との関係を比較して示すグラフ図、図
８〜図３２は図１の半導体集積回路装置の製造工程中に
おける要部断面図、図３３〜図３９は本発明者が検討し
たＤＲＡＭのメモリセル技術の説明図である。

【００２９】まず、本実施の形態１を説明する前に、本
発明者が検討したＤＲＡＭ技術を図３３〜図３９によっ
て説明する。

【００３０】図３３は本発明者が検討したＤＲＡＭのメ
モリ領域におけるメモリセルＭＣ0の平面図を示してい
る。図３３の横方向に延びる活性領域Ｌ0 は、メモリセ
ルＭＣ0 が形成される領域であり、その両端部は丸みを
帯びている。この活性領域Ｌ0 の延在方向に対して交差
する方向に延びているパターンは、ワード線ＷＬ0 〜Ｗ
Ｌ04のパターンである。

【００３１】このワード線ＷＬ01〜ＷＬ04のうち、活性
領域Ｌ0 を挟むように配置されているのが、いわゆる隣
接ワード線ＷＬ01, ＷＬ04である。隣接ワード線ＷＬ0
1, ＷＬ04とは、注目するメモリセルＭＣ0 の活性領域
Ｌ0 の両端近傍にその活性領域Ｌ0 を挟み込むように配
置されているが、その一部が、注目しているメモリセル
ＭＣ0 のメモリセル選択ＭＩＳＦＥＴＱｓ0 におけるゲ
ート電極Ｇ0 を構成していないものをいう。

【００３２】また、ワード線ＷＬ01〜ＷＬ04のうち、活
性領域Ｌ0 に重なって配置されている２本のワード線Ｗ
Ｌ02, ＷＬ03が、注目するメモリセルＭＣ0 のメモリセ
ル選択ＭＩＳＦＥＴＱｓ0 のゲート電極Ｇ0 を構成して
いる。すなわち、そのワード線ＷＬ02, ＷＬ03において
活性領域Ｌ0 に重なる部分がゲート電極Ｇ0 となってい
る。

【００３３】活性領域Ｌ0 において、ゲート電極Ｇ0 の
両側にメモリセル選択ＭＩＳＦＥＴＱｓ0 のソース・ド
レイン領域を構成する半導体領域Ｄ01, Ｄ02が形成され
ている。このうち、双方のゲート電極Ｇ0,Ｇ0 に挟まれ
た半導体領域Ｄ01、すなわち、中央の２本のワード線Ｗ
Ｌ02, ＷＬ03に挟まれた半導体領域Ｄ01は、双方のメモ
リセル選択ＭＩＳＦＥＴＱｓ0 に共通の領域となってお
り、この半導体領域Ｄ01にはビット線が電気的に接続さ
れる。また、活性領域Ｌ0 の両端の半導体領域Ｄ02には
情報蓄積用容量素子が電気的に接続される。

【００３４】なお、各ワード線ＷＬ01〜ＷＬ04の両側面
に斜線のハッチングで示す領域は、活性領域Ｌ0 が露出
するような接続孔を穿孔する際に、その接続孔を自己整
合的に形成するためのマスクとなるサイドウォールスペ
ーサＳＷ0 であり、例えば窒化シリコン膜からなる。

【００３５】図３３は活性領域Ｌ0 とワード線ＷＬ01〜
ＷＬ04との相対的な位置合わせが良好な場合を示してい
る。この場合は、活性領域Ｌ0 の両端の外形線上に隣接
ワード線ＷＬ02, ＷＬ04の外形線がほぼ重なるように配
置されている。ただし、この場合は活性領域Ｌ0 の両端
上に隣接ワード線ＷＬ01, ＷＬ04が重なってはいないと
する。

【００３６】ところで、ワード線と活性領域との相対的
な位置は、必ずしも図３３のように良好にできるとは限
らず、相対的に位置ずれが生じる。その位置ずれが生じ
た場合を図３４および図３５に示す。

【００３７】本発明者が検討した技術の場合、上述の位
置ずれが生じた場合、図３４および図３５に示すよう
に、隣接ワード線ＷＬ04（図３４および図３５において
最も右側）の一部が活性領域Ｌ0 の一部に重なってしま
う。なお、図３４において破線は情報蓄積用容量素子用
の接続孔ＴＨ0 を示している。また、素子分離領域１０
０は、半導体基板１０１に形成された分離溝１００ａ内
に分離膜１００ｂが埋め込まれて形成されている。

【００３８】ところが、このように隣接ワード線ＷＬ04
が活性領域Ｌ0 上に配置されてしまうと、その活性領域
Ｌ0 には、メモリセル選択ＭＩＳＦＥＴＱｓ0 のソース
・ドレイン領域を構成している半導体領域Ｄ02が形成さ
れている関係上、その半導体領域Ｄ02と半導体基板１０
１との接合電界が隣接ワード線ＷＬ04の電位の影響を受
けてしまう。

【００３９】特に、素子分離領域１００が溝掘り埋込形
の場合は、その上面が平坦であり、隣接ワード線ＷＬと
半導体領域Ｄ02の距離が短いので、隣接ワード線ＷＬ04
の電位変動の影響も大きくなる。

【００４０】この結果、メモリセルＭＣ0 の情報蓄積時
間は、その接合電界にほぼ逆比例するので、情報保持時
間の変動を招き、かつ、情報保持時間（ワースト）が短
くなってしまう問題が生じる。したがって、ＤＲＡＭの
リフレッシュ特性が劣化する問題が生じる。

【００４１】これを図３６〜図３９によってさらに詳し
く説明する。隣接ワード線ＷＬ04の電位Ｖｇの変化は、
図３６〜図３９に示すように、当該接合電界だけではな
く、接合リーク電流に影響を与える。まず電位Ｖｇが０
Ｖの時は、空乏層１０２は、図３６に示すようになり、
接合端部１０３の曲率の影響を受け接合電界が大きくな
る。

【００４２】次いで、電位Ｖｇが正（＋）の場合、空乏
層１０２は図３７に示すようになり、接合電界は一旦弱
まり、隣接ワード線ＷＬ04下の半導体基板１０１表面は
分離領域の側面での二酸化シリコンと半導体基板１０１
との界面準位を介して発生した電子等が蓄積された状態
（反転状態）になる。

【００４３】そして、電位Ｖｇが０Ｖに戻る際に、図３
８に示すように、上記界面に蓄積された電子が蓄積電極
側に流入し、蓄積電極が正側の場合の情報を破壊してし
まう。また、電位Ｖｇが０Ｖと正との間で変化する場
合、電位Ｖｇがアンダーシュートによって負になると、
図３９に示すように、半導体基板１０１表面は正孔が蓄
積された状態（蓄積状態）になり接合電界が大きくな
る。

【００４４】特に、電位Ｖｇが図３７と図３８とで示し
た場合の間で変動すると、隣接ワード線ＷＬ04下に蓄積
される電子が半導体基板１０１側から多く供給されるた
め、接合リークが増加するように作用する。その結果、
電界の影響を受けた接合リークの他に、半導体基板１０
１側からポンピングされた電子によるリークも増加する
ため、情報が破壊され易くなり情報保持時間が短くな
る。

【００４５】次に、本実施の形態１の半導体集積回路装
置を図１〜図７によって説明する。なお、本実施の形態
１においては、例えば２５６Ｍ・ＤＲＡＭに本発明を適
用した場合を説明する。

【００４６】図１に示すように、例えばｐ型の単結晶シ
リコンからなる半導体基板１の第１領域および第２領域
には、ｐ型ウエル２ａ，２ｂとｎ型ウエル３とが形成さ
れている。特に限定はされないが、メモリアレイｐ型ウ
エル２ａは、半導体基板１の他の領域に形成された回路
からのノイズの影響を防止するために、その下部に形成
されたｎ型半導体領域４によってｐ型の半導体基板１と
電気的に分離されている。

【００４７】ｐ型ウエル２ａ，２ｂ、ｎ型ウエル３のそ
れぞれの表面には、素子分離領域５が形成されている。
この素子分離領域５は、半導体基板１に形成した分離溝
の内部に酸化シリコン膜等からなる分離膜を埋め込んだ
構成になっており、その表面は、ｐ型ウエル２ａ，２
ｂ、ｎ型ウエル３の活性領域の表面とほぼ同じ高さにな
るように平坦化されている。

【００４８】メモリアレイのｐ型ウエル２ａの活性領域
にはメモリセルが形成されている。メモリセルのそれぞ
れは、ｎチャネル型で構成された一個のメモリセル選択
用ＭＩＳＦＥＴＱｓとその上部に形成され、メモリセル
選択用ＭＩＳＦＥＴＱｓと直列に接続された一個の情報
蓄積用容量素子Ｃとで構成されている。すなわち、この
メモリセルは、メモリセル選択用ＭＩＳＦＥＴＱｓの上
部に情報蓄積用容量素子Ｃを配置するスタックド・キャ
パシタ構造で構成されている。

【００４９】メモリセル選択用ＭＩＳＦＥＴＱｓは、第
１ゲート酸化膜６、ワード線ＷＬと一体に形成されたゲ
ート電極８Ａ、ソースおよびドレイン（ｎ型半導体領域
９）により構成されている。ゲート酸化膜６の膜厚は、
７〜８nm程度である。ゲート電極８Ａ（ワード線ＷＬ）
は、ｎ型の不純物（例えばＰ（リン））をドープした低
抵抗の多結晶シリコン膜とＴｉＮ（チタンナイトライ
ド）膜とＷ（タングステン）膜とを積層した３層の導電
膜で構成されており、そのシート抵抗は２Ω／□以下で
ある。ゲート電極８Ａの上部には窒化シリコン膜１０が
形成されており、側壁には窒化シリコン膜１１が形成さ
れている。すなわち、ゲート電極８Ａの表面（上面およ
び側面）は窒化シリコンからなる絶縁膜で覆われてい
る。

【００５０】直接周辺回路のｐ型ウエル２ｂの活性領域
にはｎチャネル型ＭＩＳＦＥＴＱn1が形成されており、
ｎ型ウエル３の活性領域にはｐチャネル型ＭＩＳＦＥＴ
Ｑp1が形成されている。すなわち、この直接周辺回路
は、ｎチャネル型ＭＩＳＦＥＴＱn1とｐチャネル型ＭＩ
ＳＦＥＴＱp1を組み合わせたＣＭＯＳ(Complementary M
etal Oxide Semiconductor) 回路（相補型ＭＩＳＦＥＴ
回路）で構成されている。

【００５１】ｎチャネル型ＭＩＳＦＥＴＱn1は、ゲート
酸化膜６、ゲート電極８Ｂ、ソースおよびドレインによ
り構成されている。第１ゲート酸化膜６の膜厚は、前記
メモリセル選択用ＭＩＳＦＥＴＱｓの第１ゲート酸化膜
６と同じ（７〜８nm程度）である。ゲート電極８Ｂは、
前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８
Ａ（ワード線ＷＬ）と同じ導電膜で構成されており、そ
のシート抵抗は２Ω／□以下である。ゲート電極８Ｂの
上部には窒化シリコン膜１０が形成されており、側壁に
は窒化シリコンのサイドウォールスペーサ１１ａが形成
されている。ｎチャネル型ＭＩＳＦＥＴＱn1のソース、
ドレインのそれぞれは、低不純物濃度のｎ^-型半導体領
域１２と高不純物濃度のｎ⁺型半導体領域１３とからな
るＬＤＤ(Lightly Doped Drain) 構造で構成されてお
り、ｎ⁺型半導体領域１３の表面にはＴｉシリサイド
（ＴｉＳｉ₂)層２０が形成されている。

【００５２】ｐチャネル型ＭＩＳＦＥＴＱp1は、ゲート
酸化膜６、ゲート電極８Ｃ、ソースおよびドレインによ
り構成されている。ゲート酸化膜６の膜厚は、前記メモ
リセル選択用ＭＩＳＦＥＴＱｓのゲート酸化膜６と同じ
（７〜８nm程度）である。ゲート電極８Ｃは、前記メモ
リセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワー
ド線ＷＬ）と同じ導電膜で構成されており、そのシート
抵抗は２Ω／□以下である。ゲート電極８Ｃの上部には
窒化シリコン膜１０が形成されており、側壁には窒化シ
リコンのサイドウォールスペーサ１１ａが形成されてい
る。ｐチャネル型ＭＩＳＦＥＴＱp1のソース、ドレイン
のそれぞれは、低不純物濃度のｐ^-型半導体領域１４と
高不純物濃度のｐ⁺型半導体領域１５とからなるＬＤＤ
構造で構成されており、ｐ⁺型半導体領域１５の表面に
はＴｉシリサイド層２０が形成されている。

【００５３】メモリ部（第１領域）の図示しない領域に
は、ＤＲＡＭの間接周辺回路が形成されている。この間
接周辺回路は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル
型ＭＩＳＦＥＴとを組み合わせたＣＭＯＳ回路で構成さ
れている。

【００５４】この間接周辺回路のｎチャネル型ＭＩＳＦ
ＥＴは、膜厚が４nm程度の第２ゲート酸化膜、前記メモ
リセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワー
ド線ＷＬ）と同じ導電膜で構成されたゲート電極、低不
純物濃度のｎ^-型半導体領域と高不純物濃度のｎ⁺型半
導体領域とからなるＬＤＤ構造のソースおよびドレイン
により構成されており、ｎ⁺型半導体領域の表面にはＴ
ｉシリサイド層２０が形成されている。

【００５５】間接周辺回路のｐチャネル型ＭＩＳＦＥＴ
は、膜厚が４nm程度の第２ゲート酸化膜、前記メモリセ
ル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線
ＷＬ）と同じ導電膜で構成されたゲート電極、低不純物
濃度のｐ^-型半導体領域と高不純物濃度のｐ⁺型半導体
領域とからなるＬＤＤ構造のソースおよびドレインによ
り構成されており、ｐ⁺型半導体領域の表面にはＴｉシ
リサイド層２０が形成されている。

【００５６】メモリ部のメモリセル選択用ＭＩＳＦＥＴ
Ｑｓ、ｎチャネル型ＭＩＳＦＥＴＱn1およびｐチャネル
型ＭＩＳＦＥＴＱp1のそれぞれの上部には、酸化シリコ
ン膜２２が形成されている。酸化シリコン膜２２の表面
は、その高さが半導体基板１の全面でほぼ同じになるよ
うに平坦化されている。

【００５７】酸化シリコン膜２２の上部には酸化シリコ
ン膜２３が形成されている。メモリ部の酸化シリコン膜
２３の上部には、ビット線ＢＬと直接周辺回路の第１層
配線２４、２５が形成されている。これらのビット線Ｂ
Ｌおよび第１層配線２４, ２５は、ＴｉＮ膜とＷ膜とを
積層した２層の導電膜で構成されており、そのシート抵
抗は２Ω／□以下である。

【００５８】ビット線ＢＬは、プラグ２８が埋め込まれ
たコンタクトホール３０を通じてメモリセル選択用ＭＩ
ＳＦＥＴＱｓのソース、ドレインの一方（ｎ型半導体領
域９）と電気的に接続されている。プラグ２８は、ｎ型
不純物（例えばリン）をドープした多結晶シリコン膜か
らなる。ビット線ＢＬの一端は、コンタクトホール３２
を通じて直接周辺回路のｎチャネル型ＭＩＳＦＥＴＱn1
のソース、ドレインの一方（ｎ⁺型半導体領域１３）と
電気的に接続されている。

【００５９】直接周辺回路の第１層配線２４の一端は、
コンタクトホール３３を通じてｎチャネル型ＭＩＳＦＥ
ＴＱn1のソース、ドレインの他方（ｎ⁺型半導体領域１
３）と電気的に接続され、他端は、コンタクトホール３
４を通じてｐチャネル型ＭＩＳＦＥＴＱp1のソース、ド
レインの一方（ｐ⁺型半導体領域１５）と電気的に接続
されている。直接周辺回路の第１層配線２５は、コンタ
クトホール３５を通じてｐチャネル型ＭＩＳＦＥＴＱp1
のソース、ドレインの他方（ｐ⁺型半導体領域１５）と
電気的に接続されている。

【００６０】ビット線ＢＬおよび第１層配線２４, ２５
の上部には窒化シリコン膜４０が形成され、側壁には窒
化シリコン膜のサイドウォールスペーサ４１が形成され
ている。この窒化シリコン膜４０およびサイドウォール
スペーサ４１は情報蓄積用容量素子Ｃ用の接続孔を穿孔
する際に、その接続孔を自己整合で形成するための膜で
あるが、場合によっては無くても良い。ビット線ＢＬお
よび第１層配線２４,２５のさらに上部には、酸化シリ
コン膜４２が形成されている。

【００６１】メモリアレイの酸化シリコン膜４２の上部
には、下部電極（蓄積電極）４３、容量絶縁膜４４およ
び上部電極（プレート電極）３５により構成された情報
蓄積用容量素子Ｃが形成されている。情報蓄積用容量素
子Ｃの下部電極４３はＷ膜からなり、Ｗ（または多結晶
シリコン）膜のプラグ４８を埋め込んだスルーホール４
７および多結晶シリコン膜のプラグ２８を埋め込んだコ
ンタクトホール３１を通じてメモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインの他方（ｎ型半導体領域
９）と電気的に接続されている。容量絶縁膜４４は酸化
タンタル( Ｔａ₂Ｏ₅）膜からなり、プレート電極４５
はＴｉＮ膜からなる。プレート電極４５の上部には窒化
シリコン膜４６が形成されている。

【００６２】情報蓄積用容量素子Ｃの上部には、スピン
オングラス膜５１および酸化シリコン膜５２が形成され
ている。メモリ部の酸化シリコン膜５２の上部には第２
層配線５３〜５６が形成されている。これらの第２層配
線５３〜５６は、ＴｉＮ膜とＡｌ（アルミニウム）合金
膜とＴｉＮ膜とを積層した３層の導電膜で構成されてい
る。

【００６３】メモリ部の第２層配線５５は、Ｗ膜のプラ
グ６１が埋め込まれたスルーホール５８を通じて情報蓄
積用容量素子Ｃの上部電極４５と電気的に接続され、上
部電極４５にプレート電圧（例えばＶdd/2）を供給す
る。直接周辺回路の第２層配線５６は、Ｗ膜のプラグ６
１が埋め込まれたスルーホール５９を通じて第１層配線
２４と電気的に接続されている。

【００６４】第２層配線５３〜５６の上部には酸化シリ
コン膜６２が形成され、さらにその上部には直接周辺回
路の第３層配線６３が形成されている。これらの第３層
配線６３は、ＴｉＮ膜とＡｌ合金膜とＴｉＮ膜とを積層
した３層の導電膜で構成されている。直接周辺回路の第
３層配線６３は、Ｗ膜のプラグ６７が埋め込まれたスル
ーホール６５を通じて第２層配線５６と電気的に接続さ
れている。

【００６５】第３層配線６３の上部には酸化シリコン膜
６８が形成され、さらにその上部には第４層配線６９が
形成されている。第４層配線６９は、ＴｉＮ膜とＡｌ合
金膜とＴｉＮ膜とを積層した３層の導電膜で構成されて
いる。

【００６６】第４層配線６９の上部には、酸化シリコン
膜と窒化シリコン膜とを積層した２層の絶縁膜などで構
成されたパッシベーション膜が形成されているが、それ
らの図示は省略する。

【００６７】ところで、本実施の形態１においては、活
性領域とワード線との間に相対的な位置合わせずれが生
じた場合においても、活性領域の両端部上に隣接ワード
線の一部が重ならないように活性領域を配置している。

【００６８】すなわち、図２に示すように、メモリセル
ＭＣ1 が形成される活性領域Ｌ1 の長手方向端部と隣接
ワード線ＷＬa,ＷＬb との間の長さをＤＲＡＭの製造工
程で生じる位置合わせずれに一致させる。そして、その
位置合わせずれと, 斜線のハッチングで示すサイドウォ
ールスペーサ１１の幅ｄ1 とをほぼ同等とする。さら
に、隣接するサイドウォールスペーサ１１, １１間の長
さＸ1 をサイドウォールスペーサ１１の幅よりも所定量
だけ大きくする。

【００６９】本実施の形態１において、活性領域Ｌ1 と
ワード線ＷＬとの位置合わせが最も良好な場合を図３お
よび図４に示す。なお、図４は図３のIV−IV線の断面図
である。

【００７０】この場合、ＤＲＡＭ製造時の位置合わせず
れの最大値が、例えば0.０８μｍ程度であったので、活
性領域Ｌ1 の長手方向端部と隣接ワード線ＷＬb の側面
との間の距離を、例えば0.０８μｍ程度に設定してあ
る。したがって、サイドウォールスペーサ１１の幅も、
例えば0.０８μｍ程度である。

【００７１】また、ワード線ＷＬの幅は、例えば0.３μ
ｍ程度、ワード線ＷＬ間の長さは、例えば0.３μｍ程度
である。したがって、隣接するサイドウォールスペーサ
１１間の長さは、サイドウォールスペーサ１１の幅ｄ1
よりも大きく、例えば0.１４μｍ程度である。

【００７２】図３および図４に示すように、活性領域Ｌ
１は隣接ワード線ＷＬa,ＷＬb に挟まれて配置され、活
性領域Ｌ1 の両端部は各々の隣接ワード線ＷＬa,ＷＬb
から位置合わせずれ量分だけ離間しており、活性領域Ｌ
1 の両端部上に隣接ワード線ＷＬa,ＷＬb が重なってい
ない。

【００７３】なお、図４において半導体領域９は、半導
体領域９ａとその領域中の不純物と同一導電形の不純物
（リン等）がそれよりも高濃度に含有された半導体領域
９ｂとから構成されている。この半導体領域９ｂは、主
としてプラグ２８との電気的な接続状態を良好にするた
めの領域である。また、分離領域５は、分離溝５ａ内に
分離膜５ｂが埋め込まれて形成されている。分離膜５ｂ
は、分離溝５ａの内面に接触するように形成された薄い
絶縁膜５ｂ1 と、その内側の埋込絶縁膜５ｂ2とからな
る。なお、薄い絶縁膜５ｂ1 および埋込絶縁膜５ｂ2
は、例えばＳｉＯ₂等からなる。

【００７４】次に、本実施の形態１において、活性領域
Ｌ1 とワード線ＷＬとの相対的な位置が最も大きくずれ
てしまった場合を図５および図６に示す。なお、図６は
図５のVI−VI線の断面図である。

【００７５】この場合、ＤＲＡＭ製造時の位置合わせず
れの最大値とサイドウォールスペーサ１１の幅とを同等
としているので、活性領域Ｌ1 とワード線ＷＬとの相対
位置が最も大きくずれてしまった場合においても、活性
領域Ｌ1 の長手方向端部（図５および図６の右側）の位
置はサイドウォールスペーサ１１の幅の範囲内にとどま
る。したがって、最悪の場合であっても、活性領域Ｌ1
の端部上に隣接ワード線ＷＬb が重ならない。このた
め、隣接ワード線ＷＬb の電位が、注目するビット（メ
モリセルＭＣ1 ）の接合電界に与える影響を小さくする
ことができる。また、接合端部Ａの曲率をほぼ無限大に
することができるので、その接合電界が曲率の影響を受
けて増大することが殆どない。したがって、上述したメ
モリセルＭＣ1 の情報保持時間の変動や短時間化が生じ
ない。

【００７６】図７はセル様式と情報保持時間との関係を
示している。白丸は隣接ワード線の電位が変動しない電
位固定モードであり、黒丸はその電位が変動する電位変
動モードを示している。メモリセルＭＣ1 が本実施の形
態１のセル様式であり、メモリセルＭＣ0 が本発明を用
いない場合（上述の本発明者が検討した技術）のメモリ
セル様式である。

【００７７】メモリセルＭＣ0 においては、各々のモー
ドにより情報保持時間が大きく変動し、かつ、電位変動
モードにおける情報保持時間が極端に短い。これに対し
て、本実施の形態１においては、メモリセルＭＣ1 の情
報保持時間を、いずれのモードにおいても長くすること
ができる。また、メモリセルＭＣ1 の情報保持時間の変
動量（白丸と黒丸との変化の量）の方が、メモリセルＭ
Ｃ0 の情報保持時間の変動量よりも小さいことが分か
る。

【００７８】以上により、本実施の形態１によれば、メ
モリセルＭＣ1 の活性領域Ｌ1 とワード線ＷＬとの相対
的な位置が位置ずれしてしまったとしても、ＤＲＡＭの
リフレッシュ特性を向上させることが可能となる。

【００７９】次に、本実施の形態１の半導体集積回路装
置の製造方法の一例を図８〜図３４によって説明する。

【００８０】まず、図８に示すように、ｐ型で比抵抗が
１０Ωcm程度の単結晶シリコンからなる半導体基板１を
熱処理してその表面に膜厚１０〜３０nm程度の酸化シリ
コン膜７５を形成した後、この酸化シリコン膜７５上に
ＣＶＤ（Chemical Vapor Deposition ）法で膜厚１００
〜２００nm程度の窒化シリコン膜７６を堆積する。

【００８１】続いて、図９に示すように、窒化シリコン
膜７６上に形成したフォトレジスト７７をマスクにして
素子分離領域の窒化シリコン膜７６、酸化シリコン膜７
５、半導体基板１を順次エッチングすることにより、半
導体基板１に深さ３５０〜４００nm程度の分離溝５ａを
形成する。窒化シリコン膜７６をエッチングするガス
は、例えばＣＦ₄＋ＣＨＦ₃＋ＡｒまたはＣＦ₄＋Ａｒ
を使用し、半導体基板１をエッチングするガスは、例え
ばＨＢｒ＋Ｃｌ₂＋Ｈｅ＋Ｏ₂を使用する。

【００８２】その後、熱酸化処理を施して分離溝５ａの
内面に酸化シリコン膜を形成した後、図１０に示すよう
に、半導体基板１上にＣＶＤ法で堆積した酸化シリコン
膜（上記した埋込絶縁膜５ｂに相当）７８を化学的機械
研磨(Chemical Mechanical Polishing; ＣＭＰ) 法で研
磨して分離溝５ａの内部に残すことにより、素子分離領
域５を形成する。

【００８３】その後、約１０００℃の熱処理を施して素
子分離領域５に埋め込まれた酸化シリコン膜７８をデン
シファイ（焼締め）し、続いて熱リン酸を用いたウェッ
トエッチングで半導体基板１上に残った窒化シリコン膜
７６を除去する。

【００８４】次いで、図１１に示すように、ＤＲＡＭの
メモリアレイと直接周辺回路の一部（ｎチャネル型ＭＩ
ＳＦＥＴＱn1）を形成する領域の半導体基板１にｎ型半
導体領域４を形成した後、このｎ型半導体領域４の浅い
部分を形成する領域の半導体基板１にｐ型ウエル２ａ，
２ｂを形成し、ＤＲＡＭの直接周辺回路の他の一部（ｐ
チャネル型ＭＩＳＦＥＴＱp1）を形成する領域の半導体
基板１にｎ型ウエル３を形成する。

【００８５】ｎ型半導体領域４は、半導体基板１にＰ
（リン等）をイオン打ち込みした後、約１０００℃の熱
処理でＰを引き延ばし拡散して形成する。また、ｐ型ウ
エル２ａ，２ｂとｎ型ウエ３ルは、半導体基板１の一部
にＰをイオン打ち込みし、他の一部のＢ（ホウ素）をイ
オン打ち込みした後、例えば９５０℃程度の熱処理でリ
ンとホウ素とを引き延ばし拡散して形成する。

【００８６】続いて、ｐ型ウエル２ａ，２ｂの表面とｎ
型ウエルの表面とに残った酸化シリコン膜７５をＨＦ
（フッ酸）系の洗浄液を使って除去した後、図１２に示
すように、例えば８００℃程度の湿式酸化法でｐ型ウエ
ル２ａ，２ｂの表面とｎ型ウエルの表面とに清浄なゲー
ト酸化膜６を形成する。

【００８７】その後、図１３に示すように、メモリアレ
イのゲート酸化膜６上にゲート電極８Ａ（ワード線Ｗ
Ｌ）を形成し、直接周辺回路のゲート酸化膜６上にゲー
ト電極８Ｂ, ８Ｃを形成する。ゲート電極８Ａ（ワード
線ＷＬ）およびゲート電極８Ｂ, ８Ｃを形成するには、
まず半導体基板１上にＰをドープした膜厚７０nm程度の
多結晶シリコン膜をＣＶＤ法で堆積し、その上部にスパ
ッタリング法で膜厚５０nm程度のＴｉＮ膜と膜厚１００
nm程度のＷ膜とを堆積し、さらにその上部にＣＶＤ法で
膜厚２００nm程度の窒化シリコン膜１０を堆積する。

【００８８】次に、フォトレジストをマスクにしたエッ
チングで窒化シリコン膜１０、Ｗ膜、ＴｉＮ膜および多
結晶シリコン膜をパターニングする。窒化シリコン膜１
０をエッチングするガスは、例えばＣＦ₄＋ＣＨＦ₃＋
ＡｒまたはＣＦ₄＋Ａｒを使用し、Ｗ膜をエッチングガ
スは、Ｃｌ₂＋ＳＦ₆を使用する。また、ＴｉＮ膜をエ
ッチングするガスは、Ｃｌ₂を使用し、多結晶シリコン
膜をエッチングするガスは、例えばＣｌ₂＋Ｏ₂を使用
する。

【００８９】次に、図１４に示すように、メモリアレイ
のｐ型ウエル２ａにメモリセル選択用ＭＩＳＦＥＴＱｓ
のｎ型半導体領域９（ソース、ドレイン）を形成し、直
接周辺回路のｐ型ウエル２ｂにｎチャネル型ＭＩＳＦＥ
ＴＱn1のｎ^-型半導体領域１２を形成を形成する。ま
た、直接周辺回路のｎ型ウエル３にｐチャネル型ＭＩＳ
ＦＥＴＱp1のｐ^-型半導体領域１４を形成する。ｎ型半
導体領域９およびｎ^-型半導体領域１２は、ｎ型ウエル
３を覆うフォトレジストをマスクにしてｐ型ウエル２
ａ，２ｂにＰをイオン打ち込みして形成し、ｐ^-型半導
体領域１４は、ｐ型ウエル２ａ，２ｂを覆うフォトレジ
ストをマスクにしてｎ型ウエル３にホウ素をイオン打ち
込みして形成する。

【００９０】次に、図１５に示すように、半導体基板１
上にＣＶＤ法で膜厚１０〜５０nm程度の窒化シリコン膜
１１を堆積した後、図１６に示すように、メモリアレイ
をフォトレジスト８１で覆い、直接周辺回路の窒化シリ
コン膜１１を異方性エッチングすることにより、ゲート
電極８Ｂ, ８Ｃの側壁にサイドウォールスペーサ１１ａ
を形成する。このとき、フォトレジスト８１の境界は、
メモリアレイと直接周辺回路とを隔てる素子分離領域５
の上に配置する。

【００９１】このエッチングは、素子分離領域５に埋め
込まれた酸化シリコン膜とゲート電極８Ｂ, ８Ｃ上の窒
化シリコン膜１０との削れ量を最少とするために、オー
バーエッチング量を必要最小限にとどめると共に、酸化
シリコン膜に対する選択比を大きく取れるエッチングガ
ス（例えばＣＨ₂Ｆ₂、ＣＨ₃ＦあるいはＣｌ₂＋
Ｏ₂）を使用する。

【００９２】続いて、図１７に示すように、直接周辺回
路のｐ型ウエル２ｂにｎチャネル型ＭＩＳＦＥＴＱn1の
ｎ⁺型半導体領域１３を形成し、ｎ型ウエル３にｐチャ
ネル型ＭＩＳＦＥＴＱp1のｐ⁺型半導体領域１５を形成
する。ｎ⁺型半導体領域１３は、ｐ型ウエル２ｂ、２に
Ａｓ（ヒ素）をイオン打ち込みして形成し、ｐ⁺型半導
体領域１５は、ｎ型ウエル３にホウ素をイオン打ち込み
して形成する。

【００９３】次に、図１８に示すように、半導体基板１
上にスパッタリング法で膜厚４０nm程度のＴｉ膜８２を
堆積した後、６００〜７００℃の窒素雰囲気中で熱処理
を行う。図１９に示すように、メモリアレイは、窒化シ
リコン膜１１で覆われているので、この領域ではシリサ
イド化反応が生じないのに対し、直接周辺回路では半導
体基板１が露出している箇所（ｎ⁺型半導体領域１３と
ｐ⁺型半導体領域１５）でシリサイド化反応が生じ、そ
れらの表面にＴｉシリサイ、ド（ＴｉＳｉ₂）層２０が
形成される。

【００９４】次に、未反応のＴｉ膜８２をウェットエッ
チングで除去した後、図２０に示すように、半導体基板
１上にＣＶＤ法で酸化シリコン膜２２を堆積し、次いで
化学的機械研磨法を用いて酸化シリコン膜２２の表面を
平坦化する。

【００９５】次に、図２１に示すように、フォトレジス
ト８４をマスクにしたエッチングでメモリセル選択ＭＩ
ＳＦＥＴＱｓのｎ型半導体領域９（ソース、ドレイン）
の上部の酸化シリコン膜２２を除去する。このエッチン
グは、窒化シリコン膜１０、１１に対する酸化シリコン
膜２２のエッチングレートが大きくなるような条件で行
い、ｎ型半導体領域９の上部の窒化シリコン膜１１が除
去されないようにする。

【００９６】次に、図２２に示すように、上記フォトレ
ジスト８４をマスクにしたエッチングでメモリセル選択
ＭＩＳＦＥＴＱｓのｎ型半導体領域９（ソース、ドレイ
ン）の上部の窒化シリコン膜１１と第２ゲート酸化膜７
とを除去することにより、ソース、ドレインの一方（ｎ
型半導体領域９）の上部にコンタクトホール３０を形成
し、他方（ｎ型半導体領域９）の上部にコンタクトホー
ル３１を形成する。このエッチングは、半導体基板１の
削れ量を最少とするために、オーバーエッチング量を必
要最小限にとどめると共に、シリコンに対する選択比を
大きく取れるエッチングガスを使用する。また、このエ
ッチングは、窒化シリコン膜１０が異方的にエッチング
されるような条件で行い、ゲート電極８Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜１１を残す。このようにす
ると、コンタクトホール３０、３１は、ゲート電極８Ａ
（ワード線ＷＬ）の側壁の窒化シリコン膜１１に対して
自己整合で形成される。コンタクトホール３０、３１を
窒化シリコン膜１０に対して自己整合で形成するには、
あらかじめ窒化シリコン膜１１を異方性エッチングして
ゲート電極８Ａ（ワード線ＷＬ）の側壁にサイドウォー
ルスペーサを形成しておいてもよい。

【００９７】次に、図２３に示すように、コンタクトホ
ール３０、３１の内部にプラグ２８を埋め込んだ後、プ
ラグ２８の表面にＴｉシリサイド層２９を形成する。プ
ラグ２８は、酸化シリコン膜２２の上部にリン等をドー
プした多結晶シリコン膜をＣＶＤ法で堆積し、その後、
この多結晶シリコン膜を化学的機械研磨法で研磨してコ
ンタクトホール３０、３１の内部に残すことにより形成
する。プラグ２８を構成する多結晶シリコン膜中のリン
等は、後の高温プロセスでコンタクトホール３０、３１
の底部からｎ型半導体領域９（ソース、ドレイン）に拡
散し、ｎ型半導体領域９を低抵抗化する。すなわち、こ
の拡散により上記した半導体領域９ｂ（図４および図６
を参照）を形成する。

【００９８】Ｔｉシリサイド層２９は、酸化シリコン膜
２２の上部にスパッタリング法で堆積したＴｉ膜を６０
０〜７００℃の窒素雰囲気中で熱処理することにより形
成し、その後、未反応のＴｉ膜をウェットエッチングで
除去する。

【００９９】次に、図２４に示すように、酸化シリコン
膜２２の上部にＣＶＤ法で酸化シリコン膜２３を堆積し
た後、フォトレジスト８５をマスクにしたエッチングで
コンタクトホール３０の上部の酸化シリコン膜２３を除
去する。

【０１００】次に、図２５に示すように、フォトレジス
ト８６をマスクにしたエッチングで直接周辺回路の酸化
シリコン膜２３、２２、およびゲート酸化膜６を除去す
ることにより、直接周辺回路のｎチャネル型ＭＩＳＦＥ
ＴＱn1のｎ⁺型半導体領域１３、ｐチャネル型ＭＩＳＦ
ＥＴＱp1のｐ⁺型半導体領域１５の上部にコンタクトホ
ール３２〜３５を形成する。このエッチングは、窒化シ
リコン膜１０およびサイドウォールスペーサ１１ａに対
する酸化シリコン膜のエッチングレートが大きくなるよ
うな条件で行い、コンタクトホール３２〜３５をサイド
ウォールスペーサ１１ａに対して自己整合で形成する。

【０１０１】次に、図２６に示すように、メモリアレイ
の酸化シリコン膜２３の上部にビット線ＢＬを形成し、
直接周辺回路の酸化シリコン膜２３の上部に第１層配線
２４, ２５を形成する。ビット線ＢＬおよび第１層配線
２４, ２５は、酸化シリコン膜２３の上部にスパッタリ
ング法でＴｉＮ膜とＷ膜とを堆積し、次いでＷ膜の上部
にＣＶＤ法で窒化シリコン膜４０を堆積した後、フォト
レジストをマスクにしたエッチングでこれらの膜をパタ
ーニングして形成する。

【０１０２】次に、図２７に示すように、ビット線ＢＬ
および第１層配線２４, ２５の側壁にサイドウォールス
ペーサ４１を形成し、次いでビット線ＢＬおよび第１層
配線２４, ２５の上部にＣＶＤ法で酸化シリコン膜４２
を堆積した後、フォトレジストをマスクにしたエッチン
グでコンタクトホール３１の上部の酸化シリコン膜４
２、２３を除去することにより、スルーホール４７を形
成する。サイドウォールスペーサ４１は、ビット線ＢＬ
および第１層配線２４, ２５の上部にＣＶＤ法で堆積し
た窒化シリコン膜を異方性エッチングで加工して形成す
る。また、スルーホール４７を形成するエッチングは、
窒化シリコン膜４０およびサイドウォールスペーサ４１
に対する酸化シリコン膜のエッチングレートが大きくな
るような条件で行い、スルーホール４７をサイドウォー
ルスペーサ４１に対して自己整合で形成する。

【０１０３】次に、図２８に示すように、スルーホール
４７の内部にＷ膜のプラグ４８を埋め込んだ後、その上
部に情報蓄積用容量素子の下部電極（蓄積電極）４３を
形成する。プラグ４８は、酸化シリコン膜４２の上部に
ＣＶＤ法またはスパッタリング法でＷ膜を堆積し、その
後、このＷ膜を化学的機械研磨法で研磨してスルーホー
ル４７の内部に残すことにより形成する。下部電極４３
は、同じく酸化シリコン膜４２の上部にＣＶＤ法または
スパッタリング法でＷ膜を堆積し、フォトレジストをマ
スクにしたエッチングでこのＷ膜をパターニングするこ
とにより形成する。

【０１０４】次に、図２９に示すように、下部電極（蓄
積電極）４３の上部に情報蓄積用容量素子Ｃの容量絶縁
膜４４と上部電極（プレート電極）４５を形成する。容
量絶縁膜４４と上部電極４５は、酸化シリコン膜４２の
上部にＣＶＤ法またはスパッタリング法で酸化タンタル
膜を堆積し、その上部にスパッタリング法でＴｉＮ膜を
堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜４
６を堆積した後、フォトレジストをマスクにしたエッチ
ングでこれらの膜をパターニングして形成する。

【０１０５】次に、図３０に示すように、情報蓄積用容
量素子Ｃの上部にスピン塗布法でスピンオングラス膜５
１を形成し、次いでスピンオングラス膜５１の上部にＣ
ＶＤ法で酸化シリコン膜５２を堆積した後、フォトレジ
ストをマスクにして酸化シリコン膜５２とスピンオング
ラス膜５１と窒化シリコン膜４６とをエッチングするこ
とにより、情報蓄積用容量素子Ｃの上部電極４５の上部
にスルーホール５８を形成する。このとき、同時に直接
周辺回路の酸化シリコン膜５２、スピンオングラス膜５
１、酸化シリコン膜４２、窒化シリコン膜４０をエッチ
ングすることにより、直接周辺回路の第１層配線２４の
上部にスルーホール５９を形成する。

【０１０６】次に、図３１に示すように、スルーホール
５９の内部にＷ膜のプラグ６１を埋め込んだ後、酸化シ
リコン膜５２の上部に第２層配線５３〜５６を形成す
る。メモリアレイの第２層配線５５は、スルーホール５
８を通じて情報蓄積用容量素子Ｃの上部電極４５と電気
的に接続され、直接周辺回路の第２層配線５６は、スル
ーホール５９を通じて第１層配線２４と電気的に接続さ
れる。第２層配線５３〜５６は、酸化シリコン膜５２の
上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜、Ｔｉ
Ｎ膜を堆積した後、フォトレジストをマスクにしたエッ
チングでこれらの膜をパターニングして形成する。

【０１０７】次に、図３２に示すように、第２層配線５
３〜５６の上部に酸化シリコン膜６２を堆積し、さらに
その上部に第３層配線６３を形成する。第３層配線６３
を形成するには、まず第２層配線５３〜５６の上部にＣ
ＶＤ法で酸化シリコン膜６２を堆積した後、フォトレジ
ストをマスクにして酸化シリコン膜６２をエッチングす
ることにより、直接周辺回路の第２層配線５６の上部に
スルーホール６５を形成する。続いて、スルーホール６
５の内部にＷ膜のプラグ６７を埋め込んだ後、酸化シリ
コン膜６２の上部にスパッタリング法でＴｉＮ膜、Ａｌ
合金膜、ＴｉＮ膜を堆積し、フォトレジストをマスクに
したエッチングでこれらの膜をパターニングする。直接
周辺回路の第３層配線６３は、スルーホール６５を通じ
て第２層配線５６と電気的に接続される。

【０１０８】その後、図１に示したように、第３層配線
６３の上部に酸化シリコン膜６８を堆積し、さらにその
上部に第４層配線６９を形成することにより、半導体集
積回路装置が略完成する。第４層配線６９を形成するに
は、まず第３層配線５６、５７の上部にＣＶＤ法で酸化
シリコン膜６８を堆積した後、酸化シリコン膜６８の上
部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜、ＴｉＮ
膜を堆積し、フォトレジストをマスクにしたエッチング
でこれらの膜をパターニングする。

【０１０９】このような本実施の形態１によれば、以下
の効果を得ることが可能となる。

【０１１０】(1).本発明の半導体集積回路装置によれ
ば、活性領域Ｌ1 と隣接ワード線ＷＬa,ＷＬb との相対
的な位置がずれてしまったとしても、活性領域Ｌ1 の端
部上に隣接ワード線ＷＬa,ＷＬb に重ならないように配
置することができるので、隣接ワード線ＷＬa,ＷＬb の
一部が活性領域に重なった場合にそのワード線ＷＬa,Ｗ
Ｌb の電位変動に起因して活性領域Ｌ1 における接合電
界が変動してしまったり、隣接ワード線ＷＬa,ＷＬb の
電位変動に起因するチャージポンピング現象等が生じた
りするのを抑制することが可能となる。

【０１１１】(2).上記(1) により、ＤＲＡＭのメモリセ
ルの情報保持時間の変動を抑えることができ、かつ、情
報保持時間を長くすることができるので、ＤＲＡＭのリ
フレッシュ特性を向上させることが可能となる。

【０１１２】(3).上記(1) により、活性領域Ｌ1 と隣接
ワード線ＷＬa,ＷＬb との相対的な位置合わせを緩和す
ることができるので、露光処理における位置合わせを容
易にすることが可能となる。

【０１１３】(4).上記(3) により、高い位置合わせ精度
を持つ高価な露光装置の導入や位置合わせのための高度
で新しい技術を新たに導入する必要がなくなるので、Ｄ
ＲＡＭのコスト低減を推進することが可能となる。

【０１１４】（実施の形態２）図４０および図４２は本
発明の他の実施の形態である半導体集積回路装置のメモ
リ領域の要部平面図、図４１は図４０のXXXXI −XXXXI
線の断面図、図４３は図４２のXXXXIII −XXXXIII 線の
断面図、図４４はメモリセル様式とゲート耐圧不良率と
の関係を示すグラフ図、図４５はセル様式と情報保持時
間との関係を示すグラフ図、図４６〜図５４は図４０の
半導体集積回路装置の製造工程中における要部断面図、
図５５および図５６は本発明者が検討した溝掘り埋込形
の素子分離領域の形成工程中における部分断面図であ
る。

【０１１５】まず、本実施の形態２を説明する前に、本
発明者によって検討されたＤＲＡＭの素子分離技術を図
５５および図５６によって説明する。

【０１１６】図５５および図５６は溝掘り埋込形の素子
分離領域の形成工程中における半導体基板１０１の部分
断面図を示している。

【０１１７】この技術においては、まず、図５５に示す
ように、酸化シリコン膜１０４および窒化シリコン膜１
０５のマスクパターンをエッチングマスクとして、半導
体基板１０１に分離溝１００ａを形成する。

【０１１８】続いて、図５６に示すように、酸化シリコ
ン膜１０４および窒化シリコン膜１０５をそのままにし
て、半導体基板１０１を熱酸化することにより、分離溝
１００ａの内面を含む半導体基板１０１上に酸化シリコ
ン膜１０６を形成する。

【０１１９】この際、その分離溝１００ａの端部、すな
わち、半導体基板１０１の主面と分離溝１００ａとの境
界（肩部）においては、マスクとしている窒化シリコン
膜１０４の応力の影響を受けて酸化が遅くなるために、
その肩部１０７が鋭角になる。

【０１２０】しかし、溝掘り埋込形の素子分離領域を形
成した後の工程において、活性領域における半導体基板
１０１の主面上にゲート酸化膜を形成する場合に、その
分離溝１００ａの肩部１０７が鋭角であるために、その
肩部１０７においてゲート酸化膜の膜厚が極端に薄くな
り、ゲート耐圧が劣化する問題がある。

【０１２１】しかも、その肩部１０７においてゲート酸
化膜の膜厚が薄いと、前記実施の形態１で説明したメモ
リセルのリフレッシュ特性の劣化を招き易くなる。これ
は、その肩部１０７におけるゲート酸化膜が薄いと、前
記隣接ワード線と半導体基板との距離が短くなるので、
隣接ワード線の電位変動が前記接合電界に及ぼす影響が
大きくなるためである。

【０１２２】そこで、本実施の形態２においては、例え
ばメモリセルの活性領域の配置に関しては前記実施の形
態１と同一とした状態で、例えば図４０〜図４３に示す
ように、分離溝５ａの肩部に、例えばラウンドテーパを
設けている。なお、図４０〜図４３において二点鎖線Ｒ
はテーパの領域を示している。

【０１２３】これにより、ゲート酸化膜６の膜厚が、分
離溝５ａの肩部において薄くなってしまう問題を回避す
ることができるので、ゲート酸化膜６の耐圧不良を大幅
に低減することができる。

【０１２４】図４４はセル様式とゲート耐圧不良率との
関係を示している。本実施の形態２のメモリセルＭＣ2
におけるゲート酸化膜６の耐圧不良率の方が、本発明を
用いない技術（本発明者が検討した素子分離領域の形成
技術）のメモリセルＭＣ0 のゲート酸化膜６の耐圧不良
率よりも大幅に低いことが分かる。

【０１２５】ここで、図４０および図４１は、活性領域
Ｌ1 とワード線ＷＬとの相対的な位置が良好な場合を示
している。この場合、分離溝５ａの肩部にテーパを設け
た分だけ半導体基板の半導体領域と隣接ワード線ＷＬa,
ＷＬb との距離が前記実施の形態１よりも近くなってい
る。

【０１２６】また、図４２および図４３は、活性領域Ｌ
1 とワード線ＷＬとの相対的な位置が最も大きくずれて
しまった場合を示している。分離溝５ａの肩部にテーパ
を設けたことにより、そのテーパの領域Ｒ上に隣接ワー
ド線ＷＬb の一部が重なる場合が生じる。

【０１２７】また、図４２および図４３の左側の接続孔
３１からは素子分離領域５の一部が露出するので、その
部分の埋込絶縁膜５ｂ2 および薄い絶縁膜5 ｂ1 が削れ
て、テーパ領域Ｒの一部が露出されている。ただし、本
実施の形態２においては、前記実施の形態１と同様に、
接続孔３１を窒化シリコン膜１１をマスクにして自己整
合的に形成しているので、埋込絶縁膜５ｂ2 および薄い
絶縁膜５ｂ1 が大幅に削れてしまうこともない。

【０１２８】ここで、本実施の形態２の場合におけるメ
モリセルＭＣ2 の情報保持時間について図４５を用いて
説明する。

【０１２９】図４５は前記実施の形態１で説明した図７
のグラフに本実施の形態２のメモリセルＭＣ2 の測定点
を記入したものである。白丸は隣接ワード線の電位が変
動しない電位固定モードであり、黒丸はその電位が変動
する電位変動モードを示している。

【０１３０】メモリセルＭＣ0 においては、各々のモー
ドにより情報保持時間が大きく変動し、かつ、電位変動
モードにおける情報保持時間が極端に短い。これに対し
て、本実施の形態２においては、メモリセルＭＣ2 の情
報保持時間を、いずれのモードにおいても長くすること
ができる。また、メモリセルＭＣ2 の情報保持時間の変
動量（白丸と黒丸との変化の量）を、メモリセルＭＣ0
の情報保持時間の変動量よりも小さくすることができ
る。

【０１３１】また、本実施の形態２のメモリセルＭＣ2
と、前記実施の形態１のメモリセルＭＣ1 とを比較する
と、本実施の形態２のメモリセルＭＣ2 の方が情報保持
時間の変動および短縮化が多少大きい。これは、上記し
たように、分離溝５ａの肩部にテーパを形成する分だ
け、隣接ワード線ＷＬと半導体基板１（肩部）との距離
が前記実施の形態１の場合よりも短くなるからである。

【０１３２】また、上記したように、本実施の形態２に
おいては、図４２および図４３に示すように、隣接ワー
ド線ＷＬの一部がテーパの領域Ｒ（活性領域）の一部に
重なる場合も生じる。この場合においても、図４５に示
すように、本実施の形態２におけるメモリセルＭＣ2 の
情報保持特性の方が、メモリセルＭＣ0 の情報保持特性
よりも良い理由は、例えば次のとおりである。

【０１３３】すなわち、分離溝５ａの肩部にテーパを設
けたことにより、メモリセルＭＣ0の場合に比べて、そ
の肩部上に形成される薄い絶縁膜５ａの厚さをある程度
確保でき、かつ、その肩部における半導体基板１と隣接
ワード線Ｗｌa,ＷＬb との間の距離を長くすることがで
きるので、活性領域Ｌ1 における接合電界が、隣接ワー
ド線ＷＬa,ＷＬb の電位変化から受ける影響を小さくす
ることができるからである。

【０１３４】次に、本実施の形態２の半導体集積回路装
置の製造方法の一例を図４６〜図５４によって説明す
る。

【０１３５】まず、図４６に示すように、例えばｐ型で
比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体
基板１を熱処理してその表面に膜厚１０〜３０nm程度の
酸化シリコン膜７５を形成した後、この酸化シリコン膜
７５上にＣＶＤ（Chemical Vapor Deposition ）法で膜
厚１００〜2 ００nm程度の窒化シリコン膜７６を堆積す
る。

【０１３６】続いて、その窒化シリコン膜７６上に形成
したフォトレジスト７７をマスクにして素子分離領域の
窒化シリコン膜７６、酸化シリコン膜７５をエッチング
除去することにより、図４７に示すように、活性領域上
に酸化シリコン膜７５および窒化シリコン膜７６のパタ
ーンを形成する。なお、窒化シリコン膜７６をエッチン
グするガスは、例えばＣＦ₄＋ＣＨＦ₃＋ＡｒまたはＣ
Ｆ₄＋Ａｒを使用する。

【０１３７】その後、図４８に示すように、半導体基板
１上に、例えば膜厚２０ｎｍ程度の酸化シリコン膜８７
をＣＶＤ法等によって堆積した後、その酸化シリコン膜
８７をエッチバックすることにより、図４９に示すよう
に、酸化シリコン膜７５および窒化シリコン膜７６のパ
ターンの側面にサイドウォールスペーサ８７ａを形成す
る。

【０１３８】次いで、この酸化シリコン膜７５および窒
化シリコン膜７６のパターンと、その側面のサイドウォ
ールスペーサ８７ａをエッチングマスクとして、そこか
ら露出する半導体基板１部分をエッチングすることによ
り、図５０に示すように、半導体基板１に深さ３５０〜
４００nm程度の分離溝５ａを形成する。この際、半導体
基板１をエッチングするガスは、例えばＨＢｒ＋Ｃｌ₂
＋Ｈｅ＋Ｏ₂を使用する。

【０１３９】続いて、サイドウォールスペーサ８７ａを
除去する。これにより、分離溝５ａの肩部には酸化シリ
コン膜７５および窒化シリコン膜７６のパターンが形成
されておらず、半導体基板１の主面が露出される状態と
なる。

【０１４０】この後、半導体基板１に対して、例えば膜
厚が２０ｎｍ程度の熱酸化膜が形成されるように熱酸化
処理を施すことにより、図５１に示すように、例えば酸
化シリコン等からなる薄い絶縁膜５ｂ1 を分離溝５ａの
内面および肩部に形成する。

【０１４１】この際、本実施の形態２においては、分離
溝５ａの肩部に窒化シリコン膜７６が形成されていない
ので、分離溝５ａの肩部における酸化が遅れず良好に進
むので、その分離溝５ａの肩部にラウンドテーパを形成
することができるとともに、その肩部上に通常よりも厚
めの絶縁膜５ｂ1 を形成することが可能となっている。

【０１４２】次いで、図５２に示すように、半導体基板
１上に酸化シリコン膜（上記した埋込絶縁膜５ｂに相
当）７８をＣＶＤ法で堆積した後、それを化学的機械研
磨(Chemical Mechanical Polishing; ＣＭＰ) 法で研磨
して分離溝５ａの内部に残すことにより、図５３に示す
ように、埋込絶縁膜５ｂ2 を形成し素子分離領域５を形
成する。

【０１４３】その後、例えば約１０００℃の熱処理を施
して素子分離領域５に埋め込まれた埋込絶縁膜５ｂ2 を
デンシファイ（焼締め）し、続いて熱リン酸を用いたウ
ェットエッチングで半導体基板１上に残った窒化シリコ
ン膜７６（図５２参照）を除去する。

【０１４４】次いで、前記実施の形態１と同様にして、
図５４に示すように、ＤＲＡＭのメモリアレイと直接周
辺回路の一部（ｎチャネル型ＭＩＳＦＥＴＱn1（図１参
照））を形成する領域の半導体基板１にｎ型半導体領域
４を形成した後、このｎ型半導体領域４の浅い部分を形
成する領域の半導体基板１にｐ型ウエル２ａ，２ｂを形
成し、ＤＲＡＭの直接周辺回路の他の一部（ｐチャネル
型ＭＩＳＦＥＴＱp1（図１参照））を形成する領域の半
導体基板１にｎ型ウエルを形成する。

【０１４５】続いて、ｐ型ウエル２ａ，２ｂの表面とｎ
型ウエルの表面とに残った酸化シリコン膜７５をＨＦ
（フッ酸）系の洗浄液を使って除去した後、例えば８０
０℃程度の湿式酸化法により、ｐ型ウエル２ａ，２ｂの
表面上にゲート酸化膜６を形成する。

【０１４６】その後、半導体基板１上にＰをドープした
膜厚７０nm程度の多結晶シリコン膜をＣＶＤ法で堆積
し、その上部にスパッタリング法で膜厚５０nm程度のＴ
ｉＮ膜と膜厚１００nm程度のＷ膜とを堆積し、さらにそ
の上部にＣＶＤ法で膜厚２００nm程度の窒化シリコン膜
１０を堆積する。

【０１４７】次いで、フォトレジストをマスクにしたエ
ッチングで窒化シリコン膜１０、Ｗ膜、ＴｉＮ膜および
多結晶シリコン膜をパターニングする。これにより、メ
モリアレイのゲート酸化膜６上にゲート電極８Ａ（ワー
ド線ＷＬ）を形成し、直接周辺回路のゲート酸化膜６上
にゲート電極８Ｂ, ８Ｃ（図１参照）を形成する。

【０１４８】なお、窒化シリコン膜１０をエッチングす
るガスは、例えばＣＦ₄＋ＣＨＦ₃＋ＡｒまたはＣＦ₄
＋Ａｒを使用し、Ｗ膜をエッチングガスは、Ｃｌ₂＋Ｓ
Ｆ₆を使用する。また、ＴｉＮ膜をエッチングするガス
は、Ｃｌ₂を使用し、多結晶シリコン膜をエッチングす
るガスは、例えばＣｌ₂＋Ｏ₂を使用する。

【０１４９】以降は、前記実施の形態１で説明した半導
体集積回路装置の製造方法と同じなので説明を省略す
る。

【０１５０】このように、本実施の形態２によれば、以
下の効果を得ることが可能となる。

【０１５１】(1).溝掘り埋込形の素子分離領域５の分離
溝５ａの肩部にテーパを設けたことにより、活性領域に
おける半導体基板上にゲート酸化膜６を形成する場合
に、分離溝５ａの肩部近傍に形成されるゲート酸化膜６
が薄くなってしまうのを防止することが可能となる。

【０１５２】(2).溝掘り埋込形の素子分離領域を形成す
る場合に、窒化シリコン膜７６のマスクパターンの側面
にサイドウォールスペーサ８７ａを形成した後、そのマ
スクパターンおよびサイドウォールスペーサ８７ａをエ
ッチングマスクとして、半導体基板１に分離溝５ａを形
成し、さらに、その半導体基板１を熱酸化して分離溝５
ａの内壁面を含む半導体基板１の主面に酸化膜を形成す
ることにより、分離溝５ａの肩部上には耐酸化性膜から
なるマスクパターンが形成されていないために、熱酸化
処理に際してその肩部において酸化の進行が遅延しない
ようにすることができ、その肩部にテーパを形成するこ
とができる。このため、活性領域における半導体基板１
上にゲート酸化膜６を形成する場合に、分離溝の肩部近
傍においてゲート酸化膜６が薄くなってしまうのを防止
することが可能となる。

【０１５３】(3).上記(1) 、(2) により、活性領域上に
形成されるメモリセル選択ＭＩＳＦＥＴＱｓのゲート酸
化膜６の耐圧を向上させることが可能となる。したがっ
て、メモリセル選択ＭＩＳＦＥＴＱｓの性能および信頼
性を向上させることが可能となる。

【０１５４】(4).上記(1) 、(2) により、活性領域Ｌ1
と隣接ワード線ＷＬとの間に介在される絶縁膜を厚くす
ることができ、かつ、活性領域Ｌ1 と隣接ワード線ＷＬ
との距離を大きくすることができるので、隣接ワード線
ＷＬの電位変動に起因する活性領域の接合電界の変動や
チャージポンピング現象等の不具合を抑制することが可
能となる。したがって、ＤＲＡＭのメモリセルにおける
情報保持特性を向上させることができるので、ＤＲＡＭ
のリフレッシュ特性を向上させることが可能となる。

【０１５５】（実施の形態３）図５７、図５８および図
６０は本発明の他の実施の形態である半導体集積回路装
置のメモリ領域の要部平面図、図５９は図５８のXXXXXI
X −XXXXXIX 線の断面図、図６１は図６０のXXXXXXI −
XXXXXXI 線の断面図、図６２はセル様式と情報保持時間
との関係を示すグラフ図、図６３はセル様式とゲート絶
縁膜の耐圧との関係を示すグラフ図である。

【０１５６】前記実施の形態２においては、溝掘り埋込
形の素子分離領域の分離溝の肩部にテーパを設けた場合
について説明した。この場合、前記したようにテーパを
設けた分だけ活性領域と隣接ワード線との距離が短くな
り、情報保持特性が前記実施の形態１の場合よりも多少
劣化することが見出された。

【０１５７】そこで、本実施の形態３においては、前記
実施の形態１において説明した活性領域の配置と同一に
した状態で、図５７のメモリセルＭＣ3 に示すように、
溝掘り埋込形の素子分離領域における分離溝の肩部にテ
ーパ領域Ｒを設けることを考慮して、活性領域Ｌ2 の両
端部を、そのテーパの寸法を考慮した長さＸ2 だけ隣接
ワード線ＷＬa,ＷＬb から離間する方向に縮めている。

【０１５８】図５８および図５９のメモリセルＭＣ3 に
おいては、活性領域Ｌ2 とワード線ＷＬとの相対的な位
置が良好な場合を示している。この場合、活性領域Ｌ2
の端部上に隣接ワード線ＷＬa,ＷＬb が重なっていな
い。

【０１５９】また、図６０および図６１のメモリセルＭ
Ｃ3 においては、活性領域Ｌ2 とワード線ＷＬとの相対
的な位置が最も大きくずれてしまった場合を示してい
る。この場合も活性領域Ｌ2 の端部上に隣接ワード線Ｗ
Ｌa,ＷＬb が重ならないようにすることができる。

【０１６０】また、図６０および図６１の左側の接続孔
３１からは素子分離領域５の一部が露出するので、その
部分の埋込絶縁膜５ｂ2 および薄い絶縁膜5 ｂ1 が削れ
て、テーパ領域Ｒの一部が露出されている。ただし、本
実施の形態３においては、前記実施の形態１と同様に、
接続孔３１を、窒化シリコン膜１１をマスクにして自己
整合的に形成しているので、埋込絶縁膜５ｂ2 および薄
い絶縁膜５ｂ1 が大幅に削れてしまうこともない。

【０１６１】ここで、本実施の形態３の場合におけるメ
モリセルＭＣ3 の情報保持時間について図６２を用いて
説明する。

【０１６２】図６２は前記実施の形態２で説明した図４
５のグラフに本実施の形態３のメモリセルＭＣ3 の測定
点を記入したものである。白丸は隣接ワード線の電位が
変動しない電位固定モードであり、黒丸はその電位が変
動する電位変動モードを示している。

【０１６３】メモリセルＭＣ0 においては、各々のモー
ドにより情報保持時間が大きく変動し、かつ、電位変動
モードにおける情報保持時間が極端に短い。これに対し
て、本実施の形態３においては、メモリセルＭＣ0 の情
報保持時間を、いずれのモードにおいても長くすること
ができる。また、メモリセルＭＣ3 の情報保持時間の変
動量（白丸と黒丸との変化の量）を、メモリセルＭＣ0
の情報保持時間の変動量よりも小さくすることができ
る。

【０１６４】また、本実施の形態３のメモリセルＭＣ3
と、前記実施の形態１のメモリセルＭＣ1 とを比較する
と、本実施の形態３のメモリセルＭＣ3 の方が情報保持
時間の変動を小さくすることができ、かつ、情報保持時
間を長くすることが可能となる。すなわち、本実施の形
態３のメモリセルＭＣ3 が最も情報保持特性を良好にす
ることが可能となっている。これは、上記したように分
離溝５ａの肩部にテーパを形成する分を考慮して活性領
域Ｌ2 を配置したことによる。

【０１６５】なお、本実施の形態３の半導体集積回路装
置の製造方法については、前記実施の形態２と同一なの
で説明を省略する。

【０１６６】また、図６３は、セル様式とゲート耐圧不
良率との関係を示している。本実施の形態３のメモリセ
ルＭＣ3 におけるゲート酸化膜６の耐圧不良率の方が、
本発明を用いない技術（本発明者が検討した素子分離領
域の形成技術）のメモリセルＭＣ0 のゲート酸化膜６の
耐圧不良率よりも大幅に低いことが分かる。また、前記
実施の形態２と比較した場合は、ほぼ同じであることが
分かる。

【０１６７】このように、本実施の形態３においては、
前記実施の形態２で得られた効果の他に、メモリセルＭ
Ｃ3 の情報保持特性をさらに向上させることができるの
で、ＤＲＡＭのリフレッシュ特性をさらに向上させるこ
とが可能となる、という効果が得られる。

【０１６８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１６９】例えば前記実施の形態１〜３においては、
ビット線の上層に情報蓄積用容量素子を設けた場合につ
いて説明したが、これに限定されるものではなく、ビッ
ト線の下層に情報蓄積用容量素子を設ける構造としても
良い。

【０１７０】また、前記実施の形態１〜３においては、
ビット線の表面にも窒化膜を設けた場合について説明し
たが、これに限定されるものではなく、ビット線の表面
を窒化膜で覆わない構造としても良い。

【０１７１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である２５６
Ｍ・ＤＲＡＭ技術に適用した場合について説明したが、
それに限定されるものではなく、例えば６４Ｍ・ＤＲＡ
ＭやＤＲＡＭと論理回路とを同一半導体基板上に設ける
論理付きＤＲＡＭ技術等に適用できる。

【０１７２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１７３】(1).本発明の半導体集積回路装置によれ
ば、活性領域は、その活性領域と隣接ワード線との相対
的な位置ずれが生じたとしても、その活性領域の端部が
隣接ワード線に重ならないようにして配置されているこ
とにより、隣接ワード線の一部が活性領域に重なった場
合にそのワード線の電位変動に起因して活性領域におけ
る接合電界が変動したり、チャージポンピング現象が生
じたりするのを抑制することが可能となる。

【０１７４】(2).上記(1) により、ＤＲＡＭのメモリセ
ルにおける情報保持時間の変動を抑制することができ、
かつ、その情報保持時間を長くすることができるので、
ＤＲＡＭを有する半導体集積回路装置のリフレッシュ特
性を向上させることが可能となる。

【０１７５】(3).本発明の半導体集積回路装置によれ
ば、分離領域を分離溝内に絶縁膜を埋め込むことで構成
し、かつ、その分離溝の肩部にテーパを設けたことによ
り、活性領域における半導体基板上にゲート絶縁膜を形
成する場合に、分離溝の肩部近傍においてゲート絶縁膜
が薄くなってしまうのを防止することが可能となる。

【０１７６】(4).上記(3) により、活性領域上に形成さ
れるメモリセル選択ＭＩＳＦＥＴのゲート絶縁膜の耐圧
を向上させることが可能となる。

【０１７７】(5).上記(3) により、活性領域と隣接ワー
ド線との間に介在される絶縁膜の厚さを厚くすることが
でき、かつ、活性領域と隣接ワード線との間の距離を長
くすることができるので、隣接ワード線の電位変動に起
因する活性領域の接合電界の変動やチャージポンピング
現象等の不具合を抑制することが可能となる。したがっ
て、ＤＲＡＭのメモリセルの情報保持特性を向上させる
ことができるので、ＤＲＡＭを有する半導体集積回路装
置のリフレッシュ特性を向上させることが可能となる。

【０１７８】(6).本発明の半導体集積回路装置の製造方
法によれば、溝掘り埋込形の分離領域を形成する場合
に、前記マスクパターンの側面に側壁絶縁膜を形成した
後、そのマスクパターンおよび側壁絶縁膜をエッチング
マスクとして、半導体基板に分離溝を形成し、さらに、
その半導体基板を熱酸化して分離溝の内壁面を含む半導
体基板の主面に酸化膜を形成することにより、分離溝の
肩部上には耐酸化性膜からなるマスクパターンが形成さ
れていないために、熱酸化処理に際してその肩部におい
て酸化の進行が遅延しないようにすることができ、その
肩部にテーパを形成することができる。このため、活性
領域における半導体基板上にゲート絶縁膜を形成する場
合に、分離溝の肩部近傍においてゲート絶縁膜が薄くな
ってしまうのを防止することが可能となる。

【０１７９】(7).上記(6) により、活性領域上に形成さ
れるメモリセル選択ＭＩＳＦＥＴのゲート絶縁膜の耐圧
を向上させることが可能となる。

【０１８０】(8).上記(6) により、活性領域と隣接ワー
ド線との間に介在される絶縁膜の厚さを厚くすることが
でき、かつ、活性領域と隣接ワード線との間の距離を長
くすることができるので、隣接ワード線の電位変動に起
因する活性領域の接合電界の変動やチャージポンピング
現象等の不具合を抑制することが可能となる。したがっ
て、ＤＲＡＭのメモリセルの情報保持特性を向上させる
ことができるので、ＤＲＡＭを有する半導体集積回路装
置のリフレッシュ特性を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。

【図２】図１の半導体集積回路装置のメモリ領域の要部
平面図である。

【図３】図１の半導体集積回路装置のメモリ領域の要部
平面図である。

【図４】図３のIV−IV線の断面図である。

【図５】図１の半導体集積回路装置のメモリ領域の要部
平面図である。

【図６】図５のVI−VI線の断面図である。

【図７】本実施の形態のメモリセルと情報保持時間の関
係と、本発明者が検討したメモリセルと情報保持時間と
の関係を比較して示すグラフ図である。

【図８】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。

【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。

【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。

【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中における要部断面図である。

【図１３】図１の半導体集積回路装置の図１２に続く製
造工程中における要部断面図である。

【図１４】図１の半導体集積回路装置の図１３に続く製
造工程中における要部断面図である。

【図１５】図１の半導体集積回路装置の図１４に続く製
造工程中における要部断面図である。

【図１６】図１の半導体集積回路装置の図１５に続く製
造工程中における要部断面図である。

【図１７】図１の半導体集積回路装置の図１６に続く製
造工程中における要部断面図である。

【図１８】図１の半導体集積回路装置の図１６に続く製
造工程中における要部断面図である。

【図１９】図１の半導体集積回路装置の図１７に続く製
造工程中における要部断面図である。

【図２０】図１の半導体集積回路装置の図１８に続く製
造工程中における要部断面図である。

【図２１】図１の半導体集積回路装置の図２０に続く製
造工程中における要部断面図である。

【図２２】図１の半導体集積回路装置の図２１に続く製
造工程中における要部断面図である。

【図２３】図１の半導体集積回路装置の図２２に続く製
造工程中における要部断面図である。

【図２４】図１の半導体集積回路装置の図２３に続く製
造工程中における要部断面図である。

【図２５】図１の半導体集積回路装置の図２４に続く製
造工程中における要部断面図である。

【図２６】図１の半導体集積回路装置の図２５に続く製
造工程中における要部断面図である。

【図２７】図１の半導体集積回路装置の図２６に続く製
造工程中における要部断面図である。

【図２８】図１の半導体集積回路装置の図２７に続く製
造工程中における要部断面図である。

【図２９】図１の半導体集積回路装置の図２８に続く製
造工程中における要部断面図である。

【図３０】図１の半導体集積回路装置の図２９に続く製
造工程中における要部断面図である。

【図３１】図１の半導体集積回路装置の図３０に続く製
造工程中における要部断面図である。

【図３２】図１の半導体集積回路装置の図３１に続く製
造工程中における要部断面図である。

【図３３】本発明者が検討したＤＲＡＭのメモリセル技
術の説明図である。

【図３４】本発明者が検討したＤＲＡＭのメモリセル技
術の説明図である。

【図３５】本発明者が検討したＤＲＡＭのメモリセル技
術の説明図である。

【図３６】本発明者が検討したＤＲＡＭのメモリセル技
術の説明図である。

【図３７】本発明者が検討したＤＲＡＭのメモリセル技
術の説明図である。

【図３８】本発明者が検討したＤＲＡＭのメモリセル技
術の説明図である。

【図３９】本発明者が検討したＤＲＡＭのメモリセル技
術の説明図である。

【図４０】本発明の他の実施の形態である半導体集積回
路装置のメモリ領域の要部平面図である。

【図４１】図４０のXXXXI −XXXXI 線の断面図である。

【図４２】本発明の他の実施の形態である半導体集積回
路装置のメモリ領域の要部平面図である。

【図４３】図４２のXXXXIII −XXXXIII 線の断面図であ
る。

【図４４】メモリセル様式とゲート耐圧不良率との関係
を示すグラフ図である。

【図４５】セル様式と情報保持時間との関係を示すグラ
フ図である。

【図４６】図４０の半導体集積回路装置の製造工程中に
おける要部断面図である。

【図４７】図４０の半導体集積回路装置の図４６に続く
製造工程中における要部断面図である。

【図４８】図４０の半導体集積回路装置の図４７に続く
製造工程中における要部断面図である。

【図４９】図４０の半導体集積回路装置の図４８に続く
製造工程中における要部断面図である。

【図５０】図４０の半導体集積回路装置の図４９に続く
製造工程中における要部断面図である。

【図５１】図４０の半導体集積回路装置の図５０に続く
製造工程中における要部断面図である。

【図５２】図４０の半導体集積回路装置の図５１に続く
製造工程中における要部断面図である。

【図５３】図４０の半導体集積回路装置の図５２に続く
製造工程中における要部断面図である。

【図５４】図４０の半導体集積回路装置の図５３に続く
製造工程中における要部断面図である。

【図５５】本発明者が検討した溝掘り埋込形の素子分離
領域の形成工程中における部分断面図である。

【図５６】本発明者が検討した溝掘り埋込形の素子分離
領域の形成工程中における部分断面図である。

【図５７】本発明の他の実施の形態である半導体集積回
路装置のメモリ領域の要部平面図である。

【図５８】本発明の他の実施の形態である半導体集積回
路装置のメモリ領域の要部平面図である。

【図５９】図５８のXXXXXIX −XXXXXIX 線の断面図であ
る。

【図６０】本発明の他の実施の形態である半導体集積回
路装置のメモリ領域の要部平面図である。

【図６１】図６０のXXXXXXI −XXXXXXI 線の断面図であ
る。

【図６２】セル様式と情報保持時間との関係を示すグラ
フ図である。

【図６３】セル様式とゲート絶縁膜の耐圧との関係を示
すグラフ図である。

【符号の説明】

１半導体基板２ｐ型ウエル２ａメモリセル用のｐ型ウエル２ｂ直接周辺用のｐ型ウエル３ｎ型ウエル４ｎ型半導体領域５素子分離領域５ａ分離溝５ｂ1 薄い絶縁膜５ｂ2 埋込絶縁膜６ゲート酸化膜８Ａ〜８Ｃゲート電極１０窒化シリコン膜１１窒化シリコン膜１１ａサイドウォールスペーサ１２ｎ^-型半導体領域１３ｎ⁺型半導体領域１４ｐ^-型半導体領域１５ｐ⁺型半導体領域２０Ｔｉシリサイド層２２酸化シリコン膜２３酸化シリコン膜２４, ２５第１層配線２８プラグ２９Ｔｉシリサイド層３０コンタクトホール３１コンタクトホール３２コンタクトホール３３コンタクトホール３４コンタクトホール３５コンタクトホール４０窒化シリコン膜４１サイドウォールスペーサ４２酸化シリコン膜４３下部電極（蓄積電極）４４容量絶縁膜４５プレート電極４６窒化シリコン膜４７スルーホール４８プラグ５１スピンオングラス膜５２酸化シリコン膜５３〜５６第２層配線５８スルーホール５９スルーホール６１プラグ６２酸化シリコン膜６３第３層配線６５スルーホール６７プラグ６８酸化シリコン膜６９第４層配線７５酸化シリコン膜７６窒化シリコン膜７７フォトレジスト７８酸化シリコン膜８１フォトレジスト８２チタン膜８４フォトレジスト８５フォトレジスト８６フォトレジスト８７酸化シリコン膜８７ａサイドウォールスペーサ１００素子分離領域１００ａ分離溝１００ｂ分離膜１０１半導体基板ＭＣ1 〜ＭＣ3 メモリセルＱｓメモリセル選択用ＭＩＳＦＥＴＱn1 ｎチャネル型ＭＩＳＦＥＴＱp1 ｐチャネル型ＭＩＳＦＥＴＣ情報蓄積用容量素子Ｒテーパ領域

Claims

【特許請求の範囲】

【請求項１】メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とで構成されるＤ
ＲＡＭを有する半導体集積回路装置であって、前記メモ
リセル選択用ＭＩＳＦＥＴが形成される活性領域は、そ
の活性領域と隣接ワード線との相対的位置がずれたとし
ても、その活性領域の端部が隣接ワード線に重ならない
ようにして半導体基板上に配置されていることを特徴と
する半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記活性領域を規定する分離領域が、前記半導体
基板に形成された分離溝内に分離膜を埋め込むことによ
って構成されていることを特徴とする半導体集積回路装
置。
【請求項３】請求項２記載の半導体集積回路装置にお
いて、前記分離溝の肩部にテーパを設けたことを特徴と
する半導体集積回路装置。
【請求項４】メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とで構成されるＤ
ＲＡＭを有する半導体集積回路装置であって、（ａ）前
記メモリセル選択用ＭＩＳＦＥＴが形成される活性領域
と、（ｂ）前記活性領域の延在方向に対して交差する方
向に延びる複数のワード線と、（ｃ）前記複数のワード
線の表面を被覆する窒化膜と、（ｄ）前記窒化膜とは異
なる材料からなり、前記窒化膜および複数のワード線を
被覆するように前記半導体基板上に堆積された絶縁膜
と、（ｅ）前記活性領域が露出するように前記絶縁膜に
穿孔された接続孔であって、前記絶縁膜と前記窒化膜と
のエッチング選択比を大きくした状態でのエッチング処
理により自己整合的に穿孔された接続孔とを備え、
（ｆ）前記活性領域は、その活性領域と隣接ワード線と
の相対的な位置がずれたとしても、活性領域の端部が隣
接ワード線に重ならないようにして半導体基板上に配置
されていることを特徴とする半導体集積回路装置。
【請求項５】請求項４記載の半導体集積回路装置にお
いて、前記活性領域の端部と隣接ワード線との間の距離
を、その活性領域と隣接ワード線との合わせずれ寸法以
上とし、前記窒化膜において前記複数のワード線の各々
の側面に被覆された側面部の幅を前記合わせずれ寸法に
設定し、かつ、互いに隣接する前記窒化膜の側面部の間
の距離を、前記窒化膜の側面部の幅よりも大きくしたこ
とを特徴とする半導体集積回路装置。
【請求項６】請求項４記載の半導体集積回路装置にお
いて、前記活性領域を規定する分離領域が、前記半導体
基板に形成された分離溝内に分離膜を埋め込むことによ
って構成され、かつ、前記分離溝の肩部にテーパを設け
たことを特徴とする半導体集積回路装置。
【請求項７】メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とで構成されるＤ
ＲＡＭを有する半導体集積回路装置の製造方法であっ
て、（ａ）半導体基板を熱酸化してその主面に酸化膜を
形成した後、前記酸化膜上に耐酸化性膜を堆積する工程
と、（ｂ）前記酸化膜および耐酸化性膜において分離領
域にあたる部分を選択的にエッチング除去することによ
り、前記半導体基板上に前記酸化膜と前記耐酸化性膜と
の積層膜からなるマスクパターンを形成する工程と、
（ｃ）前記マスクパターンの形成後における半導体基板
上に絶縁膜を堆積した後、その絶縁膜をエッチバックす
ることにより、前記マスクパターンの側面に側壁絶縁膜
を形成する工程と、（ｄ）前記側壁絶縁膜の形成後、前
記マスクパターンおよび側壁絶縁膜をエッチングマスク
として、前記半導体基板に分離溝を形成する工程と、
（ｅ）前記分離溝の形成後、前記側壁絶縁膜を除去した
後に前記半導体基板を熱酸化することにより、前記分離
溝の内壁面を含む半導体基板の主面に酸化膜を形成する
工程と、（ｆ）前記分離溝の内壁面を含む半導体基板の
主面に酸化膜を形成した後、前記半導体基板上に絶縁膜
を堆積して分離溝の内部に絶縁膜を埋め込む工程と、
（ｇ）前記分離溝内に絶縁膜を埋め込む工程の後、その
絶縁膜を分離溝の内部のみに残るようにエッチバックす
ることにより分離領域を形成する工程と、（ｈ）前記分
離領域形成工程後、前記マスクパターンを除去した後、
その分離領域によって規定される活性領域上に前記メモ
リセル選択ＭＩＳＦＥＴを形成する工程とを有すること
を特徴とする半導体集積回路装置の製造方法。
【請求項８】メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とで構成されるＤ
ＲＡＭを有する半導体集積回路装置の製造方法であっ
て、（ａ）半導体基板を熱酸化してその主面に酸化膜を
形成した後、前記酸化膜上に耐酸化性膜を堆積する工程
と、（ｂ）前記酸化膜および耐酸化性膜において分離領
域にあたる部分を選択的にエッチング除去することによ
り、前記半導体基板上に前記酸化膜と前記耐酸化性膜と
の積層膜からなるマスクパターンを形成する工程と、
（ｃ）前記マスクパターンの形成後における半導体基板
上に絶縁膜を堆積した後、その絶縁膜をエッチバックす
ることにより、前記マスクパターンの側面に側壁絶縁膜
を形成する工程と、（ｄ）前記側壁絶縁膜の形成後、前
記マスクパターンおよび側壁絶縁膜をエッチングマスク
として、前記半導体基板に分離溝を形成する工程と、
（ｅ）前記分離溝の形成後、前記側壁絶縁膜を除去した
後に前記半導体基板を熱酸化することにより、前記分離
溝の内壁面を含む半導体基板の主面に酸化膜を形成する
工程と、（ｆ）前記分離溝の内壁面を含む半導体基板の
主面に酸化膜を形成した後、前記半導体基板上に絶縁膜
を堆積して分離溝の内部に絶縁膜を埋め込む工程と、
（ｇ）前記分離溝内に絶縁膜を埋め込む工程の後、その
絶縁膜を分離溝の内部のみに残るようにエッチバックす
ることにより、前記メモリセル選択ＭＩＳＦＥＴが形成
される活性領域を規定する分離領域を形成する工程と、
（ｈ）前記分離領域形成後の半導体基板上に複数のワー
ド線を形成する工程と、（ｉ）前記複数のワード線の表
面を窒化膜によって被覆する工程と、（ｊ）前記窒化膜
被覆工程後の半導体基板上に、前記窒化膜とは異なる材
料からなる層間絶縁膜を堆積する工程と、（ｋ）前記層
間絶縁膜と前記窒化膜とのエッチング選択比を大きくし
た状態でエッチング処理を施すことにより、前記層間絶
縁膜に前記活性領域が露出するような接続孔を穿孔する
工程とを有することを特徴とする半導体集積回路装置の
製造方法。
【請求項９】請求項８記載の半導体集積回路装置の製
造方法において、前記活性領域は、その活性領域と隣接
ワード線との相対的な位置がずれたとしても、その活性
領域の端部が隣接ワード線に重ならないようにして半導
体基板上に配置されていることを特徴とする半導体集積
回路装置の製造方法。