JPH1117144A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JPH1117144A JPH1117144A JP9170747A JP17074797A JPH1117144A JP H1117144 A JPH1117144 A JP H1117144A JP 9170747 A JP9170747 A JP 9170747A JP 17074797 A JP17074797 A JP 17074797A JP H1117144 A JPH1117144 A JP H1117144A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- groove
- lower electrode
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 筒形に加工された情報蓄積用容量素子の下部
電極の機械的強度を大きくして剥がれや倒れを防止す
る。 【解決手段】 周辺回路領域のＳＯＧ膜５３をフォトレ
ジスト膜５８で覆い、溝５５の内部の酸化シリコン膜５
７と溝５５の隙間のＳＯＧ膜５３とをウェットエッチン
グで後退させて筒状の下部電極６０を形成する際、酸化
シリコン膜５７とＳＯＧ膜５３のエッチングレートの差
を利用して、下部電極６０の内側（溝５５の内部）に酸
化シリコン膜５７の一部を残す。この酸化シリコン膜５
７は、下部電極６０の内壁を補強する補強部材となるの
で、下部電極６０の機械的強度が向上する。
電極の機械的強度を大きくして剥がれや倒れを防止す
る。 【解決手段】 周辺回路領域のＳＯＧ膜５３をフォトレ
ジスト膜５８で覆い、溝５５の内部の酸化シリコン膜５
７と溝５５の隙間のＳＯＧ膜５３とをウェットエッチン
グで後退させて筒状の下部電極６０を形成する際、酸化
シリコン膜５７とＳＯＧ膜５３のエッチングレートの差
を利用して、下部電極６０の内側（溝５５の内部）に酸
化シリコン膜５７の一部を残す。この酸化シリコン膜５
７は、下部電極６０の内壁を補強する補強部材となるの
で、下部電極６０の機械的強度が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成されてい
る。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離
領域で囲まれた活性領域に形成され、主としてゲート酸
化膜、ワード線と一体に構成されたゲート電極およびソ
ース、ドレインを構成する一対の半導体領域で構成され
ている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの
上部に配置され、その延在方向に隣接する２個のメモリ
セル選択用ＭＩＳＦＥＴによって共有されるソース、ド
レインの一方と電気的に接続されている。情報蓄積用容
量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部
に配置され、上記ソース、ドレインの他方と電気的に接
続されている。
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成されてい
る。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離
領域で囲まれた活性領域に形成され、主としてゲート酸
化膜、ワード線と一体に構成されたゲート電極およびソ
ース、ドレインを構成する一対の半導体領域で構成され
ている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの
上部に配置され、その延在方向に隣接する２個のメモリ
セル選択用ＭＩＳＦＥＴによって共有されるソース、ド
レインの一方と電気的に接続されている。情報蓄積用容
量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部
に配置され、上記ソース、ドレインの他方と電気的に接
続されている。
【０００３】特開平７−７０８４号公報は、ビット線の
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のＤ
ＲＡＭを開示している。この公報に記載されたＤＲＡＭ
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量（Ｃs)の減少を補うために、ビット線の上部に
配置した情報蓄積用容量素子の下部電極（蓄積電極）を
円筒状に加工することによってその表面積を増やし、そ
の上部に容量絶縁膜と上部電極（プレート電極）とを形
成している。
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のＤ
ＲＡＭを開示している。この公報に記載されたＤＲＡＭ
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量（Ｃs)の減少を補うために、ビット線の上部に
配置した情報蓄積用容量素子の下部電極（蓄積電極）を
円筒状に加工することによってその表面積を増やし、そ
の上部に容量絶縁膜と上部電極（プレート電極）とを形
成している。
【０００４】また、この公報に記載されたＤＲＡＭは、
メモリアレイと周辺回路領域との境界部にメモリアレイ
を囲む枠状の溝（チャネル）を形成し、その外側の周辺
回路領域に厚い絶縁膜を堆積することによって、メモリ
アレイと周辺回路領域との段差を解消し、併せて周辺回
路領域の平坦化を実現している。この溝は、情報蓄積用
容量素子の下部電極を円筒状に加工する工程で同時に形
成され、その内壁は下部電極と同じ材料（多結晶シリコ
ン膜）で構成されている。
メモリアレイと周辺回路領域との境界部にメモリアレイ
を囲む枠状の溝（チャネル）を形成し、その外側の周辺
回路領域に厚い絶縁膜を堆積することによって、メモリ
アレイと周辺回路領域との段差を解消し、併せて周辺回
路領域の平坦化を実現している。この溝は、情報蓄積用
容量素子の下部電極を円筒状に加工する工程で同時に形
成され、その内壁は下部電極と同じ材料（多結晶シリコ
ン膜）で構成されている。
【０００５】
【発明が解決しようとする課題】上記従来技術のＤＲＡ
Ｍは、円筒状に加工した下部電極の内壁と外壁とを蓄積
電荷量確保のための有効領域として利用するため、メモ
リセルが微細になるにつれて円筒の高さが増加してい
く。
Ｍは、円筒状に加工した下部電極の内壁と外壁とを蓄積
電荷量確保のための有効領域として利用するため、メモ
リセルが微細になるにつれて円筒の高さが増加してい
く。
【０００６】しかし、円筒の高さが増大すると機械的強
度が低下するため、製造工程の途中で下部電極材料（多
結晶シリコン膜）が剥離したり、倒れたりし易くなる。
剥離したり倒れたりした材料片は、その一部がウエハ上
に残留し、これが異物となってＤＲＡＭの製造歩留まり
の低下を引き起こす。
度が低下するため、製造工程の途中で下部電極材料（多
結晶シリコン膜）が剥離したり、倒れたりし易くなる。
剥離したり倒れたりした材料片は、その一部がウエハ上
に残留し、これが異物となってＤＲＡＭの製造歩留まり
の低下を引き起こす。
【０００７】また、上記従来技術のＤＲＡＭのように、
メモリアレイと周辺回路領域との境界部に長溝を形成し
た場合には、円筒の高さが増大するにつれて長溝の深さ
が増大し、長溝の内壁を構成する下部電極材料が剥離し
たり、倒れたりし易くなるため、これもＤＲＡＭの製造
歩留まりの低下を引き起こす原因の一つとなる。
メモリアレイと周辺回路領域との境界部に長溝を形成し
た場合には、円筒の高さが増大するにつれて長溝の深さ
が増大し、長溝の内壁を構成する下部電極材料が剥離し
たり、倒れたりし易くなるため、これもＤＲＡＭの製造
歩留まりの低下を引き起こす原因の一つとなる。
【０００８】本発明の目的は、メモリセル選択用ＭＩＳ
ＦＥＴとこれに直列に接続された情報蓄積用容量素子と
でメモリセルを構成したＤＲＡＭにおいて、メモリセル
選択用ＭＩＳＦＥＴの上部に配置された情報蓄積用容量
素子の下部電極の機械的強度を高くすることのできる技
術を提供することにある。
ＦＥＴとこれに直列に接続された情報蓄積用容量素子と
でメモリセルを構成したＤＲＡＭにおいて、メモリセル
選択用ＭＩＳＦＥＴの上部に配置された情報蓄積用容量
素子の下部電極の機械的強度を高くすることのできる技
術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】（１）本発明の半導体集積回路装置は、メ
モリセル選択用ＭＩＳＦＥＴとこれに直列に接続された
情報蓄積用容量素子とでメモリセルを構成し、上方に開
孔部を有する筒形の下部電極を備えた前記情報蓄積用容
量素子を前記メモリセル選択用ＭＩＳＦＥＴの上部に配
置したＤＲＡＭにおいて、前記筒形の下部電極の内壁お
よび外壁の少なくとも一方に補強部材を設けたものであ
る。
モリセル選択用ＭＩＳＦＥＴとこれに直列に接続された
情報蓄積用容量素子とでメモリセルを構成し、上方に開
孔部を有する筒形の下部電極を備えた前記情報蓄積用容
量素子を前記メモリセル選択用ＭＩＳＦＥＴの上部に配
置したＤＲＡＭにおいて、前記筒形の下部電極の内壁お
よび外壁の少なくとも一方に補強部材を設けたものであ
る。
【００１２】（２）本発明の半導体集積回路装置は、前
記補強部材が絶縁膜からなる。
記補強部材が絶縁膜からなる。
【００１３】（３）本発明の半導体集積回路装置は、前
記補強部材が前記下部電極の内壁に設けた導電膜からな
る。
記補強部材が前記下部電極の内壁に設けた導電膜からな
る。
【００１４】（４）本発明の半導体集積回路装置は、メ
モリアレイの周囲に前記下部電極と同じ材料で内壁を構
成した長溝を設け、前記長溝の内壁に補強部材を設けた
ものである。
モリアレイの周囲に前記下部電極と同じ材料で内壁を構
成した長溝を設け、前記長溝の内壁に補強部材を設けた
ものである。
【００１５】（５）本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の下部電極を備えた前記
情報蓄積用容量素子を前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部に配置したＤＲＡＭを有する半導体集積回路装
置を製造するに際し、（ａ）半導体基板の主面に形成し
たメモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を
堆積した後、前記第１絶縁膜を開孔して溝を形成する工
程、（ｂ）前記溝の内部を含む前記第１絶縁膜の上部に
情報蓄積用容量素子の下部電極を構成する第１導電膜を
堆積する工程、（ｃ）前記第１導電膜の上部に前記溝を
埋め込むのに十分な膜厚の深さよりも厚い膜厚の第２絶
縁膜を堆積する工程、（ｄ）前記第２絶縁膜をエッチン
グして前記第１絶縁膜の上部の前記第１導電膜を露出さ
せた後、前記第１導電膜をエッチングすることにより、
前記溝の内部のみに前記第１導電膜を残す工程、（ｅ）
前記溝とこれに隣接する溝との隙間の前記第１絶縁膜お
よび前記溝の内部の前記第２絶縁膜をエッチングして後
退させることにより、上方に開孔部を有する筒形の下部
電極を形成すると共に、前記第１絶縁膜および前記第２
絶縁膜の少なくとも一方の一部を前記筒形の下部電極の
壁面と接する領域に残す工程、を含んでいる。
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の下部電極を備えた前記
情報蓄積用容量素子を前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部に配置したＤＲＡＭを有する半導体集積回路装
置を製造するに際し、（ａ）半導体基板の主面に形成し
たメモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を
堆積した後、前記第１絶縁膜を開孔して溝を形成する工
程、（ｂ）前記溝の内部を含む前記第１絶縁膜の上部に
情報蓄積用容量素子の下部電極を構成する第１導電膜を
堆積する工程、（ｃ）前記第１導電膜の上部に前記溝を
埋め込むのに十分な膜厚の深さよりも厚い膜厚の第２絶
縁膜を堆積する工程、（ｄ）前記第２絶縁膜をエッチン
グして前記第１絶縁膜の上部の前記第１導電膜を露出さ
せた後、前記第１導電膜をエッチングすることにより、
前記溝の内部のみに前記第１導電膜を残す工程、（ｅ）
前記溝とこれに隣接する溝との隙間の前記第１絶縁膜お
よび前記溝の内部の前記第２絶縁膜をエッチングして後
退させることにより、上方に開孔部を有する筒形の下部
電極を形成すると共に、前記第１絶縁膜および前記第２
絶縁膜の少なくとも一方の一部を前記筒形の下部電極の
壁面と接する領域に残す工程、を含んでいる。
【００１６】（６）本発明の半導体集積回路装置の製造
方法は、前記工程（ｅ）で前記第１絶縁膜および前記第
２絶縁膜をエッチングして後退させる際、前記第１絶縁
膜と前記第２絶縁膜のエッチングレートの差を利用し
て、前記第１絶縁膜および前記第２絶縁膜のいずれか一
方の一部を前記筒形の下部電極の壁面と接する領域に残
し、他方を除去する。
方法は、前記工程（ｅ）で前記第１絶縁膜および前記第
２絶縁膜をエッチングして後退させる際、前記第１絶縁
膜と前記第２絶縁膜のエッチングレートの差を利用し
て、前記第１絶縁膜および前記第２絶縁膜のいずれか一
方の一部を前記筒形の下部電極の壁面と接する領域に残
し、他方を除去する。
【００１７】（７）本発明の半導体集積回路装置の製造
方法は、前記第１絶縁膜および前記第２絶縁膜のいずれ
か一方がプラズマＣＶＤ法で堆積した酸化シリコン膜で
あり、他方がＳＯＧ膜である。
方法は、前記第１絶縁膜および前記第２絶縁膜のいずれ
か一方がプラズマＣＶＤ法で堆積した酸化シリコン膜で
あり、他方がＳＯＧ膜である。
【００１８】（８）本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の下部電極を備えた前記
情報蓄積用容量素子を前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部に配置したＤＲＡＭを有する半導体集積回路装
置を製造するに際し、（ａ）半導体基板の主面に形成し
たメモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を
堆積した後、前記第１絶縁膜を開孔して溝を形成する工
程、（ｂ）前記溝の内部を含む前記第１絶縁膜の上部
に、情報蓄積用容量素子の下部電極を構成する第１導電
膜を堆積する工程、（ｃ）前記第１導電膜の上部に前記
溝を埋め込むのに十分な膜厚の第２導電膜を堆積する工
程、（ｄ）前記第２導電膜をエッチングして前記第１絶
縁膜の上部の前記第１導電膜を露出させた後、前記第１
導電膜をエッチングすることにより、前記溝の内部のみ
に前記第１導電膜を残す工程、（ｅ）前記溝とこれに隣
接する溝との隙間の前記第１絶縁膜および前記溝の内部
の前記第２導電膜をエッチングして後退させることによ
り、上方に開孔部を有する筒形の下部電極を形成すると
共に、少なくとも前記第２導電膜の一部を前記筒形の下
部電極の内壁面と接する領域に残す工程、を含んでい
る。
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の下部電極を備えた前記
情報蓄積用容量素子を前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部に配置したＤＲＡＭを有する半導体集積回路装
置を製造するに際し、（ａ）半導体基板の主面に形成し
たメモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を
堆積した後、前記第１絶縁膜を開孔して溝を形成する工
程、（ｂ）前記溝の内部を含む前記第１絶縁膜の上部
に、情報蓄積用容量素子の下部電極を構成する第１導電
膜を堆積する工程、（ｃ）前記第１導電膜の上部に前記
溝を埋め込むのに十分な膜厚の第２導電膜を堆積する工
程、（ｄ）前記第２導電膜をエッチングして前記第１絶
縁膜の上部の前記第１導電膜を露出させた後、前記第１
導電膜をエッチングすることにより、前記溝の内部のみ
に前記第１導電膜を残す工程、（ｅ）前記溝とこれに隣
接する溝との隙間の前記第１絶縁膜および前記溝の内部
の前記第２導電膜をエッチングして後退させることによ
り、上方に開孔部を有する筒形の下部電極を形成すると
共に、少なくとも前記第２導電膜の一部を前記筒形の下
部電極の内壁面と接する領域に残す工程、を含んでい
る。
【００１９】（９）本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の下部電極を備えた前記
情報蓄積用容量素子を前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部に配置したＤＲＡＭを有する半導体集積回路装
置を製造するに際し、（ａ）半導体基板の主面のメモリ
アレイにメモリセル選択用ＭＩＳＦＥＴを形成し、周辺
回路領域に周辺回路のＭＩＳＦＥＴを形成した後、前記
メモリセル選択用ＭＩＳＦＥＴおよび周辺回路のＭＩＳ
ＦＥＴの上部に第１絶縁膜を堆積する工程、（ｂ）メモ
リアレイの前記第１絶縁膜を開孔して溝を形成すると共
に、メモリアレイと周辺回路領域との境界部の前記第１
絶縁膜を開孔して前記メモリアレイを囲む長溝を形成す
る工程、（ｃ）前記溝および前記長溝の内部を含む前記
第１絶縁膜の上部に、情報蓄積用容量素子の下部電極を
構成する第１導電膜を堆積した後、前記第１導電膜の上
部に前記溝および前記長溝を埋め込むのに十分な膜厚の
第２絶縁膜を堆積する工程、（ｄ）前記第２絶縁膜をエ
ッチングして前記第１絶縁膜の上部の前記第１導電膜を
露出させた後、前記第１導電膜をエッチングすることに
より、前記溝および前記長溝の内部のみに前記第１導電
膜を残す工程、（ｅ）前記溝とこれに隣接する溝との隙
間の前記第１絶縁膜および前記溝の内部の前記第２絶縁
膜をエッチングして後退させることにより、上方に開孔
部を有する筒形の下部電極を形成すると共に、前記第２
絶縁膜の一部を前記筒形の下部電極の内壁面と接する領
域に残し、かつ前記第２絶縁膜の他の一部を前記長溝の
内壁面と接する領域に残す工程、を含んでいる。
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の下部電極を備えた前記
情報蓄積用容量素子を前記メモリセル選択用ＭＩＳＦＥ
Ｔの上部に配置したＤＲＡＭを有する半導体集積回路装
置を製造するに際し、（ａ）半導体基板の主面のメモリ
アレイにメモリセル選択用ＭＩＳＦＥＴを形成し、周辺
回路領域に周辺回路のＭＩＳＦＥＴを形成した後、前記
メモリセル選択用ＭＩＳＦＥＴおよび周辺回路のＭＩＳ
ＦＥＴの上部に第１絶縁膜を堆積する工程、（ｂ）メモ
リアレイの前記第１絶縁膜を開孔して溝を形成すると共
に、メモリアレイと周辺回路領域との境界部の前記第１
絶縁膜を開孔して前記メモリアレイを囲む長溝を形成す
る工程、（ｃ）前記溝および前記長溝の内部を含む前記
第１絶縁膜の上部に、情報蓄積用容量素子の下部電極を
構成する第１導電膜を堆積した後、前記第１導電膜の上
部に前記溝および前記長溝を埋め込むのに十分な膜厚の
第２絶縁膜を堆積する工程、（ｄ）前記第２絶縁膜をエ
ッチングして前記第１絶縁膜の上部の前記第１導電膜を
露出させた後、前記第１導電膜をエッチングすることに
より、前記溝および前記長溝の内部のみに前記第１導電
膜を残す工程、（ｅ）前記溝とこれに隣接する溝との隙
間の前記第１絶縁膜および前記溝の内部の前記第２絶縁
膜をエッチングして後退させることにより、上方に開孔
部を有する筒形の下部電極を形成すると共に、前記第２
絶縁膜の一部を前記筒形の下部電極の内壁面と接する領
域に残し、かつ前記第２絶縁膜の他の一部を前記長溝の
内壁面と接する領域に残す工程、を含んでいる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２１】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。
【００２２】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。
【００２３】次に、本実施の形態のＤＲＡＭの製造方法
を図３〜図４７を用いて工程順に説明する。
を図３〜図４７を用いて工程順に説明する。
【００２４】まず、図３に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。
【００２５】次に、図４に示すように、フォトレジスト
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。
【００２６】次に、フォトレジスト膜４を除去した後、
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。
【００２７】次に、図６に示すように、半導体基板１上
に膜厚６００nm程度の酸化シリコン膜７を堆積した後、
半導体基板１を１０００℃程度でドライ酸化することに
より、溝５ａに埋め込まれた酸化シリコン膜７の膜質を
改善するためのシンタリング（焼き締め）を行う。酸化
シリコン膜７は、例えばオゾン（Ｏ3 ）とテトラエトキ
シシラン（ＴＥＯＳ）とをソースガスに用いた熱ＣＶＤ
法で堆積する。
に膜厚６００nm程度の酸化シリコン膜７を堆積した後、
半導体基板１を１０００℃程度でドライ酸化することに
より、溝５ａに埋め込まれた酸化シリコン膜７の膜質を
改善するためのシンタリング（焼き締め）を行う。酸化
シリコン膜７は、例えばオゾン（Ｏ3 ）とテトラエトキ
シシラン（ＴＥＯＳ）とをソースガスに用いた熱ＣＶＤ
法で堆積する。
【００２８】次に、図７に示すように、酸化シリコン膜
７の上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路領域４の境
界部のような相対的に広い面積の溝５ａの上部のみに窒
化シリコン膜８を残す。溝５ａの上部に残った窒化シリ
コン膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で
研磨して平坦化する際に、相対的に広い面積の溝５ａの
内部の酸化シリコン膜７が相対的に狭い面積の溝５ａの
内部の酸化シリコン膜７に比べて深く研磨される現象
（ディッシング；dishing ）を防止するために形成され
る。
７の上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路領域４の境
界部のような相対的に広い面積の溝５ａの上部のみに窒
化シリコン膜８を残す。溝５ａの上部に残った窒化シリ
コン膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で
研磨して平坦化する際に、相対的に広い面積の溝５ａの
内部の酸化シリコン膜７が相対的に狭い面積の溝５ａの
内部の酸化シリコン膜７に比べて深く研磨される現象
（ディッシング；dishing ）を防止するために形成され
る。
【００２９】次に、フォトレジスト膜９を除去した後、
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。
【００３０】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
ウエル１２を形成する。また、このイオン打ち込みに続
いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物、例えばＢＦ2(フッ化ホウ素) をｐ型ウエル１１お
よびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体
領域１０は、入出力回路などから半導体基板１を通じて
メモリアレイのｐ型ウエル１１にノイズが侵入するのを
防止するために形成される。
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
ウエル１２を形成する。また、このイオン打ち込みに続
いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物、例えばＢＦ2(フッ化ホウ素) をｐ型ウエル１１お
よびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体
領域１０は、入出力回路などから半導体基板１を通じて
メモリアレイのｐ型ウエル１１にノイズが侵入するのを
防止するために形成される。
【００３１】次に、ｐ型ウエル１１およびｎ型ウエル１
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。
【００３２】特に限定はされないが、上記ゲート酸化膜
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。
【００３３】次に、図１１に示すように、ゲート酸化膜
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
【００３４】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物がドープされた膜厚７０nm程度の多結晶シリ
コン膜を半導体基板１上にＣＶＤ法で堆積し、次いでそ
の上部に膜厚５０nm程度のＷＮ（タングステンナイトラ
イド）膜と膜厚１００nm程度のＷ膜とをスパッタリング
法で堆積し、さらにその上部に膜厚１５０nm程度の窒化
シリコン膜１５をＣＶＤ法で堆積した後、フォトレジス
ト膜１６をマスクにしてこれらの膜をパターニングする
ことにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と
多結晶シリコン膜とが反応して両者の界面に高抵抗のシ
リサイド層が形成されるのを防止するバリア層として機
能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイ
トライド）膜などを使用することもできる。
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物がドープされた膜厚７０nm程度の多結晶シリ
コン膜を半導体基板１上にＣＶＤ法で堆積し、次いでそ
の上部に膜厚５０nm程度のＷＮ（タングステンナイトラ
イド）膜と膜厚１００nm程度のＷ膜とをスパッタリング
法で堆積し、さらにその上部に膜厚１５０nm程度の窒化
シリコン膜１５をＣＶＤ法で堆積した後、フォトレジス
ト膜１６をマスクにしてこれらの膜をパターニングする
ことにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と
多結晶シリコン膜とが反応して両者の界面に高抵抗のシ
リサイド層が形成されるのを防止するバリア層として機
能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイ
トライド）膜などを使用することもできる。
【００３５】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。
【００３６】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。
【００３７】次に、図１２に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
【００３８】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン
膜２０を堆積した後、図１４に示すように、メモリアレ
イの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、ゲート電極１４Ｂ、１４Ｃの側壁にサ
イドウォールスペーサ２０ａを形成する。このエッチン
グは、ゲート酸化膜１３や素子分離溝５に埋め込まれた
酸化シリコン膜７の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜２０のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１
５の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン
膜２０を堆積した後、図１４に示すように、メモリアレ
イの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、ゲート電極１４Ｂ、１４Ｃの側壁にサ
イドウォールスペーサ２０ａを形成する。このエッチン
グは、ゲート酸化膜１３や素子分離溝５に埋め込まれた
酸化シリコン膜７の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜２０のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１
５の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
【００３９】次に、フォトレジスト膜２１を除去した
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備
えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型
ＭＩＳＦＥＴＱｎが形成される。
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備
えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型
ＭＩＳＦＥＴＱｎが形成される。
【００４０】次に、図１６に示すように、半導体基板１
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。
【００４１】次に、図１７に示すように、ＳＯＧ膜２４
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００４２】このように、本実施の形態では、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィ
ル性が向上すると共に、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の
平坦化を実現することができる。
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィ
ル性が向上すると共に、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の
平坦化を実現することができる。
【００４３】次に、図１８に示すように、酸化シリコン
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。
【００４４】次に、図１９に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。
【００４５】続いて、図２０に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜２０とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜２０とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。
【００４６】このエッチングは、酸化シリコン膜（ゲー
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜２０のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜１５を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜２０のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜１５を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。
【００４７】次に、フォトレジスト膜２７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。
【００４８】次に、図２１に示すように、コンタクトホ
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。
【００４９】次に、図２２に示すように、酸化シリコン
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。
【００５０】次に、図２３に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
【００５１】次に、フォトレジスト膜３３を除去した
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。
【００５２】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。このＴｉＳｉ2 層４２は、コンタクトホール２８の
内部のプラグ３０の表面に形成される。これにより、ｎ
+ 型半導体領域２３およびｐ+ 型半導体領域２２に接続
される配線（ビット線ＢＬ、第１層配線３８、３９）の
コンタクト抵抗を低減することができる。また、ビット
線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することによ
り、そのシート抵抗を２Ω／□以下にまで低減できるの
で、情報の読み出し速度および書き込み速度を向上させ
ることができると共に、ビット線ＢＬと周辺回路の第１
層配線３８、３９とを一つの工程で同時に形成すること
ができるので、ＤＲＡＭの製造工程を短縮することがで
きる。さらに、周辺回路の第１層配線（３８、３９）を
ビット線ＢＬと同層の配線で構成した場合には、第１層
配線をメモリセルの上層のＡｌ配線で構成する場合に比
べて周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線
とを接続するコンタクトホール（３４〜３７）のアスペ
クト比が低減されるため、第１層配線の接続信頼性が向
上する。
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。このＴｉＳｉ2 層４２は、コンタクトホール２８の
内部のプラグ３０の表面に形成される。これにより、ｎ
+ 型半導体領域２３およびｐ+ 型半導体領域２２に接続
される配線（ビット線ＢＬ、第１層配線３８、３９）の
コンタクト抵抗を低減することができる。また、ビット
線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することによ
り、そのシート抵抗を２Ω／□以下にまで低減できるの
で、情報の読み出し速度および書き込み速度を向上させ
ることができると共に、ビット線ＢＬと周辺回路の第１
層配線３８、３９とを一つの工程で同時に形成すること
ができるので、ＤＲＡＭの製造工程を短縮することがで
きる。さらに、周辺回路の第１層配線（３８、３９）を
ビット線ＢＬと同層の配線で構成した場合には、第１層
配線をメモリセルの上層のＡｌ配線で構成する場合に比
べて周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線
とを接続するコンタクトホール（３４〜３７）のアスペ
クト比が低減されるため、第１層配線の接続信頼性が向
上する。
【００５３】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。
【００５４】次に、フォトレジスト膜４１を除去した
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
【００５５】次に、図２７に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。
【００５６】ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフ
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線ＢＬ同士の隙間を良好に埋め込むこ
とができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線ＢＬの下層に形成され
たメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイ
ンや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極１４Ａ（ワード
線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメ
タル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能
化を実現することができる。また、ビット線ＢＬおよび
第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線ＢＬ同士の隙間を良好に埋め込むこ
とができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線ＢＬの下層に形成され
たメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイ
ンや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極１４Ａ（ワード
線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメ
タル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能
化を実現することができる。また、ビット線ＢＬおよび
第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。
【００５７】次に、図２８に示すように、ＳＯＧ膜４４
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００５８】このように、本実施の形態では、ビット線
ＢＬおよび第１層配線３８、３９の上部にリフロー性が
高いＳＯＧ膜４４を塗布し、さらにその上部に堆積した
酸化シリコン膜４５をＣＭＰ法で平坦化する。これによ
り、ビット線ＢＬ同士の微細な隙間のギャップフィル性
が向上すると共に、ビット線ＢＬおよび第１層配線３
８、３９の上部の絶縁膜の平坦化を実現することができ
る。また、高温・長時間の熱処理を行わないため、メモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣
化を防止して高性能化を実現することができると共に、
ビット線ＢＬおよび第１層配線３８、３９の低抵抗化を
図ることができる。
ＢＬおよび第１層配線３８、３９の上部にリフロー性が
高いＳＯＧ膜４４を塗布し、さらにその上部に堆積した
酸化シリコン膜４５をＣＭＰ法で平坦化する。これによ
り、ビット線ＢＬ同士の微細な隙間のギャップフィル性
が向上すると共に、ビット線ＢＬおよび第１層配線３
８、３９の上部の絶縁膜の平坦化を実現することができ
る。また、高温・長時間の熱処理を行わないため、メモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣
化を防止して高性能化を実現することができると共に、
ビット線ＢＬおよび第１層配線３８、３９の低抵抗化を
図ることができる。
【００５９】次に、図２９に示すように、酸化シリコン
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。
【００６０】次に、図３０に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
大きくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
大きくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
【００６１】次に、フォトレジスト膜４７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。
【００６２】次に、図３１に示すように、スルーホール
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。
【００６３】次に、図３２に示すように、酸化シリコン
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子の下部電極を
形成する工程で下部電極の間の酸化シリコン膜をエッチ
ングする際のエッチングストッパとして使用される。
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子の下部電極を
形成する工程で下部電極の間の酸化シリコン膜をエッチ
ングする際のエッチングストッパとして使用される。
【００６４】次に、フォトレジスト膜５２を除去した
後、図３３に示すように、窒化シリコン膜５１の上部に
膜厚1.３μｍ程度のＳＯＧ膜５３をスピン塗布し、次い
で４００℃程度の熱処理でＳＯＧ膜５３をベークした
後、フォトレジスト膜５４をマスクにしたドライエッチ
ングでＳＯＧ膜５３および窒化シリコン膜５１を除去す
ることにより、プラグ４９を埋め込んだスルーホール４
８の上部に溝５５を形成する。このとき同時に、メモリ
アレイの周囲にメモリアレイを取り囲む帯状の長溝５５
ａを形成する。図３４は、スルーホール４８の上部に形
成された溝５５とメモリアレイを取り囲む帯状の長溝５
５ａのパターンを示す平面図である。
後、図３３に示すように、窒化シリコン膜５１の上部に
膜厚1.３μｍ程度のＳＯＧ膜５３をスピン塗布し、次い
で４００℃程度の熱処理でＳＯＧ膜５３をベークした
後、フォトレジスト膜５４をマスクにしたドライエッチ
ングでＳＯＧ膜５３および窒化シリコン膜５１を除去す
ることにより、プラグ４９を埋め込んだスルーホール４
８の上部に溝５５を形成する。このとき同時に、メモリ
アレイの周囲にメモリアレイを取り囲む帯状の長溝５５
ａを形成する。図３４は、スルーホール４８の上部に形
成された溝５５とメモリアレイを取り囲む帯状の長溝５
５ａのパターンを示す平面図である。
【００６５】次に、フォトレジスト膜５４を除去した
後、図３５に示すように、ＳＯＧ膜５３の上部にｎ型不
純物（例えばＰ（リン））をドープした膜厚６０nm程度
の多結晶シリコン膜５６をＣＶＤ法で堆積する。この多
結晶シリコン膜５６は、情報蓄積用容量素子の下部電極
材料として使用される。
後、図３５に示すように、ＳＯＧ膜５３の上部にｎ型不
純物（例えばＰ（リン））をドープした膜厚６０nm程度
の多結晶シリコン膜５６をＣＶＤ法で堆積する。この多
結晶シリコン膜５６は、情報蓄積用容量素子の下部電極
材料として使用される。
【００６６】次に、図３６に示すように、多結晶シリコ
ン膜５６の上部に溝５５および長溝５５ａを埋め込むの
に十分な膜厚膜厚（例えば３００〜４００nm程度）の酸
化シリコン膜５７を堆積する。酸化シリコン膜５７は、
例えばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法で堆積す
る。
ン膜５６の上部に溝５５および長溝５５ａを埋め込むの
に十分な膜厚膜厚（例えば３００〜４００nm程度）の酸
化シリコン膜５７を堆積する。酸化シリコン膜５７は、
例えばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法で堆積す
る。
【００６７】次に、図３７に示すように、酸化シリコン
膜５７をエッチバックしてＳＯＧ膜５３の上部の多結晶
シリコン膜５６をエッチバックすることにより、溝５５
および長溝５５ａの内側（内壁および底部）に多結晶シ
リコン膜５６を残す。このとき、溝５５および長溝５５
ａの内側にはエッチバックされなかった酸化シリコン膜
５７も残っている。
膜５７をエッチバックしてＳＯＧ膜５３の上部の多結晶
シリコン膜５６をエッチバックすることにより、溝５５
および長溝５５ａの内側（内壁および底部）に多結晶シ
リコン膜５６を残す。このとき、溝５５および長溝５５
ａの内側にはエッチバックされなかった酸化シリコン膜
５７も残っている。
【００６８】次に、図３８に示すように、周辺回路領域
のＳＯＧ膜５３をフォトレジスト膜５８で覆い、フッ酸
系のエッチング液を用いて溝５５の内部の酸化シリコン
膜５７と溝５５の隙間のＳＯＧ膜５３とをウェットエッ
チングして後退させる。このとき、酸化シリコン膜（プ
ラズマＣＶＤ法で堆積した酸化シリコン膜）５７はＳＯ
Ｇ膜５３に比べてエッチングレートが小さいため、溝５
５の隙間のＳＯＧ膜５３が全部除去されても溝５５の内
部には、ある程度の膜厚の酸化シリコン膜５７が残留す
る。なお、溝５５の隙間の底部には窒化シリコン膜５１
が形成されているので、ＳＯＧ膜５３が全部除去されて
もその下部の酸化シリコン膜４６がエッチング液によっ
て削られることはない。
のＳＯＧ膜５３をフォトレジスト膜５８で覆い、フッ酸
系のエッチング液を用いて溝５５の内部の酸化シリコン
膜５７と溝５５の隙間のＳＯＧ膜５３とをウェットエッ
チングして後退させる。このとき、酸化シリコン膜（プ
ラズマＣＶＤ法で堆積した酸化シリコン膜）５７はＳＯ
Ｇ膜５３に比べてエッチングレートが小さいため、溝５
５の隙間のＳＯＧ膜５３が全部除去されても溝５５の内
部には、ある程度の膜厚の酸化シリコン膜５７が残留す
る。なお、溝５５の隙間の底部には窒化シリコン膜５１
が形成されているので、ＳＯＧ膜５３が全部除去されて
もその下部の酸化シリコン膜４６がエッチング液によっ
て削られることはない。
【００６９】上記のウェットエッチングにより、筒状の
下部電極６０が完成する。また、この下部電極６０の内
側（溝５５の内部）に残った酸化シリコン膜５７は、下
部電極６０の内壁を補強する補強部材となり、これによ
って下部電極６０の機械的強度が向上する。従って、下
部電極６０の高さを大きくした場合でもその剥離や倒れ
が抑制される。
下部電極６０が完成する。また、この下部電極６０の内
側（溝５５の内部）に残った酸化シリコン膜５７は、下
部電極６０の内壁を補強する補強部材となり、これによ
って下部電極６０の機械的強度が向上する。従って、下
部電極６０の高さを大きくした場合でもその剥離や倒れ
が抑制される。
【００７０】また、周辺回路領域のＳＯＧ膜５３を覆う
フォトレジスト膜５８の一端部は、メモリアレイと周辺
回路領域との境界部、すなわち長溝５５ａの上部に配置
される。従って、上記のウェットエッチングを行うと、
この長溝５５ａの内部にもある程度の膜厚の酸化シリコ
ン膜５７が残留する。この酸化シリコン膜５７は、長溝
５５ａの内壁を補強する補強部材となり、これによって
長溝５５ａの内壁を構成する下部電極材料（多結晶シリ
コン膜５６）の機械的強度が向上するため、長溝５５ａ
を深く形成した場合でもその剥離や倒れが抑制される。
フォトレジスト膜５８の一端部は、メモリアレイと周辺
回路領域との境界部、すなわち長溝５５ａの上部に配置
される。従って、上記のウェットエッチングを行うと、
この長溝５５ａの内部にもある程度の膜厚の酸化シリコ
ン膜５７が残留する。この酸化シリコン膜５７は、長溝
５５ａの内壁を補強する補強部材となり、これによって
長溝５５ａの内壁を構成する下部電極材料（多結晶シリ
コン膜５６）の機械的強度が向上するため、長溝５５ａ
を深く形成した場合でもその剥離や倒れが抑制される。
【００７１】一方、周辺回路領域のＳＯＧ膜５３は、フ
ォトレジスト膜５８によって覆われているので、上記の
ウェットエッチングによってその表面が削られることは
ない。これにより、メモリアレイと周辺回路との段差が
解消され、併せて周辺回路領域の平坦化が実現される。
ォトレジスト膜５８によって覆われているので、上記の
ウェットエッチングによってその表面が削られることは
ない。これにより、メモリアレイと周辺回路との段差が
解消され、併せて周辺回路領域の平坦化が実現される。
【００７２】上記のウェットエッチングは、図３９に示
すように、溝５５の隙間のＳＯＧ膜５３が一部残った時
点で停止してもよい。この場合は、下部電極６０の内側
（溝５５の内部）の酸化シリコン膜５７と溝５５の隙間
のＳＯＧ膜５３とによって下部電極６０の内壁と外壁と
が補強されるので、下部電極６０の機械的強度がさらに
向上する。
すように、溝５５の隙間のＳＯＧ膜５３が一部残った時
点で停止してもよい。この場合は、下部電極６０の内側
（溝５５の内部）の酸化シリコン膜５７と溝５５の隙間
のＳＯＧ膜５３とによって下部電極６０の内壁と外壁と
が補強されるので、下部電極６０の機械的強度がさらに
向上する。
【００７３】また、上記の例とは逆に、溝５５および長
溝５５ａの内側の絶縁膜をＳＯＧ膜５３で構成し、溝５
５の隙間および周辺回路領域の絶縁膜をプラズマＣＶＤ
法で堆積した酸化シリコン膜５７で構成してもよい。こ
のようにすると、周辺回路領域の酸化シリコン膜５７を
フォトレジスト膜５８で覆い、溝５５および長溝５５ａ
の内部のＳＯＧ膜５３と溝５５の隙間の酸化シリコン膜
５７とをフッ酸系のエッチング液でウェットエッチング
することにより、図４０に示すように、溝５５および長
溝５５ａの内部のＳＯＧ膜５３を全部除去し、溝５５の
隙間にある程度の膜厚の酸化シリコン膜５７を残すこと
ができる。この場合は、溝５５の隙間の酸化シリコン膜
５７が長溝５５ａの外壁を補強する補強部材となり、こ
れによって下部電極６０の機械的強度が向上する。ま
た、この場合は、溝５５の隙間の底部にエッチングスト
ッパ（窒化シリコン膜５１）を形成しなくともよいの
で、その分、ＤＲＡＭの製造工程を低減することができ
る。
溝５５ａの内側の絶縁膜をＳＯＧ膜５３で構成し、溝５
５の隙間および周辺回路領域の絶縁膜をプラズマＣＶＤ
法で堆積した酸化シリコン膜５７で構成してもよい。こ
のようにすると、周辺回路領域の酸化シリコン膜５７を
フォトレジスト膜５８で覆い、溝５５および長溝５５ａ
の内部のＳＯＧ膜５３と溝５５の隙間の酸化シリコン膜
５７とをフッ酸系のエッチング液でウェットエッチング
することにより、図４０に示すように、溝５５および長
溝５５ａの内部のＳＯＧ膜５３を全部除去し、溝５５の
隙間にある程度の膜厚の酸化シリコン膜５７を残すこと
ができる。この場合は、溝５５の隙間の酸化シリコン膜
５７が長溝５５ａの外壁を補強する補強部材となり、こ
れによって下部電極６０の機械的強度が向上する。ま
た、この場合は、溝５５の隙間の底部にエッチングスト
ッパ（窒化シリコン膜５１）を形成しなくともよいの
で、その分、ＤＲＡＭの製造工程を低減することができ
る。
【００７４】図４１に示すように、上記のウェットエッ
チングは、溝５５および長溝５５ａの内部のＳＯＧ膜５
３が一部残った時点で停止してもよい。このようにする
と、下部電極６０の内側（溝５５の内部）のＳＯＧ膜５
３によって内壁が補強され、溝５５の隙間の酸化シリコ
ン膜５７によって外壁が補強されるので、下部電極６０
の機械的強度がさらに向上する。また、長溝５５ａの内
部のＳＯＧ膜５３が長溝５５ａの内壁を補強する補強部
材となるので、長溝５５ａの内壁を構成する下部電極材
料（多結晶シリコン膜５６）の機械的強度も向上する。
チングは、溝５５および長溝５５ａの内部のＳＯＧ膜５
３が一部残った時点で停止してもよい。このようにする
と、下部電極６０の内側（溝５５の内部）のＳＯＧ膜５
３によって内壁が補強され、溝５５の隙間の酸化シリコ
ン膜５７によって外壁が補強されるので、下部電極６０
の機械的強度がさらに向上する。また、長溝５５ａの内
部のＳＯＧ膜５３が長溝５５ａの内壁を補強する補強部
材となるので、長溝５５ａの内壁を構成する下部電極材
料（多結晶シリコン膜５６）の機械的強度も向上する。
【００７５】溝５５および長溝５５ａの内側に堆積する
絶縁膜と溝５５の隙間および周辺回路領域に堆積する絶
縁膜は、上記したＳＯＧ膜５３と酸化シリコン膜５７と
の組み合わせに限定されるものではなく、エッチングレ
ートが異なる２種類の絶縁膜を適宜選択して使用するこ
とができる。また、下部電極６０の内側（溝５５の内
部）にも溝５５の隙間にも補強部材を設けたい場合は、
溝５５の内部と隙間とに同じ絶縁膜を堆積してもよい。
さらに、溝５５の内部または隙間に補強部材を形成する
方法として、上記したウェットエッチング以外の方法、
例えばドライエッチングなどを採用することもできる。
絶縁膜と溝５５の隙間および周辺回路領域に堆積する絶
縁膜は、上記したＳＯＧ膜５３と酸化シリコン膜５７と
の組み合わせに限定されるものではなく、エッチングレ
ートが異なる２種類の絶縁膜を適宜選択して使用するこ
とができる。また、下部電極６０の内側（溝５５の内
部）にも溝５５の隙間にも補強部材を設けたい場合は、
溝５５の内部と隙間とに同じ絶縁膜を堆積してもよい。
さらに、溝５５の内部または隙間に補強部材を形成する
方法として、上記したウェットエッチング以外の方法、
例えばドライエッチングなどを採用することもできる。
【００７６】次に、周辺回路領域を覆うフォトレジスト
膜５８を除去し、次いで下部電極６０を構成する多結晶
シリコン膜（５６）の酸化を防止するために、半導体基
板１をアンモニア雰囲気中、８００℃程度で熱処理して
多結晶シリコン膜（５６）の表面を窒化した後、図４２
に示すように、下部電極６０の上部に膜厚２０nm程度の
Ｔａ2 Ｏ5(酸化タンタル) 膜６１をＣＶＤ法で堆積し、
次いで半導体基板１を８００℃程度で熱処理してＴａ2
Ｏ5 膜６１の欠陥を修復する。このＴａ2 Ｏ5膜６１
は、情報蓄積用容量素子の容量絶縁膜材料として使用さ
れる。
膜５８を除去し、次いで下部電極６０を構成する多結晶
シリコン膜（５６）の酸化を防止するために、半導体基
板１をアンモニア雰囲気中、８００℃程度で熱処理して
多結晶シリコン膜（５６）の表面を窒化した後、図４２
に示すように、下部電極６０の上部に膜厚２０nm程度の
Ｔａ2 Ｏ5(酸化タンタル) 膜６１をＣＶＤ法で堆積し、
次いで半導体基板１を８００℃程度で熱処理してＴａ2
Ｏ5 膜６１の欠陥を修復する。このＴａ2 Ｏ5膜６１
は、情報蓄積用容量素子の容量絶縁膜材料として使用さ
れる。
【００７７】次に、図４３に示すように、Ｔａ2 Ｏ5 膜
６１の上部にＣＶＤ法とスパッタリング法とで膜厚１５
０nm程度のＴｉＮ膜６２を堆積した後、フォトレジスト
膜６３をマスクにしたドライエッチングでＴｉＮ膜６２
およびＴａ2 Ｏ5 膜６１をパターニングすることによ
り、ＴｉＮ膜６２からなる上部電極と、Ｔａ2 Ｏ5 膜６
１からなる容量絶縁膜と、多結晶シリコン膜５６からな
る下部電極６０とで構成される情報蓄積用容量素子Ｃを
形成する。これにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積用容量素子Ｃと
で構成されるＤＲＡＭのメモリセルが完成する。
６１の上部にＣＶＤ法とスパッタリング法とで膜厚１５
０nm程度のＴｉＮ膜６２を堆積した後、フォトレジスト
膜６３をマスクにしたドライエッチングでＴｉＮ膜６２
およびＴａ2 Ｏ5 膜６１をパターニングすることによ
り、ＴｉＮ膜６２からなる上部電極と、Ｔａ2 Ｏ5 膜６
１からなる容量絶縁膜と、多結晶シリコン膜５６からな
る下部電極６０とで構成される情報蓄積用容量素子Ｃを
形成する。これにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積用容量素子Ｃと
で構成されるＤＲＡＭのメモリセルが完成する。
【００７８】次に、フォトレジスト膜６３を除去した
後、図４４に示すように、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で情報蓄積用容量素子Ｃの上部に膜厚
１００nm程度の酸化シリコン膜６４を堆積した後、フォ
トレジスト膜６５をマスクにしたドライエッチングで周
辺回路の第１層配線３８の上部の酸化シリコン膜６４、
ＳＯＧ膜５３、酸化シリコン膜４６、４５、ＳＯＧ膜４
４および窒化シリコン膜４０を除去することにより、ス
ルーホール６６を形成する。
後、図４４に示すように、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で情報蓄積用容量素子Ｃの上部に膜厚
１００nm程度の酸化シリコン膜６４を堆積した後、フォ
トレジスト膜６５をマスクにしたドライエッチングで周
辺回路の第１層配線３８の上部の酸化シリコン膜６４、
ＳＯＧ膜５３、酸化シリコン膜４６、４５、ＳＯＧ膜４
４および窒化シリコン膜４０を除去することにより、ス
ルーホール６６を形成する。
【００７９】次に、フォトレジスト膜６５を除去した
後、図４５に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法で膜厚１００
nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法
で膜厚５００nm程度のＷ膜を堆積した後、これらの膜を
エッチバックしてスルーホール６６の内部に残すことに
より形成する。第２層配線６８、６９は、酸化シリコン
膜６４の上部にスパッタリング法で膜厚５０nm程度のＴ
ｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、
膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングして形成する。
後、図４５に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法で膜厚１００
nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法
で膜厚５００nm程度のＷ膜を堆積した後、これらの膜を
エッチバックしてスルーホール６６の内部に残すことに
より形成する。第２層配線６８、６９は、酸化シリコン
膜６４の上部にスパッタリング法で膜厚５０nm程度のＴ
ｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、
膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングして形成する。
【００８０】次に、図４６に示すように、第２層配線６
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えば膜厚３００nm程度の酸化シリコン膜７１、膜
厚４００nm程度のＳＯＧ膜７２および膜厚３００nm程度
の酸化シリコン膜７３で構成する。酸化シリコン膜７
１、７３は、例えばオゾン（Ｏ3 ）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。また、ＳＯＧ膜７２のベークは、Ａｌ
膜を主体とする第２層配線６８、６９の劣化を防止する
ために、４００℃程度の温度で行う。
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えば膜厚３００nm程度の酸化シリコン膜７１、膜
厚４００nm程度のＳＯＧ膜７２および膜厚３００nm程度
の酸化シリコン膜７３で構成する。酸化シリコン膜７
１、７３は、例えばオゾン（Ｏ3 ）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。また、ＳＯＧ膜７２のベークは、Ａｌ
膜を主体とする第２層配線６８、６９の劣化を防止する
ために、４００℃程度の温度で行う。
【００８１】次に、図４７に示すように、情報蓄積用容
量素子Ｃの上部の層間絶縁膜にスルーホール７４を形成
し、周辺回路の第２層配線６９の上部の層間絶縁膜にス
ルーホール７５を形成した後、スルーホール７４、７５
の内部にプラグ７６を形成し、続いて層間絶縁膜の上部
に第３層配線７７、７８、７９を形成する。スルーホー
ル７４、７５は、フォトレジスト膜をマスクにしたドラ
イエッチングで酸化シリコン膜７３、ＳＯＧ膜７２およ
び酸化シリコン膜６４を除去することにより形成する。
プラグ７６は、層間絶縁膜の上部にスパッタリング法で
膜厚５０nm程度のＴｉ膜および膜厚１００nm程度のＴｉ
Ｎ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５００
nm程度のＷ膜を堆積した後、これらの膜をエッチバック
してスルーホール７４、７５の内部に残すことにより形
成する。第３層配線７７〜７９は、層間絶縁膜の上部に
スパッタリング法で膜厚５０nm程度のＴｉＮ膜、膜厚５
００nm程度のＡｌ膜、膜厚１０nm程度のＴｉ膜を堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでこれらの膜をパターニングして形成する。
量素子Ｃの上部の層間絶縁膜にスルーホール７４を形成
し、周辺回路の第２層配線６９の上部の層間絶縁膜にス
ルーホール７５を形成した後、スルーホール７４、７５
の内部にプラグ７６を形成し、続いて層間絶縁膜の上部
に第３層配線７７、７８、７９を形成する。スルーホー
ル７４、７５は、フォトレジスト膜をマスクにしたドラ
イエッチングで酸化シリコン膜７３、ＳＯＧ膜７２およ
び酸化シリコン膜６４を除去することにより形成する。
プラグ７６は、層間絶縁膜の上部にスパッタリング法で
膜厚５０nm程度のＴｉ膜および膜厚１００nm程度のＴｉ
Ｎ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５００
nm程度のＷ膜を堆積した後、これらの膜をエッチバック
してスルーホール７４、７５の内部に残すことにより形
成する。第３層配線７７〜７９は、層間絶縁膜の上部に
スパッタリング法で膜厚５０nm程度のＴｉＮ膜、膜厚５
００nm程度のＡｌ膜、膜厚１０nm程度のＴｉ膜を堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでこれらの膜をパターニングして形成する。
【００８２】その後、第３層配線７７〜７９の上部に酸
化シリコン膜と窒化シリコン膜との積層膜などで構成さ
れるパッシベーション膜を堆積するが、その図示は省略
する。以上の工程により、本実施の形態のＤＲＡＭが略
完成する。
化シリコン膜と窒化シリコン膜との積層膜などで構成さ
れるパッシベーション膜を堆積するが、その図示は省略
する。以上の工程により、本実施の形態のＤＲＡＭが略
完成する。
【００８３】（実施の形態２）本実施の形態のＤＲＡＭ
の製造方法を図４８〜図５０を用いて説明する。
の製造方法を図４８〜図５０を用いて説明する。
【００８４】まず、図４８に示すように、前記実施の形
態１の製造方法（図３〜図３５）に従って、ＳＯＧ膜５
３の上部に情報蓄積用容量素子の下部電極材料として使
用される多結晶シリコン膜５６を堆積した後、多結晶シ
リコン膜５６の上部に溝５５および長溝５５ａの深さよ
りも厚い膜厚の導電膜８０を堆積する。
態１の製造方法（図３〜図３５）に従って、ＳＯＧ膜５
３の上部に情報蓄積用容量素子の下部電極材料として使
用される多結晶シリコン膜５６を堆積した後、多結晶シ
リコン膜５６の上部に溝５５および長溝５５ａの深さよ
りも厚い膜厚の導電膜８０を堆積する。
【００８５】次に、図４９に示すように、導電膜８０を
エッチバックしてＳＯＧ膜５３の上部の多結晶シリコン
膜５５を露出させ、続いてこの多結晶シリコン膜５５を
エッチバックすることにより、溝５５および長溝５５ａ
の内側（内壁および底部）に多結晶シリコン膜５５を残
す。このとき、溝５５および長溝５５ａの内側にはエッ
チバックされなかった導電膜８０も残っている。
エッチバックしてＳＯＧ膜５３の上部の多結晶シリコン
膜５５を露出させ、続いてこの多結晶シリコン膜５５を
エッチバックすることにより、溝５５および長溝５５ａ
の内側（内壁および底部）に多結晶シリコン膜５５を残
す。このとき、溝５５および長溝５５ａの内側にはエッ
チバックされなかった導電膜８０も残っている。
【００８６】次に、図５０に示すように、周辺回路領域
のＳＯＧ膜５３をフォトレジスト膜５８で覆い、溝５５
および長溝５５ａの内部の導電膜８０と溝５５の隙間の
ＳＯＧ膜５３とをウェットエッチングする。このとき、
導電膜８０とＳＯＧ膜５３のエッチングレートの差を利
用して溝５５および長溝５５ａの内部にある程度の膜厚
の導電膜８０を残す。このとき、溝５５の隙間のＳＯＧ
膜５３は全部除去してもよいが、ある程度は残ってもよ
い。
のＳＯＧ膜５３をフォトレジスト膜５８で覆い、溝５５
および長溝５５ａの内部の導電膜８０と溝５５の隙間の
ＳＯＧ膜５３とをウェットエッチングする。このとき、
導電膜８０とＳＯＧ膜５３のエッチングレートの差を利
用して溝５５および長溝５５ａの内部にある程度の膜厚
の導電膜８０を残す。このとき、溝５５の隙間のＳＯＧ
膜５３は全部除去してもよいが、ある程度は残ってもよ
い。
【００８７】上記のウェットエッチングにより、筒状の
下部電極６０が完成する。また、この下部電極６０の内
側（溝５５の内部）に残った導電膜８０は、下部電極６
０の内壁を補強する補強部材となり、これによって下部
電極６０の機械的強度が向上する。従って、下部電極６
０の高さを大きくした場合でもその剥離や倒れが抑制さ
れる。同様に、長溝５５ａの内部に残留した導電膜８０
は、長溝５５ａの内壁を補強する補強部材となり、これ
によって長溝５５ａの内壁を構成する下部電極材料（多
結晶シリコン膜５６）の機械的強度が向上するため、長
溝５５ａを深く形成することができる。
下部電極６０が完成する。また、この下部電極６０の内
側（溝５５の内部）に残った導電膜８０は、下部電極６
０の内壁を補強する補強部材となり、これによって下部
電極６０の機械的強度が向上する。従って、下部電極６
０の高さを大きくした場合でもその剥離や倒れが抑制さ
れる。同様に、長溝５５ａの内部に残留した導電膜８０
は、長溝５５ａの内壁を補強する補強部材となり、これ
によって長溝５５ａの内壁を構成する下部電極材料（多
結晶シリコン膜５６）の機械的強度が向上するため、長
溝５５ａを深く形成することができる。
【００８８】また、下部電極６０の内側に残った導電膜
８０は、その表面が蓄積電荷量確保のための有効領域と
して利用されるため、下部電極６０の内側の補強部材を
絶縁膜で構成する場合に比べて情報蓄積用容量素子の蓄
積電荷量を増やすことができる。
８０は、その表面が蓄積電荷量確保のための有効領域と
して利用されるため、下部電極６０の内側の補強部材を
絶縁膜で構成する場合に比べて情報蓄積用容量素子の蓄
積電荷量を増やすことができる。
【００８９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００９０】例えば、下部電極材料は多結晶シリコン膜
に限定されるものではなく、金属膜などで構成してもよ
い。
に限定されるものではなく、金属膜などで構成してもよ
い。
【００９１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００９２】本発明のＤＲＡＭによれば、情報蓄積用容
量素子の下部電極の機械的強度を高くすることができる
ので、下部電極材料の剥離や倒れが抑制され、ＤＲＡＭ
の製造歩留まりが向上する。
量素子の下部電極の機械的強度を高くすることができる
ので、下部電極材料の剥離や倒れが抑制され、ＤＲＡＭ
の製造歩留まりが向上する。
【００９３】本発明のＤＲＡＭによれば、情報蓄積用容
量素子の下部電極の機械的強度を高くすることができる
ので、その高さを大きくすることができる。これによ
り、メモリセルを微細化しても蓄積電荷容量の確保が可
能となるので、ポーズリフレッシュ特性が向上した高集
積、大容量のＤＲＡＭを実現することができる。
量素子の下部電極の機械的強度を高くすることができる
ので、その高さを大きくすることができる。これによ
り、メモリセルを微細化しても蓄積電荷容量の確保が可
能となるので、ポーズリフレッシュ特性が向上した高集
積、大容量のＤＲＡＭを実現することができる。
【図１】本発明の実施の形態１であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
た半導体チップの全体平面図である。
【図２】本発明の実施の形態１であるＤＲＡＭの等価回
路図である。
路図である。
【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】ＳＯＧ膜のウェットエッチング量の熱処理温
度依存性を示すグラフである。
度依存性を示すグラフである。
【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３４】スルーホールの上部に形成された溝とメモリ
アレイを取り囲む帯状の長溝のパターンを示す平面図で
ある。
アレイを取り囲む帯状の長溝のパターンを示す平面図で
ある。
【図３５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４８】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５０】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
１ 半導体基板 １Ａ 半導体チップ ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト膜 ５ 素子分離溝 ５ａ 溝 ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ 窒化シリコン膜 ９ フォトレジスト膜 １０ ｎ型半導体領域 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４Ａ〜１４Ｃ ゲート電極 １５ 窒化シリコン膜 １６ フォトレジスト膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域 ２０ 窒化シリコン膜 ２０ａ サイドウォールスペーサ ２１ フォトレジスト膜 ２２ ｐ+ 型半導体領域 ２３ ｎ+ 型半導体領域 ２４ ＳＯＧ膜 ２４ａ、２４ｂ ＳＯＧ膜 ２５ 酸化シリコン膜 ２６ 酸化シリコン膜 ２７フォトレジスト膜 ２８ コンタクトホール ２９ コンタクトホール ３０ プラグ ３１ 酸化シリコン膜 ３２ フォトレジスト膜 ３３ フォトレジスト膜 ３４〜３７ コンタクトホール ３８、３９ 第１層配線 ４０ 窒化シリコン膜 ４１ フォトレジスト膜 ４２ ＴｉＳｉ2 層 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ 酸化シリコン膜 ４６ 酸化シリコン膜 ４７ フォトレジスト膜 ４８ スルーホール ４９ プラグ ５１ 窒化シリコン膜 ５２ フォトレジスト膜 ５３ ＳＯＧ膜 ５４ フォトレジスト膜 ５５ 溝５５ａ 長溝 ５６ 多結晶シリコン膜 ５７ 酸化シリコン膜 ５８ フォトレジスト膜 ６０ 下部電極 ６１ Ｔａ2 Ｏ5(酸化タンタル) 膜 ６２ ＴｉＮ膜（上部電極） ６３ フォトレジスト膜 ６４ 酸化シリコン膜 ６５ フォトレジスト膜 ６６ スルーホール ６７ プラグ ６８、６９ 第２層配線 ７１ 酸化シリコン膜 ７２ ＳＯＧ膜 ７３ 酸化シリコン膜 ７４、７５ スルーホール ７６ プラグ ７７〜７９ 第３層配線 ８０ 導電膜 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 悟 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (9)
- 【請求項１】 メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、上方に開孔部を有する筒形の下部電極を備えた
前記情報蓄積用容量素子を前記メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置したＤＲＡＭを有する半導体集積回
路装置であって、前記筒形の下部電極の内壁および外壁
の少なくとも一方に補強部材を設けたことを特徴とする
半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記補強部材は、絶縁膜であることを特徴とする
半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記補強部材は、前記下部電極の内壁に設けた導
電膜であることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置であ
って、メモリアレイの周囲に前記下部電極と同じ材料で
内壁を構成した長溝を設け、前記長溝の内壁に補強部材
を設けたことを特徴とする半導体集積回路装置。 - 【請求項５】 メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、上方に開孔部を有する筒形の下部電極を備えた
前記情報蓄積用容量素子を前記メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置したＤＲＡＭを有する半導体集積回
路装置の製造方法であって、（ａ）半導体基板の主面に
形成したメモリセル選択用ＭＩＳＦＥＴの上部に第１絶
縁膜を堆積した後、前記第１絶縁膜を開孔して溝を形成
する工程、（ｂ）前記溝の内部を含む前記第１絶縁膜の
上部に情報蓄積用容量素子の下部電極を構成する第１導
電膜を堆積する工程、（ｃ）前記第１導電膜の上部に前
記溝を埋め込むのに十分な膜厚の第２絶縁膜を堆積する
工程、（ｄ）前記第２絶縁膜をエッチングして前記第１
絶縁膜の上部の前記第１導電膜を露出させた後、前記第
１導電膜をエッチングすることにより、前記溝の内部の
みに前記第１導電膜を残す工程、（ｅ）前記溝とこれに
隣接する溝との隙間の前記第１絶縁膜および前記溝の内
部の前記第２絶縁膜をエッチングして後退させることに
より、上方に開孔部を有する筒形の下部電極を形成する
と共に、前記第１絶縁膜および前記第２絶縁膜の少なく
とも一方の一部を前記筒形の下部電極の壁面と接する領
域に残す工程、を含むことを特徴とする半導体集積回路
装置の製造方法。 - 【請求項６】 請求項５記載の半導体集積回路装置の製
造方法であって、前記工程（ｅ）で前記第１絶縁膜およ
び前記第２絶縁膜をエッチングして後退させる際、前記
第１絶縁膜と前記第２絶縁膜のエッチングレートの差を
利用して、前記第１絶縁膜および前記第２絶縁膜のいず
れか一方の一部を前記筒形の下部電極の壁面と接する領
域に残し、他方を除去することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項７】 請求項５または６記載の半導体集積回路
装置の製造方法であって、前記第１絶縁膜および前記第
２絶縁膜のいずれか一方がプラズマＣＶＤ法で堆積した
酸化シリコン膜であり、他方がＳＯＧ膜であることを特
徴とする半導体集積回路装置の製造方法。 - 【請求項８】 メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、上方に開孔部を有する筒形の下部電極を備えた
前記情報蓄積用容量素子を前記メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置したＤＲＡＭを有する半導体集積回
路装置の製造方法であって、（ａ）半導体基板の主面に
形成したメモリセル選択用ＭＩＳＦＥＴの上部に第１絶
縁膜を堆積した後、前記第１絶縁膜を開孔して溝を形成
する工程、（ｂ）前記溝の内部を含む前記第１絶縁膜の
上部に、情報蓄積用容量素子の下部電極を構成する第１
導電膜を堆積する工程、（ｃ）前記第１導電膜の上部に
前記溝を埋め込むのに十分な膜厚の第２導電膜を堆積す
る工程、（ｄ）前記第２導電膜をエッチングして前記第
１絶縁膜の上部の前記第１導電膜を露出させた後、前記
第１導電膜をエッチングすることにより、前記溝の内部
のみに前記第１導電膜を残す工程、（ｅ）前記溝とこれ
に隣接する溝との隙間の前記第１絶縁膜および前記溝の
内部の前記第２導電膜をエッチングして後退させること
により、上方に開孔部を有する筒形の下部電極を形成す
ると共に、少なくとも前記第２導電膜の一部を前記筒形
の下部電極の内壁面と接する領域に残す工程、を含むこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、上方に開孔部を有する筒形の下部電極を備えた
前記情報蓄積用容量素子を前記メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置したＤＲＡＭを有する半導体集積回
路装置の製造方法であって、（ａ）半導体基板の主面の
メモリアレイにメモリセル選択用ＭＩＳＦＥＴを形成
し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形成した
後、前記メモリセル選択用ＭＩＳＦＥＴおよび周辺回路
のＭＩＳＦＥＴの上部に第１絶縁膜を堆積する工程、
（ｂ）メモリアレイの前記第１絶縁膜を開孔して溝を形
成すると共に、メモリアレイと周辺回路領域との境界部
の前記第１絶縁膜を開孔して前記メモリアレイを囲む長
溝を形成する工程、（ｃ）前記溝および前記長溝の内部
を含む前記第１絶縁膜の上部に、情報蓄積用容量素子の
下部電極を構成する第１導電膜を堆積した後、前記第１
導電膜の上部に前記溝および前記長溝を埋め込むのに十
分な膜厚の第２絶縁膜を堆積する工程、（ｄ）前記第２
絶縁膜をエッチングして前記第１絶縁膜の上部の前記第
１導電膜を露出させた後、前記第１導電膜をエッチング
することにより、前記溝および前記長溝の内部のみに前
記第１導電膜を残す工程、（ｅ）前記溝とこれに隣接す
る溝との隙間の前記第１絶縁膜および前記溝の内部の前
記第２絶縁膜をエッチングして後退させることにより、
上方に開孔部を有する筒形の下部電極を形成すると共
に、前記第２絶縁膜の一部を前記筒形の下部電極の内壁
面と接する領域に残し、かつ前記第２絶縁膜の他の一部
を前記長溝の内壁面と接する領域に残す工程、を含むこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170747A JPH1117144A (ja) | 1997-06-26 | 1997-06-26 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170747A JPH1117144A (ja) | 1997-06-26 | 1997-06-26 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117144A true JPH1117144A (ja) | 1999-01-22 |
Family
ID=15910647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9170747A Pending JPH1117144A (ja) | 1997-06-26 | 1997-06-26 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117144A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004798A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 커패시터의 전하저장전극 형성방법 |
| KR100338780B1 (ko) * | 2000-09-15 | 2002-06-01 | 윤종용 | 층간절연막의 손상을 방지할 수 있는 반도체 메모리 소자및 그 제조방법 |
| US6444405B1 (en) | 1999-07-01 | 2002-09-03 | Hitachi, Ltd. | Method of forming conductive layers in the trenches or through holes made in an insulating film on a semiconductors substrate |
| US6586794B2 (en) | 2000-04-06 | 2003-07-01 | Fujitsu Limited | Semiconductor device and its manufacture |
| US6730563B2 (en) | 2002-09-13 | 2004-05-04 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| JP2004343150A (ja) * | 1999-06-02 | 2004-12-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100865726B1 (ko) * | 2007-07-02 | 2008-10-29 | 주식회사 하이닉스반도체 | 필라형 스토리지전극을 구비한 캐패시터 및 그 제조 방법 |
| KR101044006B1 (ko) | 2007-11-22 | 2011-06-24 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
-
1997
- 1997-06-26 JP JP9170747A patent/JPH1117144A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004343150A (ja) * | 1999-06-02 | 2004-12-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR20010004798A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 커패시터의 전하저장전극 형성방법 |
| US6444405B1 (en) | 1999-07-01 | 2002-09-03 | Hitachi, Ltd. | Method of forming conductive layers in the trenches or through holes made in an insulating film on a semiconductors substrate |
| US6770528B2 (en) | 1999-07-01 | 2004-08-03 | Hitachi Ulsi Systems Co., Ltd. | Method of forming a data-storing capacitive element made in an insulating film on a semiconductor substrate |
| US6586794B2 (en) | 2000-04-06 | 2003-07-01 | Fujitsu Limited | Semiconductor device and its manufacture |
| US6693002B2 (en) | 2000-04-06 | 2004-02-17 | Fujitsu Limited Kabushiki Kaisha Toshiba | Semiconductor device and its manufacture |
| KR100338780B1 (ko) * | 2000-09-15 | 2002-06-01 | 윤종용 | 층간절연막의 손상을 방지할 수 있는 반도체 메모리 소자및 그 제조방법 |
| US6730563B2 (en) | 2002-09-13 | 2004-05-04 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| KR100865726B1 (ko) * | 2007-07-02 | 2008-10-29 | 주식회사 하이닉스반도체 | 필라형 스토리지전극을 구비한 캐패시터 및 그 제조 방법 |
| US7910428B2 (en) | 2007-07-02 | 2011-03-22 | Hynix Semiconductor Inc. | Capacitor with pillar type storage node and method for fabricating the same including conductive capping layer |
| US8441100B2 (en) | 2007-07-02 | 2013-05-14 | Hynix Semiconductor Inc. | Capacitor with pillar type storage node and method for fabricating the same |
| KR101044006B1 (ko) | 2007-11-22 | 2011-06-24 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6028360A (en) | Semiconductor integrated circuit device in which a conductive film is formed over a trap film which in turn is formed over a titanium film | |
| JP3878724B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH11214644A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4053241B2 (ja) | 半導体装置の製造方法 | |
| JP2000012796A (ja) | 半導体装置ならびにその製造方法および製造装置 | |
| JPH10321814A (ja) | Ｄｒａｍセルキャパシタ電極用の平坦化技法 | |
| KR20000053397A (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| JP2002016237A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH11145286A (ja) | 半導体集積回路装置の製造方法 | |
| JPH1126713A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1117144A (ja) | 半導体集積回路装置およびその製造方法 | |
| US6734479B1 (en) | Semiconductor integrated circuit device and the method of producing the same | |
| JPH1126719A (ja) | 半導体集積回路装置の製造方法 | |
| JPH1126718A (ja) | 半導体集積回路装置の製造方法 | |
| JPH1126715A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1187651A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4077966B2 (ja) | 半導体装置の製造方法 | |
| JPH1126712A (ja) | 半導体集積回路装置およびその製造方法ならびにその製造装置 | |
| JPH1174354A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2001024169A (ja) | 半導体装置およびその製造方法 | |
| JP2000058776A (ja) | 半導体装置およびその製造方法 | |
| JPH11274431A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1117139A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1117147A (ja) | 半導体集積回路装置の製造方法 | |
| JP2000323480A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 |