JPH11214644A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH11214644A
JPH11214644A JP10012614A JP1261498A JPH11214644A JP H11214644 A JPH11214644 A JP H11214644A JP 10012614 A JP10012614 A JP 10012614A JP 1261498 A JP1261498 A JP 1261498A JP H11214644 A JPH11214644 A JP H11214644A
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insulating film
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吉孝 中村
Hidekazu Goshima
秀和 五嶋
Keizo Kawakita
惠三 川北
Satoru Yamada
悟 山田
Toshihiro Sekiguchi
敏宏 関口
Isamu Asano
勇 浅野
Yoshitaka Tadaki
▲芳▼▲隆▼ 只木
Takuya Fukuda
琢也 福田
Masayasu Suzuki
正恭 鈴樹
Takeshi Tamaru
剛 田丸
Naoki Fukuda
直樹 福田
Hideo Aoki
英雄 青木
Masanari Hirasawa
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Abstract

(57)【要約】 【課題】 情報蓄積用容量素子の容量絶縁膜を高誘電体
材料で構成したＤＲＡＭにおいて、容量絶縁膜を形成す
る際に行われる高温の熱処理に起因して下層の配線が絶
縁膜の表面から剥離する不良を防止する。 【解決手段】 情報蓄積用容量素子Ｃの容量絶縁膜をＴ
ａ2 Ｏ5 ( 酸化タンタル) 膜４６などの高誘電体材料で
構成したキャパシタ・オーバー・ビットライン構造のＤ
ＲＡＭにおいて、情報蓄積用容量素子Ｃよりも下層に配
置されるビット線ＢＬおよび周辺回路の第１層目の配線
２３〜２６の、少なくとも下地の酸化シリコン膜２８と
接する部分をＷ膜で構成することにより、容量絶縁膜を
形成する際に行われる高温熱処理に起因してビット線Ｂ
Ｌや配線２３〜２６と酸化シリコン膜２８との界面の密
着性を向上させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面にマトリクス状に配置された複数のワード線と複数
のビット線との交点に配置され、１個のメモリセル選択
用ＭＩＳＦＥＴとこれに直列に接続された１個の情報蓄
積用容量素子（キャパシタ）とで構成されている。メモ
リセル選択用ＭＩＳＦＥＴは、主としてゲート酸化膜、
ワード線と一体に構成されたゲート電極、ソースおよび
ドレインを構成する一対の半導体領域によって構成され
ている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの
上部に配置され、ソース、ドレインの一方と電気的に接
続されている。情報蓄積用容量素子は、同じくメモリセ
ル選択用ＭＩＳＦＥＴの上部に配置され、ソース、ドレ
インの他方と電気的に接続されている。
【０００３】上記のように、近年のＤＲＡＭは、メモリ
セルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用ＭＩＳＦＥＴの上方に配置する、いわゆるスタック
ド・キャパシタ構造を採用している。このスタックド・
キャパシタ構造を採用したＤＲＡＭには、ビット線の下
方に情報蓄積用容量素子を配置するキャパシタ・アンダ
ー・ビットライン（Capacitor Under Bitline ；ＣＵ
Ｂ）構造のものと、ビット線の上方に情報蓄積用容量素
子を配置するキャパシタ・オーバー・ビットライン（Ca
pacitor Over Bitline；ＣＯＢ）構造のものとがある。
前者については、特開平７−１９２７２３号公報、特開
平８−２０４１４４号公報に記載があり、後者についで
は、特開平７−１２２６５４号公報、特開平７−１０６
４３７号公報に記載がある。
【０００４】上記した２種のスタックド・キャパシタ構
造のうち、ビット線の上方に情報蓄積用容量素子を配置
するＣＯＢ構造は、ＣＵＢ構造に比べてメモリセルの微
細化に適している。これは、微細化された情報蓄積用容
量素子の蓄積電荷量を増やそうとすると、その構造を立
体化して表面積を増やす必要があるが、情報蓄積用容量
素子の上部にビット線を配置するＣＵＢ構造の場合は、
ビット線とメモリセル選択用ＭＩＳＦＥＴとを接続する
コンタクトホールのアスペクト比が極端に大きくなって
しまうため、その開孔が困難になるからである。
【０００５】また、６４Ｍbit （メガビット）あるいは
２５６Ｍbit といった最近の大容量ＤＲＡＭは、情報蓄
積用容量素子を立体化して表面積を増やすだけでは蓄積
電荷量を確保することが困難になっており、容量素子の
立体化と併せて容量絶縁膜をＴａ2 Ｏ5 （酸化タンタ
ル）、（Ｂａ，Ｓｒ）ＴｉＯ3 （チタン酸バリウムスト
ロンチウム；以下ＢＳＴと略す）、ＳｒＴｉＯ3 （チタ
ン酸ストロンチウム；ＳＴＯと略す）といった高誘電体
材料で構成することが検討されている。容量絶縁膜をこ
のような高誘電体材料で構成したＤＲＡＭについては、
例えば特開平１−２２２４６９号公報、特開平７−６６
３００号公報に記載がある。
【０００６】さらに、上記した６４〜２５６Ｍbit ＤＲ
ＡＭにおいては、チップサイズの増大に伴う信号遅延対
策として、ワード線やビット線の材料に多結晶シリコン
膜よりも低抵抗の金属材料を採用することや、ＭＩＳＦ
ＥＴのソース、ドレインと配線とを接続するコンタクト
ホールの微細化に伴う抵抗増大を回避する対策として、
高速動作が要求されるセンスアンプやワードドライバな
どの周辺回路を構成するＭＩＳＦＥＴのソース、ドレイ
ンの表面にＴｉＳｉ2 （チタンシリサイド）あるいはＣ
ｏＳｉ2 （コバルトシリサイド）などの高融点金属シリ
サイド層を形成するシリサイデーション(Silicidation)
技術を採用することも不可避になると考えられている。
このシリサイデーション技術については、例えば特開平
５−２１７９６号公報、特開平６−２９２４０号公報、
特開平８−１８１２１２号に記載がある。
【０００７】
【発明が解決しようとする課題】本発明者は、２５６Ｍ
bit およびそれ以降の世代に対応したＤＲＡＭの構造お
よびプロセスを開発中である。このＤＲＡＭは、チップ
サイズの増大に伴う信号遅延対策としてメモリセル選択
用ＭＩＳＦＥＴのゲート電極（ワード線）と周辺回路の
ＭＩＳＦＥＴのゲート電極をＷ（タングステン）などの
高融点金属を主体とする低抵抗材料で構成すると共に、
拡散層と配線とのコンタクト抵抗を低減する対策として
周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの
表面に高融点金属シリサイド層を形成する。
【０００８】また、このＤＲＡＭは、ビット線の信号遅
延対策としてビット線をＷなどの高融点金属を主体とす
る低抵抗材料で構成すると共に、配線の形成工程を低減
する対策としてビット線と周辺回路の第１層目の配線と
を同一工程で同時に形成する。さらに、このＤＲＡＭ
は、情報蓄積用容量素子の蓄積電荷量を確保する対策と
してビット線の上方に情報蓄積用容量素子を配置するＣ
ＯＢ構造を採用して容量素子の立体化を容易にすると共
に、容量絶縁膜をＴａ2 Ｏ5 （酸化タンタル）などの高
誘電体材料で構成する。
【０００９】ところが、本発明者が上記のようなＤＲＡ
Ｍの製造プロセスを検討したところ、ＭＩＳＦＥＴの上
部に形成したビット線および周辺回路の第１層目の配線
が、その後の情報蓄積用容量素子を形成する工程で行わ
れる高温の熱処理によって絶縁膜表面から剥離する現象
が見出された。
【００１０】ここで、上記のようなＤＲＡＭを製造する
プロセスの概略を簡単に説明すると、まず半導体基板の
主面上に堆積した高融点金属を主体とする低抵抗材料を
パターニングしてメモリセル選択用ＭＩＳＦＥＴのゲー
ト電極（ワード線）と周辺回路のＭＩＳＦＥＴのゲート
電極を形成した後、半導体基板に不純物をイオン打ち込
みしてこれらのＭＩＳＦＥＴのソース、ドレインを形成
する。
【００１１】次に、これらのＭＩＳＦＥＴの上部を絶縁
膜で覆った後、まずメモリセル選択用ＭＩＳＦＥＴのソ
ース、ドレインの上部の絶縁膜にコンタクトホールを形
成し、続いてこのコンタクトホールの内部に多結晶シリ
コンのプラグを埋め込む。次に、周辺回路のＭＩＳＦＥ
Ｔのゲート電極およびソース、ドレインのそれぞれの上
部の絶縁膜にコンタクトホールを形成した後、これらの
コンタクトホールの内部を含む絶縁膜の上部にＴｉ膜あ
るいはＣｏ膜などの高融点金属膜を薄く堆積し、続いて
半導体基板を熱処理してコンタクトホールの底部の基板
（Ｓｉ）と高融点金属膜とを反応させることによって、
コンタクトホールの底部に高融点金属シリサイド層を形
成する。
【００１２】次に、周辺回路のコンタクトホールの内部
を含む絶縁膜の上部にＷなどの高融点金属膜を主体とす
る配線材料を堆積した後、この配線材料と絶縁膜の表面
に残った未反応のＴｉ膜とをパターニングすることによ
って、絶縁膜の上部にビット線と周辺回路の第１層目の
配線とを形成する。ビット線は、多結晶シリコンのプラ
グを埋め込んだ前記コンタクトホールを通じてメモリセ
ル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気
的に接続される。また、周辺回路の第１層目の配線は、
周辺回路の前記コンタクトホールを通じて周辺回路のＭ
ＩＳＦＥＴのゲート電極またはソース、ドレインのいず
れかと電気的に接続される。
【００１３】次に、ビット線および周辺回路の第１層目
の配線のそれぞれの上部を層間絶縁膜で覆い、続いてこ
の層間絶縁膜にメモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方と情報蓄積用容量素子とを接続する
ためのスルーホールを形成した後、このスルーホールの
上部に堆積した多結晶シリコンなどの導電膜をパターニ
ングして立体的な構造を有する情報蓄積用容量素子の下
部電極を形成する。
【００１４】次に、この下部電極の表面にＴａ2 Ｏ
5 （酸化タンタル）などの高誘電体膜を堆積した後、高
温の熱処理を行う。Ｔａ2 Ｏ5 あるいはＢＳＴ、ＳＴＯ
といった金属酸化物からなる高誘電体膜は、それらに共
通の性質として、リーク電流を低減するために成膜後に
酸素雰囲気中で８００℃程度の高温熱処理を行う必要が
ある。また、一旦高温熱処理を施した後は、膜質の劣化
を防ぐために４５０℃程度以上の高温に晒さないように
する必要がある。
【００１５】その後、高誘電体膜の上部にＴｉＮ膜など
の導電膜を堆積した後、この導電膜とその下層の高誘電
体膜とをパターニングして情報蓄積用容量素子の上部電
極と容量絶縁膜とを形成する。
【００１６】ところが、本発明者が上記のようなＤＲＡ
Ｍの製造プロセスを検討したところ、Ｔａ2 Ｏ5 膜の膜
質を改善するための高温熱処理を行った際に、ビット線
や周辺回路の第１層目の配線が絶縁膜表面から剥離する
現象が見出された。これは、コンタクトホールの底部に
Ｔｉシリサイド層を形成するために使用したＴｉ膜が酸
化シリコンで構成された絶縁膜上に残っていると、Ｔｉ
膜と酸化シリコンとの界面で剥離が生じるためであり、
その理由としては、ＴｉがＳｉに比べて酸化物を形成し
易いからであろうと考えられる。
【００１７】高温熱処理によるＴｉ膜と酸化シリコン膜
の剥離を防止する対策としては、Ｔｉ膜を熱処理してコ
ンタクトホールの底部にＴｉシリサイド層を形成した
後、絶縁膜の表面に残った未反応のＴｉ膜を酸性のエッ
チング液で除去する方法が考えられる。ところが、周辺
回路のＭＩＳＦＥＴのソース、ドレインの上部の絶縁膜
にコンタクトホールを形成する工程では、同時にＭＩＳ
ＦＥＴのゲート電極の上部にもコンタクトホールを形成
するため、Ｔｉシリサイド層の形成後に未反応のＴｉ膜
をエッチング液で除去すると、ゲート電極の上部に形成
されたコンタクトホール内にもエッチング液が浸入し、
ゲート電極を構成する金属膜がエッチングされてしま
う。従って、上記の対策は、酸性のエッチング液に耐性
のある多結晶シリコン膜やポリサイド膜（多結晶シリコ
ンと高融点金属シリサイドの積層膜）でゲート電極を構
成した場合には有効であるが、金属を主体とした材料で
ゲート電極を構成した場合には適用することができな
い。
【００１８】Ｔｉ膜と酸化シリコン膜の界面剥離を防止
する他の対策として、Ｔｉ膜を熱処理してＴｉシリサイ
ド層を形成した後（または形成する際）、窒素雰囲気中
で熱処理を行うことによってＴｉ膜を酸化シリコン膜と
密着性のよいＴｉＮ（チタンナイトライド）膜に置換す
る方法が考えられる。しかし、窒素雰囲気中での高温熱
処理によって酸化シリコン膜上のＴｉ膜を完全にＴｉＮ
膜に置換することは難しく、膜の表面は窒化されても酸
化シリコン膜との界面までは完全に窒化されない。ま
た、この高温熱処理を長時間行うことは、ＭＩＳＦＥＴ
のソース、ドレインに打ち込まれた不純物の拡散を助長
することになり、浅接合の形成の障害となる。
【００１９】本発明の目的は、情報蓄積用容量素子の容
量絶縁膜を高誘電体材料で構成したＤＲＡＭにおいて、
高誘電体材料の膜質を改善するために行う高温熱処理に
よって下層の配線が絶縁膜の表面から剥離する不良を防
止する技術を提供することにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２２】（１）本発明の半導体集積回路装置は、半
導体基板の主面上に形成された酸化シリコン系の第１絶
縁膜の上部に、少なくともその一部が前記第１絶縁膜と
接するように延在する配線が形成され、前記配線の上部
に形成された第２絶縁膜の上部に、少なくともその一部
が高誘電体膜で構成された容量絶縁膜を有する容量素子
が形成されており、前記配線を構成する導電膜は、少な
くとも前記第１絶縁膜と界面を接する部分が、チタンを
除いた高融点金属、または高融点金属の窒化物からな
る。
【００２３】（２）本発明の半導体集積回路装置は、半
導体基板の主面上の第１領域に、ワード線と一体に構成
されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥ
Ｔが形成され、前記メモリセル選択用ＭＩＳＦＥＴを覆
う酸化シリコン系の第１絶縁膜の上部に、前記メモリセ
ル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気
的に接続され、かつ前記第１絶縁膜と接するように延在
するビット線が形成され、前記ビット線の上部に形成さ
れた第２絶縁膜の上部に、前記メモリセル選択用ＭＩＳ
ＦＥＴのソース、ドレインの他方と電気的に接続され、
かつ少なくともその一部が高誘電体膜で構成された容量
絶縁膜を有する情報蓄積用容量素子が形成されたＤＲＡ
Ｍを有し、前記ビット線を構成する導電膜は、少なくと
も前記第１絶縁膜と界面を接する部分が、チタンを除い
た高融点金属、または高融点金属の窒化物からなる。
【００２４】（３）本発明の半導体集積回路装置は、前
記（２）において、前記高誘電体膜がＣＶＤ法で堆積し
た酸化タンタル膜である。
【００２５】（４）本発明の半導体集積回路装置は、前
記（２）において、前記メモリセル選択用ＭＩＳＦＥＴ
のゲート電極を構成する導電膜の少なくとも一部が金属
膜で構成されている。
【００２６】（５）本発明の半導体集積回路装置は、前
記（２）において、前記半導体基板の主面上の第２領域
に、前記ＤＲＡＭの周辺回路のＭＩＳＦＥＴが形成さ
れ、前記周辺回路のＭＩＳＦＥＴを覆う前記酸化シリコ
ン系の第１絶縁膜の上部に、前記周辺回路のＭＩＳＦＥ
Ｔのゲート電極、ソースまたはドレインのいずれかと電
気的に接続され、かつ前記第１絶縁膜と接するように延
在する第１層目の配線が形成され、前記第１層目の配線
を構成する導電膜は、少なくとも前記第１絶縁膜と界面
を接する部分が、チタンを除いた高融点金属、または高
融点金属の窒化物からなる。
【００２７】（６）本発明の半導体集積回路装置は、前
記（５）において、前記第１絶縁膜に開孔され、前記第
１層目の配線と前記周辺回路のＭＩＳＦＥＴのソースま
たはドレインとを電気的に接続するコンタクトホールの
底部にチタンシリサイド層が形成されている。
【００２８】（７）本発明の半導体集積回路装置は、前
記（５）において、前記ビット線および前記第１層目の
配線のそれぞれを構成する前記導電膜がタングステン膜
である。
【００２９】（８）本発明の半導体集積回路装置は、前
記（５）において、前記第１層目の配線が前記コンタク
トホールの内部に形成され、チタン膜とバリアメタル膜
との積層膜、またはチタン膜とバリアメタル膜とタング
ステン膜との積層膜で構成されたプラグを介して前記周
辺回路のＭＩＳＦＥＴのソースまたはドレインと電気的
に接続されている。
【００３０】（９）本発明の半導体集積回路装置は、前
記（５）において、前記周辺回路のＭＩＳＦＥＴのゲー
ト電極の少なくとも前記第１層目の配線と接する部分が
金属膜で構成されている。
【００３１】（１０）本発明の半導体集積回路装置は、
前記（５）において、前記第１絶縁膜がスピンオングラ
ス膜またはＣＶＤ法で堆積した酸化シリコン膜であるこ
とを特徴とする半導体集積回路装置。
【００３２】（１１）本発明の半導体集積回路装置は、
前記（５）において、前記ビット線の幅がフォトリソグ
ラフィの解像限界で決まる最小寸法以下の寸法で構成さ
れている。
【００３３】（１２）本発明の半導体集積回路装置は、
前記（５）において、前記情報蓄積用容量素子の上部に
形成された酸化シリコン系の第３絶縁膜の上部に、前記
第１層目の配線と電気的に接続された第２層目の配線が
形成され、前記第２層目の配線を構成する導電膜は、少
なくとも前記第３絶縁膜と界面を接する部分がチタン膜
である。
【００３４】（１３）本発明の半導体集積回路装置は、
以下の工程を含んでいる。
【００３５】（ａ）半導体基板の主面上に酸化シリコン
系の第１絶縁膜を形成した後、前記第１絶縁膜の上部
に、少なくとも前記第１絶縁膜と界面を接する部分が、
チタンを除いた高融点金属、またはチタンを含む高融点
金属の窒化物からなる導電膜を堆積する工程、（ｂ）前
記導電膜をパターニングすることによって、少なくとも
その一部が前記第１絶縁膜と接するように延在する配線
を形成した後、前記配線の上部に第２絶縁膜を形成する
工程、（ｃ）前記第２絶縁膜の上部に高誘電体膜を堆積
した後、前記高誘電体膜の膜質を改善するための熱処理
を行う工程、（ｄ）前記第２絶縁膜の上部に、少なくと
もその一部が前記高誘電体膜で構成された容量絶縁膜を
有する容量素子を形成する工程。
【００３６】（１４）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。
【００３７】（ａ）半導体基板の主面上の第１領域に、
ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩ
ＳＦＥＴを形成し、前記半導体基板の主面上の第２領域
に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを
形成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥ
Ｔおよび前記周辺回路のＭＩＳＦＥＴのそれぞれの上部
に酸化シリコン系の第１絶縁膜を形成する工程、（ｃ）
前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン
の少なくとも一方の上部の前記第１絶縁膜に第１コンタ
クトホールを形成し、前記周辺回路のＭＩＳＦＥＴのソ
ースおよびドレインのそれぞれの上部の前記第１絶縁膜
に第２コンタクトホールを形成し、前記周辺回路のＭＩ
ＳＦＥＴのゲート電極の上部の前記第１絶縁膜に第３コ
ンタクトホールを形成する工程、（ｄ）前記第２コンタ
クトホールおよび前記第３コンタクトホールのそれぞれ
の内部を含む前記第１絶縁膜の上部にチタン膜を堆積し
た後、前記半導体基板を熱処理することによって、前記
第２コンタクトホールの底部に露出した前記周辺回路の
ＭＩＳＦＥＴのソースおよびドレインのそれぞれの表面
にチタンシリサイド層を形成する工程、（ｅ）前記第２
コンタクトホールおよび前記第３コンタクトホールのそ
れぞれの内部を含む前記チタン膜の上部に、バリアメタ
ル膜、または前記バリアメタル膜とチタンを除いた高融
点金属膜との積層膜を堆積した後、前記第１絶縁膜の上
部の前記バリアメタル膜または前記積層膜を前記チタン
膜と共に除去することによって、前記第２コンタクトホ
ールおよび前記第３コンタクトホールのそれぞれの内部
にプラグを形成する工程、（ｆ）前記第１絶縁膜の上部
に、少なくとも前記第１絶縁膜と界面を接する部分が、
チタンを除いた高融点金属、または高融点金属の窒化物
からなる導電膜を堆積する工程、（ｇ）前記導電膜をパ
ターニングすることによって、前記第１コンタクトホー
ルを通じて前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方と電気的に接続されるビット線を形
成し、前記第２コンタクトホールまたは前記第３コンタ
クトホールを通じて前記周辺回路のＭＩＳＦＥＴと電気
的に接続される周辺回路の第１層目の配線を形成する工
程、（ｈ）前記ビット線および前記周辺回路の第１層目
の配線のそれぞれの上部に堆積した第２絶縁膜の上部に
高誘電体膜を堆積した後、前記高誘電体膜の膜質を改善
するための熱処理を行う工程、（ｉ）前記第２絶縁膜の
上部に、少なくともその一部が前記高誘電体膜で構成さ
れた容量絶縁膜を有し、前記メモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレインの他方と電気的に接続される情
報蓄積用容量素子を形成する工程。
【００３８】（１５）本発明の半導体集積回路装置の製
造方法は、前記（１４）において、前記メモリセル選択
用ＭＩＳＦＥＴのゲート電極および前記周辺回路のＭＩ
ＳＦＥＴのゲート電極のそれぞれを構成する導電膜が、
不純物がドープされた低抵抗多結晶シリコン膜とバリア
メタル膜とタングステン膜との積層膜である。
【００３９】（１６）本発明の半導体集積回路装置の製
造方法は、前記（１４）において、前記ビット線および
前記周辺回路の第１層目の配線がタングステン膜であ
る。
【００４０】（１７）本発明の半導体集積回路装置の製
造方法は、前記（１４）において、前記高誘電体膜が金
属酸化物からなる。
【００４１】（１８）本発明の半導体集積回路装置の製
造方法は、前記（１７）において、前記金属酸化物が酸
化タンタルである。
【００４２】（１９）本発明の半導体集積回路装置の製
造方法は、前記（１４）において、前記高誘電体膜の膜
質を改善するための熱処理温度が７５０℃以上である。
【００４３】（２０）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。
【００４４】（ａ）半導体基板の主面上の第１領域に、
ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩ
ＳＦＥＴを形成し、前記半導体基板の主面上の第２領域
に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを
形成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥ
Ｔおよび前記周辺回路のＭＩＳＦＥＴのそれぞれの上部
に酸化シリコン系の第１絶縁膜を形成する工程、（ｃ）
前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン
の少なくとも一方の上部の前記第１絶縁膜に第１コンタ
クトホールを形成し、前記周辺回路のＭＩＳＦＥＴのソ
ースおよびドレインのそれぞれの上部の前記第１絶縁膜
に第２コンタクトホールを形成し、前記周辺回路のＭＩ
ＳＦＥＴのゲート電極の上部の前記第１絶縁膜に第３コ
ンタクトホールを形成する工程、（ｄ）前記第２コンタ
クトホールおよび前記第３コンタクトホールのそれぞれ
の内部を含む前記第１絶縁膜の上部にコバルト膜を堆積
した後、前記半導体基板を熱処理することによって、前
記第２コンタクトホールの底部に露出した前記周辺回路
のＭＩＳＦＥＴのソースおよびドレインのそれぞれの表
面にコバルトシリサイド層を形成する工程、（ｅ）前記
第２コンタクトホールおよび前記第３コンタクトホール
のそれぞれの内部を含む前記コバルト膜の上部に、バリ
アメタル膜、または前記バリアメタル膜とコバルトを除
いた高融点金属膜との積層膜を堆積した後、前記第１絶
縁膜の上部の前記バリアメタル膜または前記積層膜を前
記コバルト膜と共に除去することによって、前記第２コ
ンタクトホールおよび前記第３コンタクトホールのそれ
ぞれの内部にプラグを形成する工程、（ｆ）前記第１絶
縁膜の上部に、少なくとも前記第１絶縁膜と界面を接す
る部分が、コバルトを除いた高融点金属、または高融点
金属の窒化物からなる導電膜を堆積する工程、（ｇ）前
記導電膜をパターニングすることによって、前記第１コ
ンタクトホールを通じて前記メモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレインの一方と電気的に接続されるビ
ット線を形成し、前記第２コンタクトホールまたは前記
第３コンタクトホールを通じて前記周辺回路のＭＩＳＦ
ＥＴと電気的に接続される周辺回路の第１層目の配線を
形成する工程、（ｈ）前記ビット線および前記周辺回路
の第１層目の配線のそれぞれの上部に堆積した第２絶縁
膜の上部に高誘電体膜を堆積した後、前記高誘電体膜の
膜質を改善するための熱処理を行う工程、（ｉ）前記第
２絶縁膜の上部に、少なくともその一部が前記高誘電体
膜で構成された容量絶縁膜を有し、前記メモリセル選択
用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接
続される情報蓄積用容量素子を形成する工程。
【００４５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００４６】図１は、本実施の形態のＤＲＡＭを形成し
た半導体チップの全体平面図である。図示のように、単
結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ
方向（半導体チップ１Ａの長辺方向）およびＹ方向（半
導体チップ１Ａの短辺方向）に沿って多数のメモリアレ
イＭＡＲＹがマトリクス状に配置されている。Ｘ方向に
沿って互いに隣接するメモリアレイＭＡＲＹの間にはセ
ンスアンプＳＡが配置されている。半導体チップ１Ａの
主面の中央部には、ワードドライバＷＤ、データ線選択
回路などの制御回路や、入出力回路、ボンディングパッ
ドなどが配置されている。
【００４７】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、行方向に延在する複数のワード線ＷＬ（ＷＬ
n-1 、ＷＬn 、ＷＬn+1 …）と列方向に延在する複数の
ビット線ＢＬおよびそれらの交点に配置された複数のメ
モリセル（ＭＣ）によって構成されている。１ビットの
情報を記憶する１個のメモリセルは、１個の情報蓄積用
容量素子Ｃとこれに直列に接続された１個のメモリセル
選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセ
ル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方
は、情報蓄積用容量素子Ｃと電気的に接続され、他方は
ビット線ＢＬと電気的に接続されている。ワード線ＷＬ
の一端は、ワードドライバＷＤに接続され、ビット線Ｂ
Ｌの一端は、センスアンプＳＡに接続されている。
【００４８】図３は、ＤＲＡＭのメモリアレイと周辺回
路のそれぞれの一部を示す半導体基板の要部断面図、図
４は、メモリアレイの一部を示す半導体基板の概略平面
図である。なお、図４にはメモリセルを構成する導電層
（プレート電極を除く）のみを示し、導電層間の絶縁膜
やメモリセルの上部に形成される配線の図示は省略して
ある。
【００４９】ＤＲＡＭのメモリセルは、ｐ型の単結晶シ
リコンからなる半導体基板１の主面に形成されたｐ型ウ
エル２に形成されている。メモリセルが形成された領域
（メモリアレイ）のｐ型ウエル２は、半導体基板１の他
の領域に形成された入出力回路などからノイズが侵入す
るのを防ぐために、その下部に形成されたｎ型半導体領
域３によって半導体基板１と電気的に分離されている。
【００５０】メモリセルは、メモリセル選択用ＭＩＳＦ
ＥＴＱｓの上部に情報蓄積用容量素子Ｃを配置したスタ
ックド構造で構成されている。メモリセル選択用ＭＩＳ
ＦＥＴＱｓはｎチャネル型で構成され、図４に示すよう
に、Ｘ方向（列方向）に沿って真っ直ぐに延在する細長
い島状のパターンで構成された活性領域Ｌに形成されて
いる。活性領域Ｌのそれぞれには、ソース、ドレインの
一方（ｎ型半導体領域９）を互いに共有するメモリセル
選択用ＭＩＳＦＥＴＱｓがＸ方向に隣接して２個形成さ
れている。
【００５１】活性領域Ｌを囲む素子分離領域は、ｐ型ウ
エル２に形成された素子分離溝６で構成されている。素
子分離溝６の内部には酸化シリコン膜５が埋め込まれて
おり、その表面は活性領域Ｌの表面とほぼ同じ高さにな
るように平坦化されている。このような素子分離溝６に
よって構成された素子分離領域は、活性領域Ｌの端部に
バーズビーク(bird's beak) ができないので、ＬＯＣＯ
Ｓ（選択酸化）法で形成された同一寸法の素子分離領域
（フィールド酸化膜）に比べて実効的な面積が大きくな
る。
【００５２】メモリセル選択用ＭＩＳＦＥＴＱｓは、主
としてゲート酸化膜７、ゲート電極８Ａおよびソース、
ドレインを構成する一対のｎ型半導体領域９、９によっ
て構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極８Ａはワード線ＷＬと一体に構成されてお
り、同一の幅、同一のスペースでＹ方向に沿って直線的
に延在している。ゲート電極８Ａ（ワード線ＷＬ）の幅
すなわちゲート長と、隣接する２本のゲート電極８Ａ
（ワード線ＷＬ）のスペースとは、いずれもフォトリソ
グラフィの解像限界で決まる最小加工寸法と同程度であ
る。ゲート電極８Ａ（ワード線ＷＬ）は、例えばＰ（リ
ン）などのｎ型不純物がドープされた低抵抗多結晶シリ
コン膜と、その上部に形成されたＷＮ（タングステンナ
イトライド）膜などからなるバリアメタル層と、その上
部に形成されたＷ（タングステン）膜などの高融点金属
膜とで構成されたポリメタル構造を有している。ポリメ
タル構造のゲート電極８Ａ（ワード線ＷＬ）は、多結晶
シリコン膜やポリサイド膜で構成されたゲート電極に比
べて電気抵抗が低いので、ワード線の信号遅延を低減す
ることができる。
【００５３】ＤＲＡＭの周辺回路は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとで構成
されている。ｎチャネル型ＭＩＳＦＥＴＱｎはｐ型ウエ
ル２に形成され、主としてゲート酸化膜７、ゲート電極
８Ｂおよびソース、ドレインを構成する一対のｎ+ 型半
導体領域１０、１０によって構成されている。また、ｐ
チャネル型ＭＩＳＦＥＴＱｐはｎ型ウエル４に形成さ
れ、主としてゲート酸化膜７、ゲート電極８Ｃおよびソ
ース、ドレインを構成する一対のｐ+ 型半導体領域１
１、１１によって構成されている。ゲート電極８Ｂ、８
Ｃは、ゲート電極８Ａ（ワード線ＷＬ）と同じポリメタ
ル構造で構成されている。周辺回路を構成するｎチャネ
ル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐ
は、メモリセルよりも緩いデザインルールで製造されて
いる。
【００５４】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極８Ａ（ワード線ＷＬ）の上部には窒化シリコン膜
１２が形成されており、この窒化シリコン膜１２の上部
および側壁とゲート電極８Ａ（ワード線ＷＬ）の側壁と
には窒化シリコン膜１３が形成されている。また、周辺
回路のＭＩＳＦＥＴのゲート電極８Ｂ、８Ｃのそれぞれ
の上部には窒化シリコン膜１２が形成されており、ゲー
ト電極８Ｂ、８Ｃのそれぞれの側壁には、窒化シリコン
膜１３で構成されたサイドウォールスペーサ１３ｓが形
成されている。
【００５５】メモリアレイの窒化シリコン膜１２と窒化
シリコン膜１３は、後述するように、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域
９、９）の上部にセルフアライン（自己整合）でコンタ
クトホールを形成する際のエッチングストッパとして使
用される。また、周辺回路のサイドウォールスペーサ１
３ｓは、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレ
インとｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイ
ンをＬＤＤ(Lightly Doped Drain) 構造にするために使
用される。
【００５６】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐのそれぞれの上部にはＳＯＧ膜１６が形成され
ている。また、このＳＯＧ膜１６のさらに上部には２層
の酸化シリコン膜１７、１８が形成されており、上層の
酸化シリコン膜１８は、その表面が半導体基板１の全域
でほぼ同じ高さになるように平坦化されている。
【００５７】メモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインを構成する一対のｎ型半導体領域９、９の
上部には、酸化シリコン膜１８、１７およびＳＯＧ膜１
６を貫通するコンタクトホール１９、２０が形成されて
いる。これらのコンタクトホール１９、２０の内部に
は、ｎ型不純物（例えばＰ（リン））をドープした低抵
抗の多結晶シリコン膜で構成されたプラグ２１が埋め込
まれている。
【００５８】コンタクトホール１９、２０のそれぞれの
底部のＸ方向の径は、対向する２本のゲート電極８Ａ
（ワード線ＷＬ）の一方の側壁の窒化シリコン膜１３と
他方の側壁の窒化シリコン膜１３とのスペースによって
規定されている。すなわち、コンタクトホール１９、２
０は、ゲート電極８Ａ（ワード線ＷＬ）のスペースに対
してセルフアラインで形成されている。
【００５９】一対のコンタクトホール１９、２０のう
ち、情報蓄積用容量素子Ｃを接続するためのコンタクト
ホール２０のＹ方向の径は、活性領域ＬのＹ方向の寸法
よりも小さい。これに対して、ビット線ＢＬを接続する
ためのコンタクトホール１９（２個のメモリセル選択用
ＭＩＳＦＥＴＱｓによって共有されたｎ型半導体領域９
上のコンタクトホール）のＹ方向の径は、活性領域Ｌの
Ｙ方向の寸法よりも大きい。すなわち、コンタクトホー
ル１９は、Ｙ方向の径がＸ方向の（上端部の）径よりも
大きい略長方形の平面パターンで構成されており、その
一部は活性領域Ｌから外れて素子分離溝６上に延在して
いる。コンタクトホール１９をこのようなパターンで構
成することにより、コンタクトホール１９を介してビッ
ト線ＢＬとｎ型半導体領域９とを電気的に接続する際
に、ビット線ＢＬの幅を一部で太くして活性領域Ｌの上
部まで延在したり、活性領域Ｌの一部をビット線ＢＬ方
向に延在したりしなくともよいので、メモリセルサイズ
を縮小することが可能となる。
【００６０】酸化シリコン膜１８の上部には酸化シリコ
ン膜２８が形成されている。コンタクトホール１９の上
部の酸化シリコン膜２８にはスルーホール２２が形成さ
れており、その内部には下層から順にＴｉ膜、ＴｉＮ
膜、Ｗ膜を積層した導電膜からなるプラグ３５が埋め込
まれている。また、このプラグ３５とスルーホール２２
の下部のコンタクトホール１９に埋め込まれたプラグ２
１との界面には、プラグ３５の一部を構成するＴｉ膜と
プラグ２１を構成する多結晶シリコン膜との反応によっ
て生じたＴｉＳｉ2 （チタンシリサイド）層３７が形成
されている。スルーホール２２は、活性領域Ｌから外れ
た素子分離溝６の上方に配置されている。
【００６１】酸化シリコン膜２８の上部にはビット線Ｂ
Ｌが形成されている。ビット線ＢＬは素子分離溝６の上
方に配置されており、同一の幅、同一のスペースでＸ方
向に沿って直線的に延在している。ビット線ＢＬはＷ膜
で構成されており、酸化シリコン膜２８に形成されたス
ルーホール２２およびその下部の絶縁膜（酸化シリコン
膜２８、１８、１７、ＳＯＧ膜１６およびゲート酸化膜
７）に形成されたコンタクトホール１９を通じてメモリ
セル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方
（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共
有されたｎ型半導体領域９）と電気的に接続されてい
る。また、ビット線ＢＬは、隣接するビット線ＢＬとの
間に形成される寄生容量をできるだけ低減するために、
そのスペースを可能な限り広くしてある。
【００６２】ビット線ＢＬのスペースを広くして寄生容
量を低減することにより、メモリセルサイズを縮小した
場合でも、情報蓄積用容量素子Ｃに蓄積された電荷（情
報）を読み出すときの信号電圧を大きくすることができ
る。また、ビット線ＢＬのスペースを広くすることによ
り、後述するビット線ＢＬのスペース領域に形成される
スルーホール（情報蓄積用容量素子Ｃとコンタクトホー
ル２０とを接続するスルーホール）４８の開孔マージン
を十分に確保できるようになるので、メモリセルサイズ
を縮小した場合でも、ビット線ＢＬとスルーホール４８
のショートを確実に防止することができる。
【００６３】さらに、ビット線ＢＬを金属（Ｗ）で構成
することにより、そのシート抵抗を２Ω／□程度にまで
低減できるので、情報の読み出し、書き込みを高速で行
うことができる。また、ビット線ＢＬと後述する周辺回
路の配線２３〜２６とを同一の工程で同時に形成するこ
とができるので、ＤＲＡＭの製造工程を簡略化すること
ができる。また、ビット線ＢＬを耐熱性およびエレクト
ロマイグレーション耐性の高い金属（Ｗ）で構成するこ
とにより、ビット線ＢＬの幅を微細化した場合でも、断
線を確実に防止することができる。
【００６４】周辺回路の酸化シリコン膜２８の上部には
第１層目の配線２３〜２６が形成されている。これらの
配線２３〜２６はビット線ＢＬと同じ導電材料（Ｗ）で
構成されており、後述するようにビット線ＢＬを形成す
る工程で同時に形成される。配線２３〜２６は、酸化シ
リコン膜２８、１８、１７およびＳＯＧ膜１６に形成さ
れたコンタクトホール３０〜３４を通じて周辺回路のＭ
ＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネ
ル型ＭＩＳＦＥＴＱｐ）と電気的に接続されている。
【００６５】周辺回路のＭＩＳＦＥＴと配線２３〜２６
とを接続するコンタクトホール３０〜３４の内部には、
下層から順にＴｉ膜、ＴｉＮ膜、Ｗ膜を積層した導電膜
からなるプラグ３５が埋め込まれている。また、これら
のコンタクトホール３０〜３４のうち、周辺回路のＭＩ
ＳＦＥＴのソース、ドレイン（ｎ+ 型半導体領域１０お
よびｐ+ 型半導体領域１１）の上部に形成されたコンタ
クトホール（３０〜３３）の底部には、プラグ３５の一
部を構成するＴｉ膜と半導体基板１（Ｓｉ）との反応に
よって生じたＴｉＳｉ2 層３７が形成されており、これ
によってプラグ３５とソース、ドレイン（ｎ+ 型半導体
領域１０およびｐ+ 型半導体領域１１）とのコンタクト
抵抗が低減されている。
【００６６】ビット線ＢＬと第１層目の配線２３〜２６
のそれぞれの上部には酸化シリコン膜３８が形成されて
おり、この酸化シリコン膜３８のさらに上部にはＳＯＧ
膜３９が形成されている。ＳＯＧ膜３９は、その表面が
半導体基板１の全域でほぼ同じ高さになるように平坦化
されている。
【００６７】メモリアレイのＳＯＧ膜３９の上部には窒
化シリコン膜４４が形成されており、この窒化シリコン
４４のさらに上部には情報蓄積用容量素子Ｃが形成され
ている。情報蓄積用容量素子Ｃは、下部電極（蓄積電
極）４５と上部電極（プレート電極）４７とそれらの間
に設けられたＴａ2 Ｏ5 （酸化タンタル）膜４６とによ
って構成されている。下部電極４５は、例えばＰ（リ
ン）がドープされた低抵抗多結晶シリコン膜からなり、
上部電極４７は、例えばＴｉＮ膜からなる。
【００６８】情報蓄積用容量素子Ｃの下部電極４５は、
図４のＸ方向に沿って真っ直ぐに延在する細長いパター
ンで構成されている。下部電極４５は、窒化シリコン膜
４４、ＳＯＧ膜３９およびその下層の酸化シリコン膜３
８、２８を貫通するスルーホール４８内に埋め込まれた
プラグ４９を通じてコンタクトホール２０内のプラグ２
１と電気的に接続され、さらにこのプラグ２１を介して
メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン
の他方（ｎ型半導体領域９）と電気的に接続されてい
る。下部電極４５とコンタクトホール２０との間に形成
されたスルーホール４８は、ビット線ＢＬまたはその下
部のプラグ３５とのショートを確実に防止するために、
最小加工寸法よりも微細な径（例えば0.１４μｍ）で構
成されている。このスルーホール４８内に埋め込まれた
プラグ４９は、例えばＰ（リン）がドープされた低抵抗
多結晶シリコン膜で構成されている。
【００６９】周辺回路のＳＯＧ膜３９の上部には、情報
蓄積用容量素子Ｃの下部電極４５とほぼ同じ高さの厚い
膜厚を有する酸化シリコン膜５０が形成されている。周
辺回路の酸化シリコン膜５０をこのような厚い膜厚で形
成することによって、情報蓄積用容量素子Ｃの上部に形
成される層間絶縁膜５６の表面がメモリアレイと周辺回
路とでほぼ同じ高さになる。
【００７０】情報蓄積用容量素子Ｃの上部には層間絶縁
膜５６が形成され、さらにその上部には第２層目の配線
５２、５３が形成されている。層間絶縁膜５６は、酸化
シリコン膜で構成されており、第２層目の配線５２、５
３は、Ａｌ（アルミニウム）を主体とする導電膜で構成
されている。周辺回路に形成された第２層目の配線５３
は、その下層の絶縁膜（層間絶縁膜５６、酸化シリコン
膜５０、ＳＯＧ膜３９、酸化シリコン膜３８）に形成さ
れたスルーホール５４を通じて第１層目の配線２６と電
気的に接続されている。このスルーホール５４の内部に
は、例えばＴｉ膜、ＴｉＮ膜およびＷ膜からなるプラグ
５５が埋め込まれている。
【００７１】第２層目の配線５２、５３の上部には第２
の層間絶縁膜６３が形成され、さらにその上部には第３
層目の配線５７、５８、５９が形成されている。層間絶
縁膜６３は、酸化シリコン系の絶縁膜（例えば酸化シリ
コン膜とＳＯＧ膜と酸化シリコン膜とからなる３層の絶
縁膜）で構成されており、第３層目の配線５７、５８、
５９は、第２層目の配線５２、５３と同じく、Ａｌを主
体とする導電膜で構成されている。
【００７２】第３層目の配線５８は、その下層の層間絶
縁膜６３、５６に形成されたスルーホール６０を通じて
情報蓄積用容量素子Ｃの上部電極４７と電気的に接続さ
れており、周辺回路の第３層目の配線５９は、その下層
の層間絶縁膜６３に形成されたスルーホール６１を通じ
て第２層目の配線５３と電気的に接続されている。これ
らのスルーホール６０、６１の内部には、例えばＴｉ
膜、ＴｉＮ膜およびＷ膜からなるプラグ６２が埋め込ま
れている。
【００７３】次に、上記のように構成されたＤＲＡＭの
製造方法の一例を図５〜図４２を用いて工程順に説明す
る。
【００７４】まず、図５に示すように、ｐ型で比抵抗が
１０Ωcm程度の単結晶シリコンからなる半導体基板１の
主面の素子分離領域に素子分離溝６を形成する。素子分
離溝６は、半導体基板１の表面をエッチングして深さ３
００〜４００nm程度の溝を形成し、次いでこの溝の内部
を含む半導体基板１上にＣＶＤ法で酸化シリコン膜５を
堆積した後、この酸化シリコン膜５を化学的機械研磨(C
hemical Mechanical Polishing; ＣＭＰ) 法でポリッシ
ュバックして形成する。
【００７５】次に、図６に示すように、メモリセルを形
成する領域（メモリアレイ）の半導体基板１にｎ型不純
物、例えばＰ（リン）をイオン打ち込みしてｎ型半導体
領域３を形成した後、メモリアレイと周辺回路の一部
（ｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域）にｐ
型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐ
型ウエル２を形成し、周辺回路の他の一部（ｐチャネル
型ＭＩＳＦＥＴＱｐを形成する領域）にｎ型不純物、例
えばＰ（リン）をイオン打ち込みしてｎ型ウエル４を形
成する。
【００７６】続いて、ＭＩＳＦＥＴのしきい値電圧を調
整するための不純物、例えばＢＦ2( フッ化ホウ素) ）
をｐ型ウエル２およびｎ型ウエル４にイオン打ち込み
し、次いでｐ型ウエル２およびｎ型ウエル４のそれぞれ
の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導
体基板１をウェット酸化してｐ型ウエル２およびｎ型ウ
エル４のそれぞれの表面に膜厚７nm程度の清浄なゲート
酸化膜７を形成する。
【００７７】次に、図７に示すように、ゲート酸化膜７
の上部にゲート電極８Ａ（ワード線ＷＬ）およびゲート
電極８Ｂ、８Ｃを形成する。ゲート電極８Ａ（ワード線
ＷＬ）およびゲート電極８Ｂ、８Ｃは、例えばＰ（リ
ン）などのｎ型不純物をドープした膜厚７０nm程度の多
結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、
次いでその上部に膜厚５nm程度のＷＮ（タングステンナ
イトライド）膜と膜厚１００nm程度のＷ膜とをスパッタ
リング法で堆積し、さらにその上部に膜厚２００nm程度
の窒化シリコン膜１２をＣＶＤ法で堆積した後、フォト
レジスト膜をマスクにしてこれらの膜をパターニングす
ることにより形成する。ＷＮ膜は、高温熱処理時にＷ膜
と多結晶シリコン膜とが反応して両者の界面に高抵抗の
シリサイド層が形成されるのを防止するバリア層として
機能する。バリア層には、ＷＮ膜高融点金属窒化膜、例
えばＴｉＮ（チタンナイトライド）膜を使用することも
できる。メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電
極８Ａ（ワード線ＷＬ）は、例えば波長２４８nmのＫｒ
Ｆエキシマレーザを光源に用いた露光技術と位相シフト
技術とを用いて形成する。
【００７８】次に、図８に示すように、ｎ型ウエル４に
ｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みして
ゲート電極８Ｃの両側のｎ型ウエル４にｐ- 型半導体領
域１５を形成する。また、ｐ型ウエル２にｎ型不純物、
例えばＰ（リン）をイオン打ち込みしてゲート電極８Ａ
の両側のｐ型ウエル２にｎ- 型半導体領域９ａを形成
し、ゲート電極８Ｂの両側のｐ型ウエル２にｎ- 型半導
体領域１４を形成する。ここまでの工程により、メモリ
セル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００７９】次に、図９に示すように、半導体基板１上
にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１３を堆
積した後、メモリアレイの窒化シリコン膜１３をフォト
レジスト膜で覆い、周辺回路の窒化シリコン膜１３を異
方性エッチングすることにより、周辺回路のゲート電極
８Ｂ、８Ｃの側壁にサイドウォールスペーサ１３ｓを形
成する。このエッチングは、素子分離溝６に埋め込まれ
た酸化シリコン膜５とゲート酸化膜７の削れ量を最少と
するために、窒化シリコン膜１３を高い選択比でエッチ
ングするガスを使用して行う。また、ゲート電極８Ｂ、
８Ｃ上の窒化シリコン膜１２の削れ量を最少とするため
に、オーバーエッチング量を必要最小限に留めるように
する。
【００８０】次に、図１０に示すように、周辺回路のｎ
型ウエル４にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半
導体領域１１（ソース、ドレイン）を形成し、周辺回路
のｐ型ウエル２にｎ型不純物、例えばＡｓ（ヒ素）をイ
オン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ+
型半導体領域１０（ソース、ドレイン）を形成する。こ
こまでの工程により、ＬＤＤ構造を備えたｐチャネル型
ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎ
が略完成する。
【００８１】次に、図１１に示すように、半導体基板１
上に膜厚３００nm程度のＳ０Ｇ膜１６をスピン塗布し、
水蒸気を含む４００℃程度の酸素雰囲気中でベーク処理
を行った後、さらに８００℃、１分程度の熱処理を行っ
てこのＳＯＧ膜１６をデンシファイ（緻密化）する。Ｓ
ＯＧ膜１６には、例えばポリシラザン系の無機ＳＯＧを
使用する。
【００８２】ＳＯＧ膜１６は、ＢＰＳＧ膜などのグラス
フロー膜に比べてリフロー性が高く、微細なスペースの
ギャップフィル性に優れているので、フォトリソグラフ
ィの解像限界程度まで微細化されたゲート電極８Ａ（ワ
ード線ＷＬ）のスペースに埋め込んでもボイドが生じる
ことがない。また、ＳＯＧ膜１６は、ＢＰＳＧ膜などで
必要とされる高温、長時間の熱処理を行わなくとも高い
リフロー性が得られるので、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ
（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳ
ＦＥＴＱｐ）のソース、ドレインに打ち込まれた不純物
の熱拡散を抑制して浅接合化を図ることができると共
に、熱処理時にゲート電極８Ａ（ワード線ＷＬ）および
ゲート電極８Ｂ、８Ｃを構成するメタル（Ｗ膜）が酸化
するのを抑制できるので、メモリセル選択用ＭＩＳＦＥ
ＴＱｓおよび周辺回路のＭＩＳＦＥＴの高性能化を実現
することができる。
【００８３】次に、図１２に示すように、ＳＯＧ膜１６
の上部に膜厚６００nm程度の酸化シリコン膜１７を堆積
し、次いでこの酸化シリコン膜１７をＣＭＰ法で研磨し
てその表面を平坦化した後、その上部に膜厚１００nm程
度の酸化シリコン膜１８を堆積する。上層の酸化シリコ
ン膜１８は、ＣＭＰ法で研磨されたときに生じた下層の
酸化シリコン膜１７の表面の微細な傷を補修するために
堆積する。
【００８４】次に、図１３に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、
ドレイン）９ａの上部の酸化シリコン膜１８、１７を除
去する。このエッチングは、酸化シリコン膜１７の下層
の窒化シリコン膜１３が除去されるのを防ぐために、酸
化シリコン膜１７を高い選択比でエッチングするガスを
使用して行う。
【００８５】続いて、図１４に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでｎ-
型半導体領域（ソース、ドレイン）９ａの上部の窒化シ
リコン膜１３を除去し、次いでその下層の薄いゲート酸
化膜７を除去することにより、ｎ- 型半導体領域（ソー
ス、ドレイン）９ａの一方の上部にコンタクトホール１
９を形成し、他方の上部にコンタクトホール２０を形成
する。
【００８６】窒化シリコン膜１３のエッチングは、半導
体基板１や素子分離溝６の削れ量を最小とするために、
窒化シリコン膜１３を高い選択比でエッチングするガス
を使用して行う。また、このエッチングは、窒化シリコ
ン膜１３を異方的にエッチングするような条件で行い、
ゲート電極８Ａ（ワード線ＷＬ）の側壁に窒化シリコン
膜１３を残すようにする。これにより、底部の径（Ｘ方
向の径）がフォトリソグラフィの解像限界以下の微細な
コンタクトホール１９、２０をゲート電極８Ａ（ワード
線ＷＬ）のスペースに対して自己整合で形成することが
できる。
【００８７】次に、フォトレジスト膜２７を除去した
後、フッ酸系のエッチング液（例えばフッ酸＋フッ化ア
ンモニウム混液）を使って、コンタクトホール１９、２
０の底部に露出した半導体基板１の表面を洗浄し、ドラ
イエッチング残渣やフォトレジスト残渣などを除去す
る。このときコンタクトホール１９、２０の側壁に露出
したＳＯＧ膜１６もエッチング液に曝されるが、８００
℃程度の高温でデンシファイ（緻密化）したＳＯＧ膜１
６は、このデンシファイ処理を行わないＳＯＧ膜に比べ
てフッ酸系のエッチング液に対する耐性が高いので、こ
のウェットエッチング処理によってコンタクトホール１
９、２０の側壁が大きくアンダーカットされることはな
い。これにより、次の工程でコンタクトホール１９、２
０の内部に埋め込まれるプラグ２１同士のショートを確
実に防止することができる。
【００８８】また、上記コンタクトホール１９、２０を
形成した後、このコンタクトホール１９、２０を通じて
ｐ型ウエル２にｎ型不純物（例えばリン）をイオン打ち
込みすることによって、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのソース、ドレインよりも深い領域のｐ型ウエル２
にｎ型半導体層を形成してもよい。このｎ型半導体層
は、ソース、ドレインの端部に集中する電界を緩和する
効果があるので、ソース、ドレインの端部のリーク電流
を低減してメモリセルのリフレッシュ特性を向上させる
ことができる。
【００８９】次に、図１５に示すように、コンタクトホ
ール１９、２０の内部にプラグ２１を形成する。プラグ
２１は、酸化シリコン膜１８の上部にｎ型不純物（例え
ばＡｓ（ヒ素））をドープした膜厚３００nm程度の多結
晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリ
コン膜をＣＭＰ法で研磨してコンタクトホール１９、２
０の内部に残すことにより形成する。
【００９０】続いて、酸化シリコン膜１８の上部に膜厚
２００nm程度の酸化シリコン膜２８をＣＶＤ法で堆積し
た後、窒素ガス雰囲気中で８００℃、１分程度の熱処理
を行う。この熱処理によって、プラグ２１を構成する多
結晶シリコン膜中のｎ型不純物がコンタクトホール１
９、２０の底部からメモリセル選択用ＭＩＳＦＥＴＱｓ
のｎ- 型半導体領域９ａに拡散し、低抵抗のｎ型半導体
領域（ソース、ドレイン）９が形成される。
【００９１】次に、図１６に示すように、フォトレジス
ト膜をマスクにしたドライエッチングでコンタクトホー
ル１９の上部の酸化シリコン膜２８を除去することによ
って、スルーホール２２を形成する。このスルーホール
２２は、活性領域Ｌから外れた素子分離溝６の上方に配
置する。
【００９２】続いて、フォトレジスト膜をマスクにした
ドライエッチングで周辺回路の酸化シリコン膜２８、１
８、１７、ＳＯＧ膜１６およびゲート酸化膜７を除去す
ることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+
型半導体領域１０（ソース、ドレイン）の上部にコンタ
クトホール３０、３１を形成し、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのｐ+ 型半導体領域１１（ソース、ドレイン）
の上部にコンタクトホール３２、３３を形成する。また
このとき同時に、ｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極８Ｃの上部にコンタクトホール３４を形成し、ｎ
チャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部に
図示しないコンタクトホールを形成する。
【００９３】上記のように、スルーホール２２を形成す
るエッチングとコンタクトホール３０〜３４を形成する
エッチングとを別工程で行うことにより、周辺回路の深
いコンタクトホール３０〜３４を形成する際にメモリア
レイの浅いスルーホール２２の底部に露出したプラグ２
１が深く削れる不具合を防ぐことができる。なお、スル
ーホール２２の形成とコンタクトホール３０〜３４の形
成は、上記と逆の順序で行ってもよい。
【００９４】次に、図１７に示すように、コンタクトホ
ール３０〜３４とスルーホール２２の内部を含む酸化シ
リコン膜２８の上部に膜厚４０nm程度のＴｉ膜３６を堆
積する。Ｔｉ膜３６は、アスペクト比が大きいコンタク
トホール３０〜３４の底部でも１０nm程度以上の膜厚を
確保できるよう、コリメーションスパッタなどの高指向
性スパッタリング法を用いて堆積する。
【００９５】続いて、Ｔｉ膜３６を大気に晒すことな
く、Ａｒ（アルゴン）ガス雰囲気中で６５０℃、３０秒
程度の熱処理を行い、さらに窒素ガス雰囲気中で７５０
℃、１分程度の熱処理を行う。この熱処理によって図１
８に示すように、コンタクトホール３０〜３３の底部の
Ｓｉ基板とＴｉ膜３６とが反応し、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレイ
ン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半
導体領域１１（ソース、ドレイン）の表面とに膜厚１０
nm程度のＴｉＳｉ2 層３７が形成される。また、上記窒
素ガス雰囲気中での熱処理によって、コンタクトホール
３０〜３４の側壁に堆積した薄いＴｉ膜３６の表面が窒
化され、Ｓｉと反応し難い安定な膜となる。
【００９６】なおこのとき、酸化シリコン膜２８の上部
のＴｉ膜３６の表面も窒化されるが、表面以外の部分は
窒化されずに未反応のまま残る。また、スルーホール２
２の底部のプラグ２１の表面には、プラグ２１を構成す
る多結晶シリコン膜とＴｉ膜３６との反応によってＴｉ
Ｓｉ2 層３７が形成される。
【００９７】コンタクトホール３０〜３３の底部にＴｉ
Ｓｉ2 層３７を形成することにより、次の工程でコンタ
クトホール３０〜３３の内部に形成されるプラグ３５
と、周辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ+
型半導体領域１０、ｐ+ 型半導体領域１１）とが接触す
る部分のコンタクト抵抗を１ｋΩ以下まで低減すること
ができるので、センスアンプＳＡやワードドライバＷＤ
などの周辺回路の高速動作が可能となる。コンタクトホ
ール３０〜３３の底部のシリサイド層は、ＴｉＳｉ2 以
外の高融点金属シリサイド、例えばＣｏＳｉ2 （コバル
トシリサイド）、ＴａＳｉ2 （タンタルシリサイド）、
ＭｏＳｉ2 （モリブデンシリサイド）などで構成するこ
ともできる。
【００９８】次に、図１９に示すように、Ｔｉ膜３６の
上部に膜厚３０nm程度のＴｉＮ膜４０をＣＶＤ法で堆積
する。ＣＶＤ法は、スパッタリング法に比べてステップ
カバレージがよいので、アスペクト比が大きいコンタク
トホール３０〜３４の底部に平坦部と同程度の膜厚のＴ
ｉＮ膜４０を堆積することができる。続いて、六フッ化
タングステン（ＷＦ6 ）、水素およびモノシラン（Ｓｉ
Ｈ4 ）をソースガスに用いたＣＶＤ法でＴｉＮ膜４０の
上部に膜厚３００nm程度の厚いＷ膜４１を堆積し、コン
タクトホール３０〜３４およびスルーホール２２のそれ
ぞれの内部をＷ膜４１で完全に埋め込む。
【００９９】なお、ＴｉＳｉ2 層３７を形成した直後に
未反応のＴｉ膜３６をエッチング液で除去すると、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部に形
成されたコンタクトホール３４の内部や、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部に形成された
図示しないコンタクトホールの内部にもエッチング液が
浸入し、ポリメタル構造で構成されたゲート電極８Ｂ、
８Ｃの表面（Ｗ膜）がエッチングされてしまう。これを
防止するために、本実施の形態では、コンタクトホール
３０〜３３の底部にＴｉＳｉ2 層３７を形成した後、酸
化シリコン膜２８の上部やコンタクトホール３０〜３４
の内部に残った未反応のＴｉ膜３６を残したまま、その
上部にＴｉＮ膜４０およびＷ膜４１を堆積する。
【０１００】次に、図２０に示すように、ＣＭＰ法を用
いて酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４
０およびＴｉ膜３６を除去（ポリッシュバック）するこ
とにより、コンタクトホール３０〜３４およびスルーホ
ール２２のそれぞれの内部に上記Ｗ膜４１、ＴｉＮ膜４
０およびＴｉ膜３６で構成されたプラグ３５を形成す
る。このプラグ３５は、酸化シリコン膜２８の上部のＷ
膜４１、ＴｉＮ膜４０およびＴｉ膜３６をドライエッチ
ングで除去（エッチバック）することによって形成して
もよい。なおこのとき、酸化シリコン膜２８上のＴｉ膜
３６の除去が不十分であると、次の工程で酸化シリコン
膜２８上に形成される配線（２３〜２６）の一部が後の
高温熱処理時に酸化シリコン膜２８の表面から剥離する
ことがあるので注意を要する。
【０１０１】上記プラグ３５は、高融点金属であるＷ膜
４１を主体として構成されているために抵抗が低いと共
に耐熱性が高い。また、Ｗ膜４１の下層に形成されたＴ
ｉＮ膜４０は、Ｗ膜４１をＣＶＤ法で堆積する際に六フ
ッ化タングステンとＳｉとが反応して欠陥( エンクロー
チメントやワームホール) が発生するのを防止するバリ
ア層として機能すると共に、後の高温熱処理工程でＷ膜
４１とＳｉ基板とが反応（シリサイド化反応）するのを
防止するバリア層として機能する。このバリア層には、
ＴｉＮ以外の高融点金属窒化物（例えばＷＮ膜）などを
使用することもできる。
【０１０２】プラグ３５は、Ｗ膜４１を使用せずにＴｉ
Ｎ膜４０を主体として構成してもよい。すなわち、コン
タクトホール３０〜３４およびスルーホール２２のそれ
ぞれの内部に厚い膜厚のＴｉＮ膜４０を埋め込んでプラ
グ３５を形成してもよい。この場合は、Ｗ膜４１を主体
として構成した場合に比べてプラグ３５の抵抗が幾分高
くなるが、次の工程で酸化シリコン膜２８の上部に堆積
するＷ膜４２をドライエッチングしてビット線ＢＬと周
辺回路の第１層目の配線２３〜２６とを形成する際にＴ
ｉＮ膜４０がエッチングストッパとなるので、配線２３
〜２６とコンタクトホール３０〜３４の合わせずれマー
ジンが格段に向上し、配線２３〜２６のレイアウトの自
由度が大幅に向上する。
【０１０３】次に、酸化シリコン膜２８の上部に以下の
ような方法でビット線ＢＬおよび周辺回路の第１層目の
配線２３〜２６を形成する。
【０１０４】まず、図２１に示すように、酸化シリコン
膜２８の表面をウェット洗浄して研磨残渣を十分に除去
した後、その上部に膜厚１００nm程度のＷ膜４２をスパ
ッタリング法で堆積する。次に、図２２に示すように、
Ｗ膜４２の上部に形成したフォトレジスト膜４３をマス
クにしてＷ膜４２をドライエッチングすることにより、
ビット線ＢＬおよび周辺回路の第１層目の配線２３〜２
６を形成する。なお、Ｗ膜４２は光反射率が高いので、
露光時にフォトレジスト膜４３がハレーションを引き起
こしてパターン（幅およびスペース）の寸法精度が低下
することがある。これを防止するためには、Ｗ膜４２の
上部に反射防止膜を薄く堆積してからフォトレジスト膜
４３を塗布すればよい。反射防止膜には有機系の材料ま
たは光反射率が低い金属材料（例えばＴｉＮ膜）を使用
する。
【０１０５】ここで、酸化シリコン膜とその上部に堆積
した各種金属膜との密着性について検討した結果を説明
する。
【０１０６】
【表１】
【０１０７】表１は、プラズマＣＶＤ法で堆積した酸化
シリコン膜の表面に６種類の金属膜（試料１〜６）を堆
積し、８００℃の窒素雰囲気中で５分間熱処理した後に
両者の界面の密着性を評価した結果をまとめたものであ
る。全ての試料においてＷ膜はスパッタリング法で堆積
し、膜厚は３００nmとした。また、試料１〜５のＴｉＮ
膜はすべて反応性スパッタリング法で堆積し、膜厚は５
０nmとした。試料２、３および４のＴｉＮx 膜は、反応
性スパッタリング法で組成比（ｘ）を変えて堆積した。
具体的には、Ａｒ（アルゴン）−窒素混合ガスの窒素分
圧を調節することによって組成比（ｘ）を変えた。試料
１のＴｉ膜はスパッタリング法で堆積し、膜厚は５０nm
とした。
【０１０８】表に示すように、試料１〜４は界面に剥離
が発生したが、試料５、６は全く剥離が発生しなかっ
た。このことから、Ｔｉ膜、またはＴｉが過剰な状態で
含まれたＴｉ化合物膜と酸化シリコン膜とが界面を接し
た状態で高温の熱処理を行うと、膜剥がれが発生するこ
とが判明した。そこで、酸化物を生成する際の熱化学的
生成エネルギーを見ると、ＷよりもＳｉのほうが酸化物
を形成し易く、さらにＴｉの方がＳｉよりも酸化物を形
成しやすいエネルギー変化となっている。従って、この
物質固有の性質が上記した膜剥がれの原因であると推定
される。また、界面にＴｉが存在する場合でも、Ｔｉ単
体としてではなく安定な窒素化合物（ＴｉＮ）として存
在する場合には、Ｔｉ−Ｎ結合を壊すエネルギーが必要
となることから、これが試料５で膜剥がれが発生しなか
った原因と思われる。
【０１０９】前述した製造方法では、酸化シリコン膜２
８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６を
一旦除去してコンタクトホール３０〜３４の内部とスル
ーホール２２の内部とにプラグ３５を形成した後、酸化
シリコン膜２８の上部に新たに堆積したＷ膜４２をパタ
ーニングしてビット線ＢＬおよび配線２３〜２６を形成
する。従って、この方法によれば、Ｗ膜４１、ＴｉＮ膜
４０およびＴｉ膜３６をパターニングしてビット線ＢＬ
および配線２３〜２６を形成する場合に比べて製造工程
は増えるが、後にビット線ＢＬの上部に情報蓄積用容量
素子Ｃを形成する際に行われる高温熱処理によってビッ
ト線ＢＬや配線２３〜２６が膜剥がれを引き起こす不良
を確実に防止することができる。
【０１１０】また、アスペクト比の大きいコンタクトホ
ール３０〜３４の内部にプラグ３５を形成した後、ビッ
ト線ＢＬおよび配線２３〜２６を形成するためのＷ膜４
２を酸化シリコン膜２８の上部に堆積する前記の製造方
法によれば、Ｗ膜４２を堆積する際にスルーホール２２
およびコンタクトホール３０〜３４の内部への膜の埋め
込みを考慮する必要がないので、Ｗ膜４２を薄い膜厚で
堆積することができる。すなわち、この製造方法によれ
ば、ビット線ＢＬの膜厚を薄くすることができるので、
隣接するビット線ＢＬとの間に形成される寄生容量をさ
らに低減することができる。
【０１１１】さらに、酸化シリコン膜２８の表面をＣＭ
Ｐ法で研磨して平坦化し、その上部に薄い膜厚のＷ膜４
２を堆積したことにより、Ｗ膜４２をエッチングすると
きのオーバーエッチング量を少なくすることができるの
で、フォトレジスト膜４３の幅よりも広い径を有するス
ルーホール２２の内部のプラグ３５が深く削れる不具合
を防止することができる。
【０１１２】ビット線ＢＬおよび配線２３〜２６は、Ｃ
ＶＤ法で堆積したＷ膜や、Ｗ膜とＴｉＮ膜との積層膜を
使って形成してもよい。また、酸化シリコン系の絶縁膜
との密着性が良好な他の高融点金属（例えばＭｏ膜、Ｔ
ａ膜）やその窒化物の単層膜あるいはそれらの積層膜を
使って形成してもよい。
【０１１３】次に、図２３に示すように、ビット線ＢＬ
と第１層目の配線２３〜２６のそれぞれの上部に膜厚１
００nm程度の酸化シリコン膜３８を堆積し、続いて酸化
シリコン膜３８の上部に膜厚２５０nm程度のＳ０Ｇ膜３
９をスピン塗布した後、水蒸気を含む４００℃程度の酸
素雰囲気中でベーク処理を行い、さらに８００℃、１分
程度の熱処理を行ってデンシファイ（緻密化）すること
によって、ＳＯＧ膜３９の表面を平坦化する。
【０１１４】前記のように、酸化シリコン膜２８の表面
を平坦化し、その上部に薄い膜厚のＷ膜４２を堆積して
ビット線ＢＬと第１層目の配線２３〜２６とを形成した
ことにより、Ｓ０Ｇ膜３９の下地段差を小さくすること
ができるので、ビット線ＢＬおよび配線２３〜２６のそ
れぞれの上部を２層の絶縁膜（酸化シリコン膜３８、Ｓ
ＯＧ膜３９）だけで平坦化することができる。すなわ
ち、ゲート電極８Ａ、８Ｂ、８Ｃの上部を平坦化したと
きのように、ＳＯＧ膜（１６）の上部にさらに酸化シリ
コン膜（１７）を堆積してその表面をＣＭＰ法で研磨し
なくとも十分な平坦性を確保することができるため、製
造工程を短縮することができる。
【０１１５】なお、ビット線ＢＬと第１層目の配線２３
〜２６による段差が小さい場合には、Ｓ０Ｇ膜３９を使
用せずに酸化シリコン膜３８を厚く堆積するだけで平坦
化を図ることもできる。他方、ビット線ＢＬと配線２３
〜２６の密度差が大きく、Ｓ０Ｇ膜３９だけでは十分な
平坦性が得られないような場合には、Ｓ０Ｇ膜３９の表
面をＣＭＰ法で研磨し、さらにその上部にＳＯＧ膜３９
の表面の微細な研磨傷を補修するための酸化シリコン膜
を堆積してもよい。また、Ｓ０Ｇ膜３９をデンシファイ
する温度をあまり高くできないような場合には、その耐
湿性の低下を補うために、その上部にさらに酸化シリコ
ン膜を堆積してもよい。
【０１１６】次に、図２４に示すように、ＳＯＧ膜３９
の上部に膜厚２００nm程度の多結晶シリコン膜７０をＣ
ＶＤ法で堆積した後、フォトレジスト膜をマスクにして
この多結晶シリコン膜７０をドライエッチングすること
により、コンタクトホール２０の上方にスルーホール７
１を形成する。このスルーホール７１は、その直径が最
小加工寸法と同程度となるように形成する。
【０１１７】次に、図２５に示すように、スルーホール
７１の側壁に多結晶シリコン膜で構成されたサイドウォ
ールスペーサ７２を形成する。サイドウォールスペーサ
７２は、スルーホール７１の内部を含む多結晶シリコン
膜７０の上部に膜厚６０nm程度の薄い第２の多結晶シリ
コン膜（図示せず）をＣＶＤ法で堆積した後、この多結
晶シリコン膜をエッチバックしてスルーホール７１の側
壁に残すことにより形成する。このサイドウォールスペ
ーサ７２を形成することにより、スルーホール７１の内
径は、最小加工寸法よりも微細になる。
【０１１８】次に、図２６に示すように、多結晶シリコ
ン膜７０とサイドウォールスペーサ７２とをマスクにし
てスルーホール７１の底部の絶縁膜（ＳＯＧ膜３９、酸
化シリコン膜３８、２８）をドライエッチングすること
により、ビット線ＢＬとこれに隣接するビット線ＢＬと
のスペース領域を通ってコンタクトホール２０に達する
スルーホール４８を形成する。
【０１１９】スルーホール４８は、最小加工寸法よりも
微細な内径を有するスルーホール７１の側壁のサイドウ
ォールスペーサ７２をマスクにして形成されるので、そ
の内径は最小加工寸法よりも微細になる。これにより、
ビット線ＢＬのスペース領域とスルーホール４８との合
わせマージンを十分に確保することができるので、次の
工程でスルーホール４８の内部に埋め込まれるプラグ４
９がビット線ＢＬまたはその下部のプラグ３５とショー
トするのを確実に防止することができる。
【０１２０】次に、図２７に示すように、スルーホール
４８の内部を含む多結晶シリコン膜７０の上部にｎ型不
純物（例えばＰ（リン））をドープした膜厚２００nm程
度の多結晶シリコン膜（図示せず）をＣＶＤ法で堆積し
た後、この多結晶シリコン膜を多結晶シリコン膜７０お
よびサイドウォールスペーサ７２と共にエッチバックす
ることにより、スルーホール４８の内部に多結晶シリコ
ン膜で構成されたプラグ４９を形成する。
【０１２１】次に、図２８に示すように、ＳＯＧ膜３９
の上部に膜厚２００nm程度の窒化シリコン膜４４をＣＶ
Ｄ法で堆積した後、フォトレジスト膜をマスクにしたド
ライエッチングで周辺回路の窒化シリコン膜４４を除去
する。メモリアレイに残った窒化シリコン膜４４は、後
述する情報蓄積用容量素子Ｃの下部電極４５を形成する
工程で酸化シリコン膜をエッチングする際のエッチング
ストッパとして使用される。
【０１２２】次に、図２９に示すように、窒化シリコン
膜４４の上部にＣＶＤ法で酸化シリコン膜５０を堆積し
た後、フォトレジスト膜をマスクにして酸化シリコン膜
５０およびその下部の窒化シリコン膜４４をドライエッ
チングすることにより、スルーホール４８の上部に凹溝
７３を形成する。情報蓄積用容量素子Ｃの下部電極４５
は、この凹溝７３の内壁に沿って形成されるので、下部
電極４５の表面積を大きくして蓄積電荷量を増やすため
には、酸化シリコン膜５０を厚い膜厚（例えば1.３μｍ
程度）で堆積する必要がある。
【０１２３】次に、図３０に示すように、凹溝７３の内
部を含む酸化シリコン膜５０の上部にｎ型不純物（例え
ばＰ（リン））をドープした膜厚６０nm程度の多結晶シ
リコン膜４５ＡをＣＶＤ法で堆積する。この多結晶シリ
コン膜４５Ａは、情報蓄積用容量素子Ｃの下部電極材料
として使用される。
【０１２４】次に、図３１に示すように、凹溝７３の内
部を含む多結晶シリコン膜４５Ａの上部に膜厚３００nm
程度のＳＯＧ膜７４をスピン塗布し、次いで４００℃程
度の熱処理を行ってＳＯＧ膜７４をベークした後、凹溝
７３の外部のＳＯＧ膜７４をエッチバックして除去す
る。
【０１２５】次に、図３２に示すように、周辺回路の多
結晶シリコン膜４５Ａの上部をフォトレジスト膜７５で
覆い、メモリアレイの酸化シリコン膜５０の上部の多結
晶シリコン膜４５Ａをエッチバック（異方性エッチン
グ）して除去することにより、凹溝７３の内壁に沿って
下部電極４５が形成される。下部電極４５は、多結晶シ
リコン膜４５Ａ以外の導電膜で構成することもできる。
下部電極用の導電膜は、次の工程で行われる容量絶縁膜
の高温熱処理によって劣化しない程度の耐熱性および耐
酸化性を備えた導電材料、例えばＷ、Ｒｕ（ルテニウ
ム）などの高融点金属や、ＲｕＯ（酸化ルテニウム）、
ＩｒＯ（酸化イリジウム）などの導電性金属酸化物で構
成することが望ましい。
【０１２６】次に、図３３に示すように、凹溝７３と凹
溝７３との隙間に残った酸化シリコン膜５０、および凹
溝７３の内部のＳＯＧ膜７４をフッ酸系のエッチング液
で同時に除去した後、フォトレジスト膜７５を除去す
る。続いて、メモリアレイを覆うフォトレジスト膜をマ
スクにしたドライエッチングで周辺回路の多結晶シリコ
ン膜４５Ａを除去することによって、筒型の下部電極４
５が完成する。凹溝の隙間の酸化シリコン膜５０の底部
には窒化シリコン膜４４が形成されているので、酸化シ
リコン膜５０をウェットエッチングするときに下層のＳ
ＯＧ膜３９がエッチングされることはない。またこのと
き、周辺回路の表面は多結晶シリコン膜４５Ａで覆われ
ているので、その下層の厚い酸化シリコン膜５０がエッ
チングされることはない。
【０１２７】周辺回路に厚い膜厚の酸化シリコン膜５０
を残すことにより、後の工程で情報蓄積用容量素子Ｃの
上層に形成される層間絶縁膜５６、６３の表面がメモリ
アレイと周辺回路とでほぼ同じ高さになるので、層間絶
縁膜５６の上部に配置される第２層目の配線５２、５
３、層間絶縁膜６３の上部に配置される第３層目の配線
５７〜５８、および第２層目と第３層目の配線間を接続
するスルーホール６０、６１の形成が容易になる。
【０１２８】次に、アンモニア雰囲気中で８００℃、３
分程度の熱処理を行って下部電極４５の表面に薄い窒化
膜（図示せず）を形成した後、図３４に示すように、下
部電極４５の上部に膜厚１４nm程度の薄いＴａ2 Ｏ5 (
酸化タンタル) 膜４６を堆積する。下部電極４５の表面
の窒化膜は、下部電極４５を構成する多結晶シリコン膜
（４５Ａ）が次に行う熱処理によって酸化されるのを防
ぐために形成する。また、Ｔａ2 Ｏ5 膜４６は、例えば
ペンタエトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）をソ
ースガスに用いたＣＶＤ法で堆積する。ＣＶＤ法で堆積
したＴａ2 Ｏ5膜４６はステップカバレージがよいの
で、立体的な筒型形状を有する下部電極４５の表面全体
にほぼ均一な膜厚で堆積される。
【０１２９】続いて、８００℃の酸化性雰囲気中でＴａ
2 Ｏ5 膜４６を３分程度熱処理する。この高温熱処理を
行うことによって、膜中の結晶欠陥が修復され、良質な
Ｔａ2 Ｏ5 膜４６が得られる。これにより、情報蓄積用
容量素子Ｃのリーク電流を低減することができるので、
リフレッシュ特性の向上したＤＲＡＭを製造することが
できる。
【０１３０】また、情報蓄積用容量素子Ｃの下部電極４
５を立体的な筒型形状にしてその表面積を大きくし、か
つ容量絶縁膜を誘電率が２０〜２５程度のＴａ2 Ｏ5 膜
４６で構成することにより、メモリセルを微細化しても
情報の保持に十分な蓄積電荷量を確保することが可能と
なる。
【０１３１】また、Ｔａ2 Ｏ5 膜４６の堆積に先だって
形成される下層のビット線ＢＬおよび第１層目の配線２
３〜２６を、酸化シリコン系の絶縁膜との密着性が良好
なＷ膜で構成したことにより、Ｔａ2 Ｏ5 膜４６の高温
熱処理に起因してビット線ＢＬや配線２３〜２６が膜剥
がれを引き起こす不良を確実に防止することができる。
【０１３２】また、ビット線を耐熱性の高いＷ膜で構成
したことにより、最小加工寸法以下の微細な幅で形成さ
れたビット線ＢＬがＴａ2 Ｏ5 膜４６の高温熱処理に起
因して劣化したり断線したりする不良を確実に防止する
ことができる。さらに、周辺回路のＭＩＳＦＥＴと第１
層目の配線２３〜２６とを接続するコンタクトホール３
０〜３５の内部のプラグ３５を耐熱性の高い導電材料
（Ｗ膜／ＴｉＮ膜／Ｔｉ膜）で構成したことにより、Ｔ
ａ2 Ｏ5 膜４６の高温熱処理に起因してソース、ドレイ
ンのリーク電流が増大したり、コンタクト抵抗が増大し
たりする不具合を防止することができる。
【０１３３】情報蓄積用容量素子Ｃの容量絶縁膜は、例
えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ3（チタン酸バリウ
ム）、ＰｂＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒ
X Ｔｉ1-X Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ
1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化物からなる高
（強）誘電体膜で構成することもできる。これらの高
（強）誘電体膜は、それらに共通の性質として、結晶欠
陥の少ない高品質の膜を得るために成膜後に少なくとも
７５０℃程度以上の高温熱処理を行う必要があるので、
これらの高（強）誘電体膜を使用した場合でも前記と同
様の効果を得ることができる。
【０１３４】次に、図３５に示すように、Ｔａ2 Ｏ5 膜
４６の上部にＣＶＤ法とスパッタリング法とを併用して
ＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでＴｉＮ膜およびＴａ2 Ｏ5 膜４６
をパターニングすることにより、ＴｉＮ膜からなる上部
電極４７と、Ｔａ2 Ｏ5 膜４６からなる容量絶縁膜と、
多結晶シリコン膜（４５Ａ）からなる下部電極４５とで
構成された情報蓄積用容量素子Ｃが完成する。また、こ
こまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続された情報蓄積用容量素子Ｃとで
構成されたメモリセルが完成する。情報蓄積用容量素子
Ｃの上部電極４７は、ＴｉＮ膜以外の導電膜、例えばＷ
膜などで構成することもできる。
【０１３５】次に、図３６に示すように、情報蓄積用容
量素子Ｃの上部に層間絶縁膜５６を形成した後、フォト
レジスト膜をマスクにして周辺回路の層間絶縁膜５６、
酸化シリコン膜５０、ＳＯＧ膜３９および酸化シリコン
膜３９をエッチングすることにより、第１層目の配線２
６の上部にスルーホール５４を形成する。層間絶縁膜５
６は、例えばＣＶＤ法で堆積した膜厚６００nm程度の酸
化シリコン膜で構成する。
【０１３６】次に、図３７に示すように、スルーホール
５４の内部にプラグ５５を形成した後、層間絶縁膜５６
の上部に第２層目の配線５２、５３を形成する。プラグ
５５は、例えば層間絶縁膜５６の上部にスパッタリング
法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法でＴｉ
Ｎ膜とＷ膜とを堆積した後、これらの膜をエッチバック
（ドライエッチング）してスルーホール５４の内部のみ
に残すことにより形成する。第２層目の配線５２、５３
は、層間絶縁膜５６の上部にスパッタリング法で膜厚５
０nm程度のＴｉ膜、膜厚５００nm程度のＡｌ（アルミニ
ウム）膜、膜厚５０nm程度のＴｉ膜および膜厚５０nm程
度のＴｉＮ膜を順次堆積した後、フォトレジスト膜をマ
スクにしたドライエッチングでこれらの膜をパターニン
グして形成する。
【０１３７】情報蓄積用容量素子Ｃの容量絶縁膜を形成
した後は、高温の熱処理を伴う工程がないため、層間絶
縁膜５６の上部に形成される第２層目の配線５２、５３
の材料として、高融点金属やその窒化物に比べて耐熱性
は劣るが、電気抵抗が低いＡｌを主体とした導電材料を
使用することができる。また、高温の熱処理を伴う工程
がないことにより膜剥がれの問題も生じないので、酸化
シリコンで構成された層間絶縁膜５６の上部に第２層目
の配線５２、５３を形成する際、層間絶縁膜５６と界面
を接する部分のバリアメタルにＴｉ膜を使用することが
できる。
【０１３８】次に、図３８に示すように、第２層目の配
線５２、５３の上部に第２の層間絶縁膜６３を形成した
後、情報蓄積用容量素子Ｃの上部の層間絶縁膜６３、５
６をエッチングしてスルーホール６０を形成し、周辺回
路の第２層目の配線５３の上部の層間絶縁膜６３をエッ
チングしてスルーホール６１を形成する。第２の層間絶
縁膜６３は、例えばＣＶＤ法で堆積した膜厚３００nm程
度の酸化シリコン膜とその上部にスピン塗布した膜厚４
００nm程度のＳＯＧ膜と、さらにその上部にＣＶＤ法で
堆積した膜厚３００nm程度の酸化シリコン膜とで構成す
る。層間絶縁膜６３の一部を構成するＳＯＧ膜のベーク
は、Ａｌを主体とする第２層目の配線５２、５３と情報
蓄積用容量素子Ｃの容量絶縁膜とが劣化するのを防止す
るために、４００℃程度の温度で行う。
【０１３９】その後、スルーホール６０、６１の内部に
プラグ６２を形成し、続いて層間絶縁膜の上部に第３層
目の配線５７、５８、５９を形成することにより、前記
図３に示すＤＲＡＭがほぼ完成する。プラグ６２は、例
えば前記プラグ５５と同一の導電材料（Ｗ膜／ＴｉＮ膜
／Ｔｉ膜）で構成し、第３層目の配線５７、５８、５９
は、例えば前記第２層目の配線５２、５３と同一の導電
材料（ＴｉＮ膜／Ｔｉ膜／Ａｌ膜／Ｔｉ膜）で構成す
る。なお、第３層目の配線５７、５８、５９の上部に
は、耐水性が高い緻密な絶縁膜（例えばプラズマＣＶＤ
法で堆積した酸化シリコン膜と窒化シリコン膜とからな
る２層の絶縁膜）を堆積するが、その図示は省略する。
【０１４０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１４１】本発明は、ＤＲＡＭとロジックＬＳＩやフ
ラッシュメモリとを同一の半導体チップ上に混在させる
半導体集積回路装置などに適用することもできる。
【０１４２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１４３】本発明によれば、情報蓄積用容量素子の容
量絶縁膜を高誘電体材料で構成するキャパシタ・オーバ
ー・ビットライン構造のＤＲＡＭにおいて、情報蓄積用
容量素子よりも下層に配置されるビット線や周辺回路の
配線の、少なくとも下地の酸化シリコン膜と接する部分
をチタンやコバルト以外の高融点金属膜で構成すること
により、ビット線や周辺回路の配線と酸化シリコン膜と
の密着性が向上し、容量絶縁膜を形成する際に行われる
高温熱処理に起因してビット線や周辺回路の配線と酸化
シリコン膜との界面に剥離が生じる不良を確実に防止す
ることができるので、２５６Ｍbit およびそれ以降の世
代に対応した大容量ＤＲＡＭの信頼性ならびに製造歩留
まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの等価回
路図である。
【図３】本発明の一実施の形態であるＤＲＡＭのメモリ
アレイと周辺回路のそれぞれの一部を示す半導体基板の
要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭのメモリ
アレイの一部を示す半導体基板の概略平面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型半導体領域 ４ ｎ型ウエル ５ 酸化シリコン膜 ６ 素子分離溝 ７ ゲート酸化膜 ８Ａ〜８Ｃ ゲート電極 ９ ｎ型半導体領域（ソース、ドレイン） ９ａ ｎ- 型半導体領域（ソース、ドレイン） １０ ｎ+ 型半導体領域（ソース、ドレイン） １１ ｐ+ 型半導体領域（ソース、ドレイン） １２ 窒化シリコン膜 １３ 窒化シリコン膜 １３ｓ サイドウォールスペーサ １４ ｎ- 型半導体領域 １５ ｐ- 型半導体領域 １６ ＳＯＧ膜 １７ 酸化シリコン膜 １８ 酸化シリコン膜 １９ コンタクトホール ２０ コンタクトホール ２１ プラグ ２２ スルーホール ２３〜２６ 配線 ２７ フォトレジスト膜 ２８ 酸化シリコン膜 ３０〜３４ コンタクトホール ３５ プラグ ３６ Ｔｉ膜 ３７ ＴｉＳｉ2 層 ３８ 酸化シリコン膜 ３９ ＳＯＧ膜 ４０ ＴｉＮ膜 ４１ Ｗ膜 ４２ Ｗ膜 ４３ フォトレジスト膜 ４４ 窒化シリコン膜 ４５ 下部電極（蓄積電極） ４５Ａ 多結晶シリコン膜 ４６ Ｔａ2 Ｏ5 膜 ４７ 上部電極（プレート電極） ４８ スルーホール ４９ プラグ ５０ 酸化シリコン膜 ５１ 酸化シリコン膜 ５２、５３ 配線 ５４ スルーホール ５５ プラグ ５６ 層間絶縁膜 ５７、５８、５９ 配線 ６０ スルーホール ６１ スルーホール ６２ プラグ ６３ 第２層間絶縁膜 ７０ 多結晶シリコン膜 ７１ スルーホール ７２ サイドウォールスペーサ ７３ 凹溝 ７４ ＳＯＧ膜 ７５ フォトレジスト膜 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ ＭＣ メモリセル Ｑｎ ｎチャネル型ＭＩＳＦＥＴＱｎ Ｑｐ ｐチャネル型ＭＩＳＦＥＴＱｐ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川北 惠三 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 山田 悟 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 関口 敏宏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 浅野 勇 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 福田 琢也 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 鈴樹 正恭 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田丸 剛 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 福田 直樹 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 青木 英雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 平沢 賢斉 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面上に形成された酸化シ
    リコン系の第１絶縁膜の上部に、少なくともその一部が
    前記第１絶縁膜と接するように延在する配線が形成さ
    れ、前記配線の上部に形成された第２絶縁膜の上部に、
    少なくともその一部が高誘電体膜で構成された容量絶縁
    膜を有する容量素子が形成された半導体集積回路装置で
    あって、前記配線を構成する導電膜は、少なくとも前記
    第１絶縁膜と界面を接する部分が、チタンを除いた高融
    点金属、または高融点金属の窒化物からなることを特徴
    とする半導体集積回路装置。
  2. 【請求項２】 半導体基板の主面上の第１領域に、ワー
    ド線と一体に構成されたゲート電極を備えたメモリセル
    選択用ＭＩＳＦＥＴが形成され、前記メモリセル選択用
    ＭＩＳＦＥＴを覆う酸化シリコン系の第１絶縁膜の上部
    に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレ
    インの一方と電気的に接続され、かつ前記第１絶縁膜と
    接するように延在するビット線が形成され、前記ビット
    線の上部に形成された第２絶縁膜の上部に、前記メモリ
    セル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電
    気的に接続され、かつ少なくともその一部が高誘電体膜
    で構成された容量絶縁膜を有する情報蓄積用容量素子が
    形成されたＤＲＡＭを有する半導体集積回路装置であっ
    て、前記ビット線を構成する導電膜は、少なくとも前記
    第１絶縁膜と界面を接する部分が、チタンを除いた高融
    点金属、または高融点金属の窒化物からなることを特徴
    とする半導体集積回路装置。
  3. 【請求項３】 請求項２記載の半導体集積回路装置であ
    って、前記高誘電体膜は、ＣＶＤ法で堆積した酸化タン
    タル膜であることを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項２記載の半導体集積回路装置であ
    って、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極
    を構成する導電膜は、少なくともその一部が金属膜で構
    成されていることを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項２記載の半導体集積回路装置であ
    って、前記半導体基板の主面上の第２領域に、前記ＤＲ
    ＡＭの周辺回路のＭＩＳＦＥＴが形成され、前記周辺回
    路のＭＩＳＦＥＴを覆う前記酸化シリコン系の第１絶縁
    膜の上部に、前記周辺回路のＭＩＳＦＥＴのゲート電
    極、ソースまたはドレインのいずれかと電気的に接続さ
    れ、かつ前記第１絶縁膜と接するように延在する第１層
    目の配線が形成され、前記第１層目の配線を構成する導
    電膜は、少なくとも前記第１絶縁膜と界面を接する部分
    が、チタンを除いた高融点金属、または高融点金属の窒
    化物からなることを特徴とする半導体集積回路装置。
  6. 【請求項６】 請求項５記載の半導体集積回路装置であ
    って、前記第１絶縁膜に開孔され、前記第１層目の配線
    と前記周辺回路のＭＩＳＦＥＴのソースまたはドレイン
    とを電気的に接続するコンタクトホールの底部には、チ
    タンシリサイド層が形成されていることを特徴とする半
    導体集積回路装置。
  7. 【請求項７】 請求項５記載の半導体集積回路装置であ
    って、前記ビット線および前記第１層目の配線のそれぞ
    れを構成する前記導電膜は、タングステン膜であること
    を特徴とする半導体集積回路装置。
  8. 【請求項８】 請求項５記載の半導体集積回路装置であ
    って、前記第１層目の配線は、前記コンタクトホールの
    内部に形成され、チタン膜とバリアメタル膜との積層
    膜、またはチタン膜とバリアメタル膜とタングステン膜
    との積層膜で構成されたプラグを介して前記周辺回路の
    ＭＩＳＦＥＴのソースまたはドレインと電気的に接続さ
    れていることを特徴とする半導体集積回路装置。
  9. 【請求項９】 請求項５記載の半導体集積回路装置であ
    って、前記周辺回路のＭＩＳＦＥＴのゲート電極は、少
    なくとも前記第１層目の配線と接する部分が金属膜で構
    成されていることを特徴とする半導体集積回路装置。
  10. 【請求項１０】 請求項５記載の半導体集積回路装置で
    あって、前記第１絶縁膜は、スピンオングラス膜または
    ＣＶＤ法で堆積した酸化シリコン膜であることを特徴と
    する半導体集積回路装置。
  11. 【請求項１１】 請求項５記載の半導体集積回路装置で
    あって、前記ビット線の幅は、フォトリソグラフィの解
    像限界で決まる最小寸法以下の寸法で構成されているこ
    とを特徴とする半導体集積回路装置。
  12. 【請求項１２】 請求項５記載の半導体集積回路装置で
    あって、前記情報蓄積用容量素子の上部に形成された酸
    化シリコン系の第３絶縁膜の上部に、前記第１層目の配
    線と電気的に接続された第２層目の配線が形成され、前
    記第２層目の配線を構成する導電膜は、少なくとも前記
    第３絶縁膜と界面を接する部分がチタン膜であることを
    特徴とする半導体集積回路装置。
  13. 【請求項１３】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板の主面上に酸化シリコン系の第１絶縁
    膜を形成した後、前記第１絶縁膜の上部に、少なくとも
    前記第１絶縁膜と界面を接する部分が、チタンを除いた
    高融点金属、またはチタンを含む高融点金属の窒化物か
    らなる導電膜を堆積する工程、（ｂ）前記導電膜をパタ
    ーニングすることによって、少なくともその一部が前記
    第１絶縁膜と接するように延在する配線を形成した後、
    前記配線の上部に第２絶縁膜を形成する工程、（ｃ）前
    記第２絶縁膜の上部に高誘電体膜を堆積した後、前記高
    誘電体膜の膜質を改善するための熱処理を行う工程、
    （ｄ）前記第２絶縁膜の上部に、少なくともその一部が
    前記高誘電体膜で構成された容量絶縁膜を有する容量素
    子を形成する工程。
  14. 【請求項１４】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板の主面上の第１領域に、ＤＲＡＭのメ
    モリセルを構成するメモリセル選択用ＭＩＳＦＥＴを形
    成し、前記半導体基板の主面上の第２領域に、前記ＤＲ
    ＡＭの周辺回路を構成するＭＩＳＦＥＴを形成する工
    程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前
    記周辺回路のＭＩＳＦＥＴのそれぞれの上部に酸化シリ
    コン系の第１絶縁膜を形成する工程、（ｃ）前記メモリ
    セル選択用ＭＩＳＦＥＴのソース、ドレインの少なくと
    も一方の上部の前記第１絶縁膜に第１コンタクトホール
    を形成し、前記周辺回路のＭＩＳＦＥＴのソースおよび
    ドレインのそれぞれの上部の前記第１絶縁膜に第２コン
    タクトホールを形成し、前記周辺回路のＭＩＳＦＥＴの
    ゲート電極の上部の前記第１絶縁膜に第３コンタクトホ
    ールを形成する工程、（ｄ）前記第２コンタクトホール
    および前記第３コンタクトホールのそれぞれの内部を含
    む前記第１絶縁膜の上部にチタン膜を堆積した後、前記
    半導体基板を熱処理することによって、前記第２コンタ
    クトホールの底部に露出した前記周辺回路のＭＩＳＦＥ
    Ｔのソースおよびドレインのそれぞれの表面にチタンシ
    リサイド層を形成する工程、（ｅ）前記第２コンタクト
    ホールおよび前記第３コンタクトホールのそれぞれの内
    部を含む前記チタン膜の上部に、バリアメタル膜、また
    は前記バリアメタル膜とチタンを除いた高融点金属膜と
    の積層膜を堆積した後、前記第１絶縁膜の上部の前記バ
    リアメタル膜または前記積層膜を前記チタン膜と共に除
    去することによって、前記第２コンタクトホールおよび
    前記第３コンタクトホールのそれぞれの内部にプラグを
    形成する工程、（ｆ）前記第１絶縁膜の上部に、少なく
    とも前記第１絶縁膜と界面を接する部分が、チタンを除
    いた高融点金属、または高融点金属の窒化物からなる導
    電膜を堆積する工程、（ｇ）前記導電膜をパターニング
    することによって、前記第１コンタクトホールを通じて
    前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン
    の一方と電気的に接続されるビット線を形成し、前記第
    ２コンタクトホールまたは前記第３コンタクトホールを
    通じて前記周辺回路のＭＩＳＦＥＴと電気的に接続され
    る周辺回路の第１層目の配線を形成する工程、（ｈ）前
    記ビット線および前記周辺回路の第１層目の配線のそれ
    ぞれの上部に堆積した第２絶縁膜の上部に高誘電体膜を
    堆積した後、前記高誘電体膜の膜質を改善するための熱
    処理を行う工程、（ｉ）前記第２絶縁膜の上部に、少な
    くともその一部が前記高誘電体膜で構成された容量絶縁
    膜を有し、前記メモリセル選択用ＭＩＳＦＥＴのソー
    ス、ドレインの他方と電気的に接続される情報蓄積用容
    量素子を形成する工程。
  15. 【請求項１５】 請求項１４記載の半導体集積回路装置
    の製造方法であって、前記メモリセル選択用ＭＩＳＦＥ
    Ｔのゲート電極および前記周辺回路のＭＩＳＦＥＴのゲ
    ート電極のそれぞれを構成する導電膜は、不純物がドー
    プされた低抵抗多結晶シリコン膜とバリアメタル膜とタ
    ングステン膜との積層膜であることを特徴とする半導体
    集積回路装置の製造方法。
  16. 【請求項１６】 請求項１４記載の半導体集積回路装置
    の製造方法であって、前記ビット線および前記周辺回路
    の第１層目の配線は、タングステン膜であることを特徴
    とする半導体集積回路装置の製造方法。
  17. 【請求項１７】 請求項１４記載の半導体集積回路装置
    の製造方法であって、前記高誘電体膜は、金属酸化物か
    らなることを特徴とする半導体集積回路装置の製造方
    法。
  18. 【請求項１８】 請求項１７記載の半導体集積回路装置
    の製造方法であって、前記金属酸化物は、酸化タンタル
    であることを特徴とする半導体集積回路装置の製造方
    法。
  19. 【請求項１９】 請求項１４記載の半導体集積回路装置
    の製造方法であって、前記高誘電体膜の膜質を改善する
    ための熱処理温度が７５０℃以上であることを特徴とす
    る半導体集積回路装置の製造方法。
  20. 【請求項２０】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板の主面上の第１領域に、ＤＲＡＭのメ
    モリセルを構成するメモリセル選択用ＭＩＳＦＥＴを形
    成し、前記半導体基板の主面上の第２領域に、前記ＤＲ
    ＡＭの周辺回路を構成するＭＩＳＦＥＴを形成する工
    程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前
    記周辺回路のＭＩＳＦＥＴのそれぞれの上部に酸化シリ
    コン系の第１絶縁膜を形成する工程、（ｃ）前記メモリ
    セル選択用ＭＩＳＦＥＴのソース、ドレインの少なくと
    も一方の上部の前記第１絶縁膜に第１コンタクトホール
    を形成し、前記周辺回路のＭＩＳＦＥＴのソースおよび
    ドレインのそれぞれの上部の前記第１絶縁膜に第２コン
    タクトホールを形成し、前記周辺回路のＭＩＳＦＥＴの
    ゲート電極の上部の前記第１絶縁膜に第３コンタクトホ
    ールを形成する工程、（ｄ）前記第２コンタクトホール
    および前記第３コンタクトホールのそれぞれの内部を含
    む前記第１絶縁膜の上部にコバルト膜を堆積した後、前
    記半導体基板を熱処理することによって、前記第２コン
    タクトホールの底部に露出した前記周辺回路のＭＩＳＦ
    ＥＴのソースおよびドレインのそれぞれの表面にコバル
    トシリサイド層を形成する工程、（ｅ）前記第２コンタ
    クトホールおよび前記第３コンタクトホールのそれぞれ
    の内部を含む前記コバルト膜の上部に、バリアメタル
    膜、または前記バリアメタル膜とコバルトを除いた高融
    点金属膜との積層膜を堆積した後、前記第１絶縁膜の上
    部の前記バリアメタル膜または前記積層膜を前記コバル
    ト膜と共に除去することによって、前記第２コンタクト
    ホールおよび前記第３コンタクトホールのそれぞれの内
    部にプラグを形成する工程、（ｆ）前記第１絶縁膜の上
    部に、少なくとも前記第１絶縁膜と界面を接する部分
    が、コバルトを除いた高融点金属、または高融点金属の
    窒化物からなる導電膜を堆積する工程、（ｇ）前記導電
    膜をパターニングすることによって、前記第１コンタク
    トホールを通じて前記メモリセル選択用ＭＩＳＦＥＴの
    ソース、ドレインの一方と電気的に接続されるビット線
    を形成し、前記第２コンタクトホールまたは前記第３コ
    ンタクトホールを通じて前記周辺回路のＭＩＳＦＥＴと
    電気的に接続される周辺回路の第１層目の配線を形成す
    る工程、（ｈ）前記ビット線および前記周辺回路の第１
    層目の配線のそれぞれの上部に堆積した第２絶縁膜の上
    部に高誘電体膜を堆積した後、前記高誘電体膜の膜質を
    改善するための熱処理を行う工程、（ｉ）前記第２絶縁
    膜の上部に、少なくともその一部が前記高誘電体膜で構
    成された容量絶縁膜を有し、前記メモリセル選択用ＭＩ
    ＳＦＥＴのソース、ドレインの他方と電気的に接続され
    る情報蓄積用容量素子を形成する工程。
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