JPH11214644A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Abstract
材料で構成したDRAMにおいて、容量絶縁膜を形成す
る際に行われる高温の熱処理に起因して下層の配線が絶
縁膜の表面から剥離する不良を防止する。 【解決手段】 情報蓄積用容量素子Cの容量絶縁膜をT
a2 O5 ( 酸化タンタル) 膜46などの高誘電体材料で
構成したキャパシタ・オーバー・ビットライン構造のD
RAMにおいて、情報蓄積用容量素子Cよりも下層に配
置されるビット線BLおよび周辺回路の第1層目の配線
23〜26の、少なくとも下地の酸化シリコン膜28と
接する部分をW膜で構成することにより、容量絶縁膜を
形成する際に行われる高温熱処理に起因してビット線B
Lや配線23〜26と酸化シリコン膜28との界面の密
着性を向上させる。
Description
置およびその製造技術に関し、特に、DRAM(Dynami
c Random Access Memory)を有する半導体集積回路装置
に適用して有効な技術に関するものである。
主面にマトリクス状に配置された複数のワード線と複数
のビット線との交点に配置され、1個のメモリセル選択
用MISFETとこれに直列に接続された1個の情報蓄
積用容量素子(キャパシタ)とで構成されている。メモ
リセル選択用MISFETは、主としてゲート酸化膜、
ワード線と一体に構成されたゲート電極、ソースおよび
ドレインを構成する一対の半導体領域によって構成され
ている。ビット線は、メモリセル選択用MISFETの
上部に配置され、ソース、ドレインの一方と電気的に接
続されている。情報蓄積用容量素子は、同じくメモリセ
ル選択用MISFETの上部に配置され、ソース、ドレ
インの他方と電気的に接続されている。
セルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の
減少を補うために、情報蓄積用容量素子をメモリセル選
択用MISFETの上方に配置する、いわゆるスタック
ド・キャパシタ構造を採用している。このスタックド・
キャパシタ構造を採用したDRAMには、ビット線の下
方に情報蓄積用容量素子を配置するキャパシタ・アンダ
ー・ビットライン(Capacitor Under Bitline ;CU
B)構造のものと、ビット線の上方に情報蓄積用容量素
子を配置するキャパシタ・オーバー・ビットライン(Ca
pacitor Over Bitline;COB)構造のものとがある。
前者については、特開平7−192723号公報、特開
平8−204144号公報に記載があり、後者についで
は、特開平7−122654号公報、特開平7−106
437号公報に記載がある。
造のうち、ビット線の上方に情報蓄積用容量素子を配置
するCOB構造は、CUB構造に比べてメモリセルの微
細化に適している。これは、微細化された情報蓄積用容
量素子の蓄積電荷量を増やそうとすると、その構造を立
体化して表面積を増やす必要があるが、情報蓄積用容量
素子の上部にビット線を配置するCUB構造の場合は、
ビット線とメモリセル選択用MISFETとを接続する
コンタクトホールのアスペクト比が極端に大きくなって
しまうため、その開孔が困難になるからである。
256Mbit といった最近の大容量DRAMは、情報蓄
積用容量素子を立体化して表面積を増やすだけでは蓄積
電荷量を確保することが困難になっており、容量素子の
立体化と併せて容量絶縁膜をTa2 O5 (酸化タンタ
ル)、(Ba,Sr)TiO3 (チタン酸バリウムスト
ロンチウム;以下BSTと略す)、SrTiO3 (チタ
ン酸ストロンチウム;STOと略す)といった高誘電体
材料で構成することが検討されている。容量絶縁膜をこ
のような高誘電体材料で構成したDRAMについては、
例えば特開平1−222469号公報、特開平7−66
300号公報に記載がある。
AMにおいては、チップサイズの増大に伴う信号遅延対
策として、ワード線やビット線の材料に多結晶シリコン
膜よりも低抵抗の金属材料を採用することや、MISF
ETのソース、ドレインと配線とを接続するコンタクト
ホールの微細化に伴う抵抗増大を回避する対策として、
高速動作が要求されるセンスアンプやワードドライバな
どの周辺回路を構成するMISFETのソース、ドレイ
ンの表面にTiSi2 (チタンシリサイド)あるいはC
oSi2 (コバルトシリサイド)などの高融点金属シリ
サイド層を形成するシリサイデーション(Silicidation)
技術を採用することも不可避になると考えられている。
このシリサイデーション技術については、例えば特開平
5−21796号公報、特開平6−29240号公報、
特開平8−181212号に記載がある。
bit およびそれ以降の世代に対応したDRAMの構造お
よびプロセスを開発中である。このDRAMは、チップ
サイズの増大に伴う信号遅延対策としてメモリセル選択
用MISFETのゲート電極(ワード線)と周辺回路の
MISFETのゲート電極をW(タングステン)などの
高融点金属を主体とする低抵抗材料で構成すると共に、
拡散層と配線とのコンタクト抵抗を低減する対策として
周辺回路を構成するMISFETのソース、ドレインの
表面に高融点金属シリサイド層を形成する。
延対策としてビット線をWなどの高融点金属を主体とす
る低抵抗材料で構成すると共に、配線の形成工程を低減
する対策としてビット線と周辺回路の第1層目の配線と
を同一工程で同時に形成する。さらに、このDRAM
は、情報蓄積用容量素子の蓄積電荷量を確保する対策と
してビット線の上方に情報蓄積用容量素子を配置するC
OB構造を採用して容量素子の立体化を容易にすると共
に、容量絶縁膜をTa2 O5 (酸化タンタル)などの高
誘電体材料で構成する。
Mの製造プロセスを検討したところ、MISFETの上
部に形成したビット線および周辺回路の第1層目の配線
が、その後の情報蓄積用容量素子を形成する工程で行わ
れる高温の熱処理によって絶縁膜表面から剥離する現象
が見出された。
プロセスの概略を簡単に説明すると、まず半導体基板の
主面上に堆積した高融点金属を主体とする低抵抗材料を
パターニングしてメモリセル選択用MISFETのゲー
ト電極(ワード線)と周辺回路のMISFETのゲート
電極を形成した後、半導体基板に不純物をイオン打ち込
みしてこれらのMISFETのソース、ドレインを形成
する。
膜で覆った後、まずメモリセル選択用MISFETのソ
ース、ドレインの上部の絶縁膜にコンタクトホールを形
成し、続いてこのコンタクトホールの内部に多結晶シリ
コンのプラグを埋め込む。次に、周辺回路のMISFE
Tのゲート電極およびソース、ドレインのそれぞれの上
部の絶縁膜にコンタクトホールを形成した後、これらの
コンタクトホールの内部を含む絶縁膜の上部にTi膜あ
るいはCo膜などの高融点金属膜を薄く堆積し、続いて
半導体基板を熱処理してコンタクトホールの底部の基板
(Si)と高融点金属膜とを反応させることによって、
コンタクトホールの底部に高融点金属シリサイド層を形
成する。
を含む絶縁膜の上部にWなどの高融点金属膜を主体とす
る配線材料を堆積した後、この配線材料と絶縁膜の表面
に残った未反応のTi膜とをパターニングすることによ
って、絶縁膜の上部にビット線と周辺回路の第1層目の
配線とを形成する。ビット線は、多結晶シリコンのプラ
グを埋め込んだ前記コンタクトホールを通じてメモリセ
ル選択用MISFETのソース、ドレインの一方と電気
的に接続される。また、周辺回路の第1層目の配線は、
周辺回路の前記コンタクトホールを通じて周辺回路のM
ISFETのゲート電極またはソース、ドレインのいず
れかと電気的に接続される。
の配線のそれぞれの上部を層間絶縁膜で覆い、続いてこ
の層間絶縁膜にメモリセル選択用MISFETのソー
ス、ドレインの一方と情報蓄積用容量素子とを接続する
ためのスルーホールを形成した後、このスルーホールの
上部に堆積した多結晶シリコンなどの導電膜をパターニ
ングして立体的な構造を有する情報蓄積用容量素子の下
部電極を形成する。
5 (酸化タンタル)などの高誘電体膜を堆積した後、高
温の熱処理を行う。Ta2 O5 あるいはBST、STO
といった金属酸化物からなる高誘電体膜は、それらに共
通の性質として、リーク電流を低減するために成膜後に
酸素雰囲気中で800℃程度の高温熱処理を行う必要が
ある。また、一旦高温熱処理を施した後は、膜質の劣化
を防ぐために450℃程度以上の高温に晒さないように
する必要がある。
の導電膜を堆積した後、この導電膜とその下層の高誘電
体膜とをパターニングして情報蓄積用容量素子の上部電
極と容量絶縁膜とを形成する。
Mの製造プロセスを検討したところ、Ta2 O5 膜の膜
質を改善するための高温熱処理を行った際に、ビット線
や周辺回路の第1層目の配線が絶縁膜表面から剥離する
現象が見出された。これは、コンタクトホールの底部に
Tiシリサイド層を形成するために使用したTi膜が酸
化シリコンで構成された絶縁膜上に残っていると、Ti
膜と酸化シリコンとの界面で剥離が生じるためであり、
その理由としては、TiがSiに比べて酸化物を形成し
易いからであろうと考えられる。
の剥離を防止する対策としては、Ti膜を熱処理してコ
ンタクトホールの底部にTiシリサイド層を形成した
後、絶縁膜の表面に残った未反応のTi膜を酸性のエッ
チング液で除去する方法が考えられる。ところが、周辺
回路のMISFETのソース、ドレインの上部の絶縁膜
にコンタクトホールを形成する工程では、同時にMIS
FETのゲート電極の上部にもコンタクトホールを形成
するため、Tiシリサイド層の形成後に未反応のTi膜
をエッチング液で除去すると、ゲート電極の上部に形成
されたコンタクトホール内にもエッチング液が浸入し、
ゲート電極を構成する金属膜がエッチングされてしま
う。従って、上記の対策は、酸性のエッチング液に耐性
のある多結晶シリコン膜やポリサイド膜(多結晶シリコ
ンと高融点金属シリサイドの積層膜)でゲート電極を構
成した場合には有効であるが、金属を主体とした材料で
ゲート電極を構成した場合には適用することができな
い。
する他の対策として、Ti膜を熱処理してTiシリサイ
ド層を形成した後(または形成する際)、窒素雰囲気中
で熱処理を行うことによってTi膜を酸化シリコン膜と
密着性のよいTiN(チタンナイトライド)膜に置換す
る方法が考えられる。しかし、窒素雰囲気中での高温熱
処理によって酸化シリコン膜上のTi膜を完全にTiN
膜に置換することは難しく、膜の表面は窒化されても酸
化シリコン膜との界面までは完全に窒化されない。ま
た、この高温熱処理を長時間行うことは、MISFET
のソース、ドレインに打ち込まれた不純物の拡散を助長
することになり、浅接合の形成の障害となる。
量絶縁膜を高誘電体材料で構成したDRAMにおいて、
高誘電体材料の膜質を改善するために行う高温熱処理に
よって下層の配線が絶縁膜の表面から剥離する不良を防
止する技術を提供することにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
導体基板の主面上に形成された酸化シリコン系の第1絶
縁膜の上部に、少なくともその一部が前記第1絶縁膜と
接するように延在する配線が形成され、前記配線の上部
に形成された第2絶縁膜の上部に、少なくともその一部
が高誘電体膜で構成された容量絶縁膜を有する容量素子
が形成されており、前記配線を構成する導電膜は、少な
くとも前記第1絶縁膜と界面を接する部分が、チタンを
除いた高融点金属、または高融点金属の窒化物からな
る。
導体基板の主面上の第1領域に、ワード線と一体に構成
されたゲート電極を備えたメモリセル選択用MISFE
Tが形成され、前記メモリセル選択用MISFETを覆
う酸化シリコン系の第1絶縁膜の上部に、前記メモリセ
ル選択用MISFETのソース、ドレインの一方と電気
的に接続され、かつ前記第1絶縁膜と接するように延在
するビット線が形成され、前記ビット線の上部に形成さ
れた第2絶縁膜の上部に、前記メモリセル選択用MIS
FETのソース、ドレインの他方と電気的に接続され、
かつ少なくともその一部が高誘電体膜で構成された容量
絶縁膜を有する情報蓄積用容量素子が形成されたDRA
Mを有し、前記ビット線を構成する導電膜は、少なくと
も前記第1絶縁膜と界面を接する部分が、チタンを除い
た高融点金属、または高融点金属の窒化物からなる。
記(2)において、前記高誘電体膜がCVD法で堆積し
た酸化タンタル膜である。
記(2)において、前記メモリセル選択用MISFET
のゲート電極を構成する導電膜の少なくとも一部が金属
膜で構成されている。
記(2)において、前記半導体基板の主面上の第2領域
に、前記DRAMの周辺回路のMISFETが形成さ
れ、前記周辺回路のMISFETを覆う前記酸化シリコ
ン系の第1絶縁膜の上部に、前記周辺回路のMISFE
Tのゲート電極、ソースまたはドレインのいずれかと電
気的に接続され、かつ前記第1絶縁膜と接するように延
在する第1層目の配線が形成され、前記第1層目の配線
を構成する導電膜は、少なくとも前記第1絶縁膜と界面
を接する部分が、チタンを除いた高融点金属、または高
融点金属の窒化物からなる。
記(5)において、前記第1絶縁膜に開孔され、前記第
1層目の配線と前記周辺回路のMISFETのソースま
たはドレインとを電気的に接続するコンタクトホールの
底部にチタンシリサイド層が形成されている。
記(5)において、前記ビット線および前記第1層目の
配線のそれぞれを構成する前記導電膜がタングステン膜
である。
記(5)において、前記第1層目の配線が前記コンタク
トホールの内部に形成され、チタン膜とバリアメタル膜
との積層膜、またはチタン膜とバリアメタル膜とタング
ステン膜との積層膜で構成されたプラグを介して前記周
辺回路のMISFETのソースまたはドレインと電気的
に接続されている。
記(5)において、前記周辺回路のMISFETのゲー
ト電極の少なくとも前記第1層目の配線と接する部分が
金属膜で構成されている。
前記(5)において、前記第1絶縁膜がスピンオングラ
ス膜またはCVD法で堆積した酸化シリコン膜であるこ
とを特徴とする半導体集積回路装置。
前記(5)において、前記ビット線の幅がフォトリソグ
ラフィの解像限界で決まる最小寸法以下の寸法で構成さ
れている。
前記(5)において、前記情報蓄積用容量素子の上部に
形成された酸化シリコン系の第3絶縁膜の上部に、前記
第1層目の配線と電気的に接続された第2層目の配線が
形成され、前記第2層目の配線を構成する導電膜は、少
なくとも前記第3絶縁膜と界面を接する部分がチタン膜
である。
以下の工程を含んでいる。
系の第1絶縁膜を形成した後、前記第1絶縁膜の上部
に、少なくとも前記第1絶縁膜と界面を接する部分が、
チタンを除いた高融点金属、またはチタンを含む高融点
金属の窒化物からなる導電膜を堆積する工程、(b)前
記導電膜をパターニングすることによって、少なくとも
その一部が前記第1絶縁膜と接するように延在する配線
を形成した後、前記配線の上部に第2絶縁膜を形成する
工程、(c)前記第2絶縁膜の上部に高誘電体膜を堆積
した後、前記高誘電体膜の膜質を改善するための熱処理
を行う工程、(d)前記第2絶縁膜の上部に、少なくと
もその一部が前記高誘電体膜で構成された容量絶縁膜を
有する容量素子を形成する工程。
造方法は、以下の工程を含んでいる。
DRAMのメモリセルを構成するメモリセル選択用MI
SFETを形成し、前記半導体基板の主面上の第2領域
に、前記DRAMの周辺回路を構成するMISFETを
形成する工程、(b)前記メモリセル選択用MISFE
Tおよび前記周辺回路のMISFETのそれぞれの上部
に酸化シリコン系の第1絶縁膜を形成する工程、(c)
前記メモリセル選択用MISFETのソース、ドレイン
の少なくとも一方の上部の前記第1絶縁膜に第1コンタ
クトホールを形成し、前記周辺回路のMISFETのソ
ースおよびドレインのそれぞれの上部の前記第1絶縁膜
に第2コンタクトホールを形成し、前記周辺回路のMI
SFETのゲート電極の上部の前記第1絶縁膜に第3コ
ンタクトホールを形成する工程、(d)前記第2コンタ
クトホールおよび前記第3コンタクトホールのそれぞれ
の内部を含む前記第1絶縁膜の上部にチタン膜を堆積し
た後、前記半導体基板を熱処理することによって、前記
第2コンタクトホールの底部に露出した前記周辺回路の
MISFETのソースおよびドレインのそれぞれの表面
にチタンシリサイド層を形成する工程、(e)前記第2
コンタクトホールおよび前記第3コンタクトホールのそ
れぞれの内部を含む前記チタン膜の上部に、バリアメタ
ル膜、または前記バリアメタル膜とチタンを除いた高融
点金属膜との積層膜を堆積した後、前記第1絶縁膜の上
部の前記バリアメタル膜または前記積層膜を前記チタン
膜と共に除去することによって、前記第2コンタクトホ
ールおよび前記第3コンタクトホールのそれぞれの内部
にプラグを形成する工程、(f)前記第1絶縁膜の上部
に、少なくとも前記第1絶縁膜と界面を接する部分が、
チタンを除いた高融点金属、または高融点金属の窒化物
からなる導電膜を堆積する工程、(g)前記導電膜をパ
ターニングすることによって、前記第1コンタクトホー
ルを通じて前記メモリセル選択用MISFETのソー
ス、ドレインの一方と電気的に接続されるビット線を形
成し、前記第2コンタクトホールまたは前記第3コンタ
クトホールを通じて前記周辺回路のMISFETと電気
的に接続される周辺回路の第1層目の配線を形成する工
程、(h)前記ビット線および前記周辺回路の第1層目
の配線のそれぞれの上部に堆積した第2絶縁膜の上部に
高誘電体膜を堆積した後、前記高誘電体膜の膜質を改善
するための熱処理を行う工程、(i)前記第2絶縁膜の
上部に、少なくともその一部が前記高誘電体膜で構成さ
れた容量絶縁膜を有し、前記メモリセル選択用MISF
ETのソース、ドレインの他方と電気的に接続される情
報蓄積用容量素子を形成する工程。
造方法は、前記(14)において、前記メモリセル選択
用MISFETのゲート電極および前記周辺回路のMI
SFETのゲート電極のそれぞれを構成する導電膜が、
不純物がドープされた低抵抗多結晶シリコン膜とバリア
メタル膜とタングステン膜との積層膜である。
造方法は、前記(14)において、前記ビット線および
前記周辺回路の第1層目の配線がタングステン膜であ
る。
造方法は、前記(14)において、前記高誘電体膜が金
属酸化物からなる。
造方法は、前記(17)において、前記金属酸化物が酸
化タンタルである。
造方法は、前記(14)において、前記高誘電体膜の膜
質を改善するための熱処理温度が750℃以上である。
造方法は、以下の工程を含んでいる。
DRAMのメモリセルを構成するメモリセル選択用MI
SFETを形成し、前記半導体基板の主面上の第2領域
に、前記DRAMの周辺回路を構成するMISFETを
形成する工程、(b)前記メモリセル選択用MISFE
Tおよび前記周辺回路のMISFETのそれぞれの上部
に酸化シリコン系の第1絶縁膜を形成する工程、(c)
前記メモリセル選択用MISFETのソース、ドレイン
の少なくとも一方の上部の前記第1絶縁膜に第1コンタ
クトホールを形成し、前記周辺回路のMISFETのソ
ースおよびドレインのそれぞれの上部の前記第1絶縁膜
に第2コンタクトホールを形成し、前記周辺回路のMI
SFETのゲート電極の上部の前記第1絶縁膜に第3コ
ンタクトホールを形成する工程、(d)前記第2コンタ
クトホールおよび前記第3コンタクトホールのそれぞれ
の内部を含む前記第1絶縁膜の上部にコバルト膜を堆積
した後、前記半導体基板を熱処理することによって、前
記第2コンタクトホールの底部に露出した前記周辺回路
のMISFETのソースおよびドレインのそれぞれの表
面にコバルトシリサイド層を形成する工程、(e)前記
第2コンタクトホールおよび前記第3コンタクトホール
のそれぞれの内部を含む前記コバルト膜の上部に、バリ
アメタル膜、または前記バリアメタル膜とコバルトを除
いた高融点金属膜との積層膜を堆積した後、前記第1絶
縁膜の上部の前記バリアメタル膜または前記積層膜を前
記コバルト膜と共に除去することによって、前記第2コ
ンタクトホールおよび前記第3コンタクトホールのそれ
ぞれの内部にプラグを形成する工程、(f)前記第1絶
縁膜の上部に、少なくとも前記第1絶縁膜と界面を接す
る部分が、コバルトを除いた高融点金属、または高融点
金属の窒化物からなる導電膜を堆積する工程、(g)前
記導電膜をパターニングすることによって、前記第1コ
ンタクトホールを通じて前記メモリセル選択用MISF
ETのソース、ドレインの一方と電気的に接続されるビ
ット線を形成し、前記第2コンタクトホールまたは前記
第3コンタクトホールを通じて前記周辺回路のMISF
ETと電気的に接続される周辺回路の第1層目の配線を
形成する工程、(h)前記ビット線および前記周辺回路
の第1層目の配線のそれぞれの上部に堆積した第2絶縁
膜の上部に高誘電体膜を堆積した後、前記高誘電体膜の
膜質を改善するための熱処理を行う工程、(i)前記第
2絶縁膜の上部に、少なくともその一部が前記高誘電体
膜で構成された容量絶縁膜を有し、前記メモリセル選択
用MISFETのソース、ドレインの他方と電気的に接
続される情報蓄積用容量素子を形成する工程。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
た半導体チップの全体平面図である。図示のように、単
結晶シリコンからなる半導体チップ1Aの主面には、X
方向(半導体チップ1Aの長辺方向)およびY方向(半
導体チップ1Aの短辺方向)に沿って多数のメモリアレ
イMARYがマトリクス状に配置されている。X方向に
沿って互いに隣接するメモリアレイMARYの間にはセ
ンスアンプSAが配置されている。半導体チップ1Aの
主面の中央部には、ワードドライバWD、データ線選択
回路などの制御回路や、入出力回路、ボンディングパッ
ドなどが配置されている。
る。図示のように、このDRAMのメモリアレイ(MA
RY)は、行方向に延在する複数のワード線WL(WL
n-1 、WLn 、WLn+1 …)と列方向に延在する複数の
ビット線BLおよびそれらの交点に配置された複数のメ
モリセル(MC)によって構成されている。1ビットの
情報を記憶する1個のメモリセルは、1個の情報蓄積用
容量素子Cとこれに直列に接続された1個のメモリセル
選択用MISFETQsとで構成されている。メモリセ
ル選択用MISFETQsのソース、ドレインの一方
は、情報蓄積用容量素子Cと電気的に接続され、他方は
ビット線BLと電気的に接続されている。ワード線WL
の一端は、ワードドライバWDに接続され、ビット線B
Lの一端は、センスアンプSAに接続されている。
路のそれぞれの一部を示す半導体基板の要部断面図、図
4は、メモリアレイの一部を示す半導体基板の概略平面
図である。なお、図4にはメモリセルを構成する導電層
(プレート電極を除く)のみを示し、導電層間の絶縁膜
やメモリセルの上部に形成される配線の図示は省略して
ある。
リコンからなる半導体基板1の主面に形成されたp型ウ
エル2に形成されている。メモリセルが形成された領域
(メモリアレイ)のp型ウエル2は、半導体基板1の他
の領域に形成された入出力回路などからノイズが侵入す
るのを防ぐために、その下部に形成されたn型半導体領
域3によって半導体基板1と電気的に分離されている。
ETQsの上部に情報蓄積用容量素子Cを配置したスタ
ックド構造で構成されている。メモリセル選択用MIS
FETQsはnチャネル型で構成され、図4に示すよう
に、X方向(列方向)に沿って真っ直ぐに延在する細長
い島状のパターンで構成された活性領域Lに形成されて
いる。活性領域Lのそれぞれには、ソース、ドレインの
一方(n型半導体領域9)を互いに共有するメモリセル
選択用MISFETQsがX方向に隣接して2個形成さ
れている。
エル2に形成された素子分離溝6で構成されている。素
子分離溝6の内部には酸化シリコン膜5が埋め込まれて
おり、その表面は活性領域Lの表面とほぼ同じ高さにな
るように平坦化されている。このような素子分離溝6に
よって構成された素子分離領域は、活性領域Lの端部に
バーズビーク(bird's beak) ができないので、LOCO
S(選択酸化)法で形成された同一寸法の素子分離領域
(フィールド酸化膜)に比べて実効的な面積が大きくな
る。
としてゲート酸化膜7、ゲート電極8Aおよびソース、
ドレインを構成する一対のn型半導体領域9、9によっ
て構成されている。メモリセル選択用MISFETQs
のゲート電極8Aはワード線WLと一体に構成されてお
り、同一の幅、同一のスペースでY方向に沿って直線的
に延在している。ゲート電極8A(ワード線WL)の幅
すなわちゲート長と、隣接する2本のゲート電極8A
(ワード線WL)のスペースとは、いずれもフォトリソ
グラフィの解像限界で決まる最小加工寸法と同程度であ
る。ゲート電極8A(ワード線WL)は、例えばP(リ
ン)などのn型不純物がドープされた低抵抗多結晶シリ
コン膜と、その上部に形成されたWN(タングステンナ
イトライド)膜などからなるバリアメタル層と、その上
部に形成されたW(タングステン)膜などの高融点金属
膜とで構成されたポリメタル構造を有している。ポリメ
タル構造のゲート電極8A(ワード線WL)は、多結晶
シリコン膜やポリサイド膜で構成されたゲート電極に比
べて電気抵抗が低いので、ワード線の信号遅延を低減す
ることができる。
SFETQnとpチャネル型MISFETQpとで構成
されている。nチャネル型MISFETQnはp型ウエ
ル2に形成され、主としてゲート酸化膜7、ゲート電極
8Bおよびソース、ドレインを構成する一対のn+ 型半
導体領域10、10によって構成されている。また、p
チャネル型MISFETQpはn型ウエル4に形成さ
れ、主としてゲート酸化膜7、ゲート電極8Cおよびソ
ース、ドレインを構成する一対のp+ 型半導体領域1
1、11によって構成されている。ゲート電極8B、8
Cは、ゲート電極8A(ワード線WL)と同じポリメタ
ル構造で構成されている。周辺回路を構成するnチャネ
ル型MISFETQnとpチャネル型MISFETQp
は、メモリセルよりも緩いデザインルールで製造されて
いる。
ト電極8A(ワード線WL)の上部には窒化シリコン膜
12が形成されており、この窒化シリコン膜12の上部
および側壁とゲート電極8A(ワード線WL)の側壁と
には窒化シリコン膜13が形成されている。また、周辺
回路のMISFETのゲート電極8B、8Cのそれぞれ
の上部には窒化シリコン膜12が形成されており、ゲー
ト電極8B、8Cのそれぞれの側壁には、窒化シリコン
膜13で構成されたサイドウォールスペーサ13sが形
成されている。
シリコン膜13は、後述するように、メモリセル選択用
MISFETQsのソース、ドレイン(n型半導体領域
9、9)の上部にセルフアライン(自己整合)でコンタ
クトホールを形成する際のエッチングストッパとして使
用される。また、周辺回路のサイドウォールスペーサ1
3sは、nチャネル型MISFETQnのソース、ドレ
インとpチャネル型MISFETQpのソース、ドレイ
ンをLDD(Lightly Doped Drain) 構造にするために使
用される。
ャネル型MISFETQnおよびpチャネル型MISF
ETQpのそれぞれの上部にはSOG膜16が形成され
ている。また、このSOG膜16のさらに上部には2層
の酸化シリコン膜17、18が形成されており、上層の
酸化シリコン膜18は、その表面が半導体基板1の全域
でほぼ同じ高さになるように平坦化されている。
ス、ドレインを構成する一対のn型半導体領域9、9の
上部には、酸化シリコン膜18、17およびSOG膜1
6を貫通するコンタクトホール19、20が形成されて
いる。これらのコンタクトホール19、20の内部に
は、n型不純物(例えばP(リン))をドープした低抵
抗の多結晶シリコン膜で構成されたプラグ21が埋め込
まれている。
底部のX方向の径は、対向する2本のゲート電極8A
(ワード線WL)の一方の側壁の窒化シリコン膜13と
他方の側壁の窒化シリコン膜13とのスペースによって
規定されている。すなわち、コンタクトホール19、2
0は、ゲート電極8A(ワード線WL)のスペースに対
してセルフアラインで形成されている。
ち、情報蓄積用容量素子Cを接続するためのコンタクト
ホール20のY方向の径は、活性領域LのY方向の寸法
よりも小さい。これに対して、ビット線BLを接続する
ためのコンタクトホール19(2個のメモリセル選択用
MISFETQsによって共有されたn型半導体領域9
上のコンタクトホール)のY方向の径は、活性領域Lの
Y方向の寸法よりも大きい。すなわち、コンタクトホー
ル19は、Y方向の径がX方向の(上端部の)径よりも
大きい略長方形の平面パターンで構成されており、その
一部は活性領域Lから外れて素子分離溝6上に延在して
いる。コンタクトホール19をこのようなパターンで構
成することにより、コンタクトホール19を介してビッ
ト線BLとn型半導体領域9とを電気的に接続する際
に、ビット線BLの幅を一部で太くして活性領域Lの上
部まで延在したり、活性領域Lの一部をビット線BL方
向に延在したりしなくともよいので、メモリセルサイズ
を縮小することが可能となる。
ン膜28が形成されている。コンタクトホール19の上
部の酸化シリコン膜28にはスルーホール22が形成さ
れており、その内部には下層から順にTi膜、TiN
膜、W膜を積層した導電膜からなるプラグ35が埋め込
まれている。また、このプラグ35とスルーホール22
の下部のコンタクトホール19に埋め込まれたプラグ2
1との界面には、プラグ35の一部を構成するTi膜と
プラグ21を構成する多結晶シリコン膜との反応によっ
て生じたTiSi2 (チタンシリサイド)層37が形成
されている。スルーホール22は、活性領域Lから外れ
た素子分離溝6の上方に配置されている。
Lが形成されている。ビット線BLは素子分離溝6の上
方に配置されており、同一の幅、同一のスペースでX方
向に沿って直線的に延在している。ビット線BLはW膜
で構成されており、酸化シリコン膜28に形成されたス
ルーホール22およびその下部の絶縁膜(酸化シリコン
膜28、18、17、SOG膜16およびゲート酸化膜
7)に形成されたコンタクトホール19を通じてメモリ
セル選択用MISFETQsのソース、ドレインの一方
(2個のメモリセル選択用MISFETQsによって共
有されたn型半導体領域9)と電気的に接続されてい
る。また、ビット線BLは、隣接するビット線BLとの
間に形成される寄生容量をできるだけ低減するために、
そのスペースを可能な限り広くしてある。
量を低減することにより、メモリセルサイズを縮小した
場合でも、情報蓄積用容量素子Cに蓄積された電荷(情
報)を読み出すときの信号電圧を大きくすることができ
る。また、ビット線BLのスペースを広くすることによ
り、後述するビット線BLのスペース領域に形成される
スルーホール(情報蓄積用容量素子Cとコンタクトホー
ル20とを接続するスルーホール)48の開孔マージン
を十分に確保できるようになるので、メモリセルサイズ
を縮小した場合でも、ビット線BLとスルーホール48
のショートを確実に防止することができる。
することにより、そのシート抵抗を2Ω/□程度にまで
低減できるので、情報の読み出し、書き込みを高速で行
うことができる。また、ビット線BLと後述する周辺回
路の配線23〜26とを同一の工程で同時に形成するこ
とができるので、DRAMの製造工程を簡略化すること
ができる。また、ビット線BLを耐熱性およびエレクト
ロマイグレーション耐性の高い金属(W)で構成するこ
とにより、ビット線BLの幅を微細化した場合でも、断
線を確実に防止することができる。
第1層目の配線23〜26が形成されている。これらの
配線23〜26はビット線BLと同じ導電材料(W)で
構成されており、後述するようにビット線BLを形成す
る工程で同時に形成される。配線23〜26は、酸化シ
リコン膜28、18、17およびSOG膜16に形成さ
れたコンタクトホール30〜34を通じて周辺回路のM
ISFET(nチャネル型MISFETQn、pチャネ
ル型MISFETQp)と電気的に接続されている。
とを接続するコンタクトホール30〜34の内部には、
下層から順にTi膜、TiN膜、W膜を積層した導電膜
からなるプラグ35が埋め込まれている。また、これら
のコンタクトホール30〜34のうち、周辺回路のMI
SFETのソース、ドレイン(n+ 型半導体領域10お
よびp+ 型半導体領域11)の上部に形成されたコンタ
クトホール(30〜33)の底部には、プラグ35の一
部を構成するTi膜と半導体基板1(Si)との反応に
よって生じたTiSi2 層37が形成されており、これ
によってプラグ35とソース、ドレイン(n+ 型半導体
領域10およびp+ 型半導体領域11)とのコンタクト
抵抗が低減されている。
のそれぞれの上部には酸化シリコン膜38が形成されて
おり、この酸化シリコン膜38のさらに上部にはSOG
膜39が形成されている。SOG膜39は、その表面が
半導体基板1の全域でほぼ同じ高さになるように平坦化
されている。
化シリコン膜44が形成されており、この窒化シリコン
44のさらに上部には情報蓄積用容量素子Cが形成され
ている。情報蓄積用容量素子Cは、下部電極(蓄積電
極)45と上部電極(プレート電極)47とそれらの間
に設けられたTa2 O5 (酸化タンタル)膜46とによ
って構成されている。下部電極45は、例えばP(リ
ン)がドープされた低抵抗多結晶シリコン膜からなり、
上部電極47は、例えばTiN膜からなる。
図4のX方向に沿って真っ直ぐに延在する細長いパター
ンで構成されている。下部電極45は、窒化シリコン膜
44、SOG膜39およびその下層の酸化シリコン膜3
8、28を貫通するスルーホール48内に埋め込まれた
プラグ49を通じてコンタクトホール20内のプラグ2
1と電気的に接続され、さらにこのプラグ21を介して
メモリセル選択用MISFETQsのソース、ドレイン
の他方(n型半導体領域9)と電気的に接続されてい
る。下部電極45とコンタクトホール20との間に形成
されたスルーホール48は、ビット線BLまたはその下
部のプラグ35とのショートを確実に防止するために、
最小加工寸法よりも微細な径(例えば0.14μm)で構
成されている。このスルーホール48内に埋め込まれた
プラグ49は、例えばP(リン)がドープされた低抵抗
多結晶シリコン膜で構成されている。
蓄積用容量素子Cの下部電極45とほぼ同じ高さの厚い
膜厚を有する酸化シリコン膜50が形成されている。周
辺回路の酸化シリコン膜50をこのような厚い膜厚で形
成することによって、情報蓄積用容量素子Cの上部に形
成される層間絶縁膜56の表面がメモリアレイと周辺回
路とでほぼ同じ高さになる。
膜56が形成され、さらにその上部には第2層目の配線
52、53が形成されている。層間絶縁膜56は、酸化
シリコン膜で構成されており、第2層目の配線52、5
3は、Al(アルミニウム)を主体とする導電膜で構成
されている。周辺回路に形成された第2層目の配線53
は、その下層の絶縁膜(層間絶縁膜56、酸化シリコン
膜50、SOG膜39、酸化シリコン膜38)に形成さ
れたスルーホール54を通じて第1層目の配線26と電
気的に接続されている。このスルーホール54の内部に
は、例えばTi膜、TiN膜およびW膜からなるプラグ
55が埋め込まれている。
の層間絶縁膜63が形成され、さらにその上部には第3
層目の配線57、58、59が形成されている。層間絶
縁膜63は、酸化シリコン系の絶縁膜(例えば酸化シリ
コン膜とSOG膜と酸化シリコン膜とからなる3層の絶
縁膜)で構成されており、第3層目の配線57、58、
59は、第2層目の配線52、53と同じく、Alを主
体とする導電膜で構成されている。
縁膜63、56に形成されたスルーホール60を通じて
情報蓄積用容量素子Cの上部電極47と電気的に接続さ
れており、周辺回路の第3層目の配線59は、その下層
の層間絶縁膜63に形成されたスルーホール61を通じ
て第2層目の配線53と電気的に接続されている。これ
らのスルーホール60、61の内部には、例えばTi
膜、TiN膜およびW膜からなるプラグ62が埋め込ま
れている。
製造方法の一例を図5〜図42を用いて工程順に説明す
る。
10Ωcm程度の単結晶シリコンからなる半導体基板1の
主面の素子分離領域に素子分離溝6を形成する。素子分
離溝6は、半導体基板1の表面をエッチングして深さ3
00〜400nm程度の溝を形成し、次いでこの溝の内部
を含む半導体基板1上にCVD法で酸化シリコン膜5を
堆積した後、この酸化シリコン膜5を化学的機械研磨(C
hemical Mechanical Polishing; CMP) 法でポリッシ
ュバックして形成する。
成する領域(メモリアレイ)の半導体基板1にn型不純
物、例えばP(リン)をイオン打ち込みしてn型半導体
領域3を形成した後、メモリアレイと周辺回路の一部
(nチャネル型MISFETQnを形成する領域)にp
型不純物、例えばB(ホウ素)をイオン打ち込みしてp
型ウエル2を形成し、周辺回路の他の一部(pチャネル
型MISFETQpを形成する領域)にn型不純物、例
えばP(リン)をイオン打ち込みしてn型ウエル4を形
成する。
整するための不純物、例えばBF2( フッ化ホウ素) )
をp型ウエル2およびn型ウエル4にイオン打ち込み
し、次いでp型ウエル2およびn型ウエル4のそれぞれ
の表面をHF(フッ酸)系の洗浄液で洗浄した後、半導
体基板1をウェット酸化してp型ウエル2およびn型ウ
エル4のそれぞれの表面に膜厚7nm程度の清浄なゲート
酸化膜7を形成する。
の上部にゲート電極8A(ワード線WL)およびゲート
電極8B、8Cを形成する。ゲート電極8A(ワード線
WL)およびゲート電極8B、8Cは、例えばP(リ
ン)などのn型不純物をドープした膜厚70nm程度の多
結晶シリコン膜を半導体基板1上にCVD法で堆積し、
次いでその上部に膜厚5nm程度のWN(タングステンナ
イトライド)膜と膜厚100nm程度のW膜とをスパッタ
リング法で堆積し、さらにその上部に膜厚200nm程度
の窒化シリコン膜12をCVD法で堆積した後、フォト
レジスト膜をマスクにしてこれらの膜をパターニングす
ることにより形成する。WN膜は、高温熱処理時にW膜
と多結晶シリコン膜とが反応して両者の界面に高抵抗の
シリサイド層が形成されるのを防止するバリア層として
機能する。バリア層には、WN膜高融点金属窒化膜、例
えばTiN(チタンナイトライド)膜を使用することも
できる。メモリセル選択用MISFETQsのゲート電
極8A(ワード線WL)は、例えば波長248nmのKr
Fエキシマレーザを光源に用いた露光技術と位相シフト
技術とを用いて形成する。
p型不純物、例えばB(ホウ素)をイオン打ち込みして
ゲート電極8Cの両側のn型ウエル4にp- 型半導体領
域15を形成する。また、p型ウエル2にn型不純物、
例えばP(リン)をイオン打ち込みしてゲート電極8A
の両側のp型ウエル2にn- 型半導体領域9aを形成
し、ゲート電極8Bの両側のp型ウエル2にn- 型半導
体領域14を形成する。ここまでの工程により、メモリ
セル選択用MISFETQsが略完成する。
にCVD法で膜厚50nm程度の窒化シリコン膜13を堆
積した後、メモリアレイの窒化シリコン膜13をフォト
レジスト膜で覆い、周辺回路の窒化シリコン膜13を異
方性エッチングすることにより、周辺回路のゲート電極
8B、8Cの側壁にサイドウォールスペーサ13sを形
成する。このエッチングは、素子分離溝6に埋め込まれ
た酸化シリコン膜5とゲート酸化膜7の削れ量を最少と
するために、窒化シリコン膜13を高い選択比でエッチ
ングするガスを使用して行う。また、ゲート電極8B、
8C上の窒化シリコン膜12の削れ量を最少とするため
に、オーバーエッチング量を必要最小限に留めるように
する。
型ウエル4にp型不純物、例えばB(ホウ素)をイオン
打ち込みしてpチャネル型MISFETQpのp+ 型半
導体領域11(ソース、ドレイン)を形成し、周辺回路
のp型ウエル2にn型不純物、例えばAs(ヒ素)をイ
オン打ち込みしてnチャネル型MISFETQnのn+
型半導体領域10(ソース、ドレイン)を形成する。こ
こまでの工程により、LDD構造を備えたpチャネル型
MISFETQpおよびnチャネル型MISFETQn
が略完成する。
上に膜厚300nm程度のS0G膜16をスピン塗布し、
水蒸気を含む400℃程度の酸素雰囲気中でベーク処理
を行った後、さらに800℃、1分程度の熱処理を行っ
てこのSOG膜16をデンシファイ(緻密化)する。S
OG膜16には、例えばポリシラザン系の無機SOGを
使用する。
フロー膜に比べてリフロー性が高く、微細なスペースの
ギャップフィル性に優れているので、フォトリソグラフ
ィの解像限界程度まで微細化されたゲート電極8A(ワ
ード線WL)のスペースに埋め込んでもボイドが生じる
ことがない。また、SOG膜16は、BPSG膜などで
必要とされる高温、長時間の熱処理を行わなくとも高い
リフロー性が得られるので、メモリセル選択用MISF
ETQsのソース、ドレインや周辺回路のMISFET
(nチャネル型MISFETQn、pチャネル型MIS
FETQp)のソース、ドレインに打ち込まれた不純物
の熱拡散を抑制して浅接合化を図ることができると共
に、熱処理時にゲート電極8A(ワード線WL)および
ゲート電極8B、8Cを構成するメタル(W膜)が酸化
するのを抑制できるので、メモリセル選択用MISFE
TQsおよび周辺回路のMISFETの高性能化を実現
することができる。
の上部に膜厚600nm程度の酸化シリコン膜17を堆積
し、次いでこの酸化シリコン膜17をCMP法で研磨し
てその表面を平坦化した後、その上部に膜厚100nm程
度の酸化シリコン膜18を堆積する。上層の酸化シリコ
ン膜18は、CMP法で研磨されたときに生じた下層の
酸化シリコン膜17の表面の微細な傷を補修するために
堆積する。
ト膜27をマスクにしたドライエッチングでメモリセル
選択用MISFETQsのn- 型半導体領域(ソース、
ドレイン)9aの上部の酸化シリコン膜18、17を除
去する。このエッチングは、酸化シリコン膜17の下層
の窒化シリコン膜13が除去されるのを防ぐために、酸
化シリコン膜17を高い選択比でエッチングするガスを
使用して行う。
レジスト膜27をマスクにしたドライエッチングでn-
型半導体領域(ソース、ドレイン)9aの上部の窒化シ
リコン膜13を除去し、次いでその下層の薄いゲート酸
化膜7を除去することにより、n- 型半導体領域(ソー
ス、ドレイン)9aの一方の上部にコンタクトホール1
9を形成し、他方の上部にコンタクトホール20を形成
する。
体基板1や素子分離溝6の削れ量を最小とするために、
窒化シリコン膜13を高い選択比でエッチングするガス
を使用して行う。また、このエッチングは、窒化シリコ
ン膜13を異方的にエッチングするような条件で行い、
ゲート電極8A(ワード線WL)の側壁に窒化シリコン
膜13を残すようにする。これにより、底部の径(X方
向の径)がフォトリソグラフィの解像限界以下の微細な
コンタクトホール19、20をゲート電極8A(ワード
線WL)のスペースに対して自己整合で形成することが
できる。
後、フッ酸系のエッチング液(例えばフッ酸+フッ化ア
ンモニウム混液)を使って、コンタクトホール19、2
0の底部に露出した半導体基板1の表面を洗浄し、ドラ
イエッチング残渣やフォトレジスト残渣などを除去す
る。このときコンタクトホール19、20の側壁に露出
したSOG膜16もエッチング液に曝されるが、800
℃程度の高温でデンシファイ(緻密化)したSOG膜1
6は、このデンシファイ処理を行わないSOG膜に比べ
てフッ酸系のエッチング液に対する耐性が高いので、こ
のウェットエッチング処理によってコンタクトホール1
9、20の側壁が大きくアンダーカットされることはな
い。これにより、次の工程でコンタクトホール19、2
0の内部に埋め込まれるプラグ21同士のショートを確
実に防止することができる。
形成した後、このコンタクトホール19、20を通じて
p型ウエル2にn型不純物(例えばリン)をイオン打ち
込みすることによって、メモリセル選択用MISFET
Qsのソース、ドレインよりも深い領域のp型ウエル2
にn型半導体層を形成してもよい。このn型半導体層
は、ソース、ドレインの端部に集中する電界を緩和する
効果があるので、ソース、ドレインの端部のリーク電流
を低減してメモリセルのリフレッシュ特性を向上させる
ことができる。
ール19、20の内部にプラグ21を形成する。プラグ
21は、酸化シリコン膜18の上部にn型不純物(例え
ばAs(ヒ素))をドープした膜厚300nm程度の多結
晶シリコン膜をCVD法で堆積した後、この多結晶シリ
コン膜をCMP法で研磨してコンタクトホール19、2
0の内部に残すことにより形成する。
200nm程度の酸化シリコン膜28をCVD法で堆積し
た後、窒素ガス雰囲気中で800℃、1分程度の熱処理
を行う。この熱処理によって、プラグ21を構成する多
結晶シリコン膜中のn型不純物がコンタクトホール1
9、20の底部からメモリセル選択用MISFETQs
のn- 型半導体領域9aに拡散し、低抵抗のn型半導体
領域(ソース、ドレイン)9が形成される。
ト膜をマスクにしたドライエッチングでコンタクトホー
ル19の上部の酸化シリコン膜28を除去することによ
って、スルーホール22を形成する。このスルーホール
22は、活性領域Lから外れた素子分離溝6の上方に配
置する。
ドライエッチングで周辺回路の酸化シリコン膜28、1
8、17、SOG膜16およびゲート酸化膜7を除去す
ることによって、nチャネル型MISFETQnのn+
型半導体領域10(ソース、ドレイン)の上部にコンタ
クトホール30、31を形成し、pチャネル型MISF
ETQpのp+ 型半導体領域11(ソース、ドレイン)
の上部にコンタクトホール32、33を形成する。また
このとき同時に、pチャネル型MISFETQpのゲー
ト電極8Cの上部にコンタクトホール34を形成し、n
チャネル型MISFETQnのゲート電極8Bの上部に
図示しないコンタクトホールを形成する。
るエッチングとコンタクトホール30〜34を形成する
エッチングとを別工程で行うことにより、周辺回路の深
いコンタクトホール30〜34を形成する際にメモリア
レイの浅いスルーホール22の底部に露出したプラグ2
1が深く削れる不具合を防ぐことができる。なお、スル
ーホール22の形成とコンタクトホール30〜34の形
成は、上記と逆の順序で行ってもよい。
ール30〜34とスルーホール22の内部を含む酸化シ
リコン膜28の上部に膜厚40nm程度のTi膜36を堆
積する。Ti膜36は、アスペクト比が大きいコンタク
トホール30〜34の底部でも10nm程度以上の膜厚を
確保できるよう、コリメーションスパッタなどの高指向
性スパッタリング法を用いて堆積する。
く、Ar(アルゴン)ガス雰囲気中で650℃、30秒
程度の熱処理を行い、さらに窒素ガス雰囲気中で750
℃、1分程度の熱処理を行う。この熱処理によって図1
8に示すように、コンタクトホール30〜33の底部の
Si基板とTi膜36とが反応し、nチャネル型MIS
FETQnのn+ 型半導体領域10(ソース、ドレイ
ン)の表面とpチャネル型MISFETQpのp+ 型半
導体領域11(ソース、ドレイン)の表面とに膜厚10
nm程度のTiSi2 層37が形成される。また、上記窒
素ガス雰囲気中での熱処理によって、コンタクトホール
30〜34の側壁に堆積した薄いTi膜36の表面が窒
化され、Siと反応し難い安定な膜となる。
のTi膜36の表面も窒化されるが、表面以外の部分は
窒化されずに未反応のまま残る。また、スルーホール2
2の底部のプラグ21の表面には、プラグ21を構成す
る多結晶シリコン膜とTi膜36との反応によってTi
Si2 層37が形成される。
Si2 層37を形成することにより、次の工程でコンタ
クトホール30〜33の内部に形成されるプラグ35
と、周辺回路のMISFETのソース、ドレイン(n+
型半導体領域10、p+ 型半導体領域11)とが接触す
る部分のコンタクト抵抗を1kΩ以下まで低減すること
ができるので、センスアンプSAやワードドライバWD
などの周辺回路の高速動作が可能となる。コンタクトホ
ール30〜33の底部のシリサイド層は、TiSi2 以
外の高融点金属シリサイド、例えばCoSi2 (コバル
トシリサイド)、TaSi2 (タンタルシリサイド)、
MoSi2 (モリブデンシリサイド)などで構成するこ
ともできる。
上部に膜厚30nm程度のTiN膜40をCVD法で堆積
する。CVD法は、スパッタリング法に比べてステップ
カバレージがよいので、アスペクト比が大きいコンタク
トホール30〜34の底部に平坦部と同程度の膜厚のT
iN膜40を堆積することができる。続いて、六フッ化
タングステン(WF6 )、水素およびモノシラン(Si
H4 )をソースガスに用いたCVD法でTiN膜40の
上部に膜厚300nm程度の厚いW膜41を堆積し、コン
タクトホール30〜34およびスルーホール22のそれ
ぞれの内部をW膜41で完全に埋め込む。
未反応のTi膜36をエッチング液で除去すると、pチ
ャネル型MISFETQpのゲート電極8Cの上部に形
成されたコンタクトホール34の内部や、nチャネル型
MISFETQnのゲート電極8Bの上部に形成された
図示しないコンタクトホールの内部にもエッチング液が
浸入し、ポリメタル構造で構成されたゲート電極8B、
8Cの表面(W膜)がエッチングされてしまう。これを
防止するために、本実施の形態では、コンタクトホール
30〜33の底部にTiSi2 層37を形成した後、酸
化シリコン膜28の上部やコンタクトホール30〜34
の内部に残った未反応のTi膜36を残したまま、その
上部にTiN膜40およびW膜41を堆積する。
いて酸化シリコン膜28の上部のW膜41、TiN膜4
0およびTi膜36を除去(ポリッシュバック)するこ
とにより、コンタクトホール30〜34およびスルーホ
ール22のそれぞれの内部に上記W膜41、TiN膜4
0およびTi膜36で構成されたプラグ35を形成す
る。このプラグ35は、酸化シリコン膜28の上部のW
膜41、TiN膜40およびTi膜36をドライエッチ
ングで除去(エッチバック)することによって形成して
もよい。なおこのとき、酸化シリコン膜28上のTi膜
36の除去が不十分であると、次の工程で酸化シリコン
膜28上に形成される配線(23〜26)の一部が後の
高温熱処理時に酸化シリコン膜28の表面から剥離する
ことがあるので注意を要する。
41を主体として構成されているために抵抗が低いと共
に耐熱性が高い。また、W膜41の下層に形成されたT
iN膜40は、W膜41をCVD法で堆積する際に六フ
ッ化タングステンとSiとが反応して欠陥( エンクロー
チメントやワームホール) が発生するのを防止するバリ
ア層として機能すると共に、後の高温熱処理工程でW膜
41とSi基板とが反応(シリサイド化反応)するのを
防止するバリア層として機能する。このバリア層には、
TiN以外の高融点金属窒化物(例えばWN膜)などを
使用することもできる。
N膜40を主体として構成してもよい。すなわち、コン
タクトホール30〜34およびスルーホール22のそれ
ぞれの内部に厚い膜厚のTiN膜40を埋め込んでプラ
グ35を形成してもよい。この場合は、W膜41を主体
として構成した場合に比べてプラグ35の抵抗が幾分高
くなるが、次の工程で酸化シリコン膜28の上部に堆積
するW膜42をドライエッチングしてビット線BLと周
辺回路の第1層目の配線23〜26とを形成する際にT
iN膜40がエッチングストッパとなるので、配線23
〜26とコンタクトホール30〜34の合わせずれマー
ジンが格段に向上し、配線23〜26のレイアウトの自
由度が大幅に向上する。
ような方法でビット線BLおよび周辺回路の第1層目の
配線23〜26を形成する。
膜28の表面をウェット洗浄して研磨残渣を十分に除去
した後、その上部に膜厚100nm程度のW膜42をスパ
ッタリング法で堆積する。次に、図22に示すように、
W膜42の上部に形成したフォトレジスト膜43をマス
クにしてW膜42をドライエッチングすることにより、
ビット線BLおよび周辺回路の第1層目の配線23〜2
6を形成する。なお、W膜42は光反射率が高いので、
露光時にフォトレジスト膜43がハレーションを引き起
こしてパターン(幅およびスペース)の寸法精度が低下
することがある。これを防止するためには、W膜42の
上部に反射防止膜を薄く堆積してからフォトレジスト膜
43を塗布すればよい。反射防止膜には有機系の材料ま
たは光反射率が低い金属材料(例えばTiN膜)を使用
する。
した各種金属膜との密着性について検討した結果を説明
する。
シリコン膜の表面に6種類の金属膜(試料1〜6)を堆
積し、800℃の窒素雰囲気中で5分間熱処理した後に
両者の界面の密着性を評価した結果をまとめたものであ
る。全ての試料においてW膜はスパッタリング法で堆積
し、膜厚は300nmとした。また、試料1〜5のTiN
膜はすべて反応性スパッタリング法で堆積し、膜厚は5
0nmとした。試料2、3および4のTiNx 膜は、反応
性スパッタリング法で組成比(x)を変えて堆積した。
具体的には、Ar(アルゴン)−窒素混合ガスの窒素分
圧を調節することによって組成比(x)を変えた。試料
1のTi膜はスパッタリング法で堆積し、膜厚は50nm
とした。
が発生したが、試料5、6は全く剥離が発生しなかっ
た。このことから、Ti膜、またはTiが過剰な状態で
含まれたTi化合物膜と酸化シリコン膜とが界面を接し
た状態で高温の熱処理を行うと、膜剥がれが発生するこ
とが判明した。そこで、酸化物を生成する際の熱化学的
生成エネルギーを見ると、WよりもSiのほうが酸化物
を形成し易く、さらにTiの方がSiよりも酸化物を形
成しやすいエネルギー変化となっている。従って、この
物質固有の性質が上記した膜剥がれの原因であると推定
される。また、界面にTiが存在する場合でも、Ti単
体としてではなく安定な窒素化合物(TiN)として存
在する場合には、Ti−N結合を壊すエネルギーが必要
となることから、これが試料5で膜剥がれが発生しなか
った原因と思われる。
8の上部のW膜41、TiN膜40およびTi膜36を
一旦除去してコンタクトホール30〜34の内部とスル
ーホール22の内部とにプラグ35を形成した後、酸化
シリコン膜28の上部に新たに堆積したW膜42をパタ
ーニングしてビット線BLおよび配線23〜26を形成
する。従って、この方法によれば、W膜41、TiN膜
40およびTi膜36をパターニングしてビット線BL
および配線23〜26を形成する場合に比べて製造工程
は増えるが、後にビット線BLの上部に情報蓄積用容量
素子Cを形成する際に行われる高温熱処理によってビッ
ト線BLや配線23〜26が膜剥がれを引き起こす不良
を確実に防止することができる。
ール30〜34の内部にプラグ35を形成した後、ビッ
ト線BLおよび配線23〜26を形成するためのW膜4
2を酸化シリコン膜28の上部に堆積する前記の製造方
法によれば、W膜42を堆積する際にスルーホール22
およびコンタクトホール30〜34の内部への膜の埋め
込みを考慮する必要がないので、W膜42を薄い膜厚で
堆積することができる。すなわち、この製造方法によれ
ば、ビット線BLの膜厚を薄くすることができるので、
隣接するビット線BLとの間に形成される寄生容量をさ
らに低減することができる。
P法で研磨して平坦化し、その上部に薄い膜厚のW膜4
2を堆積したことにより、W膜42をエッチングすると
きのオーバーエッチング量を少なくすることができるの
で、フォトレジスト膜43の幅よりも広い径を有するス
ルーホール22の内部のプラグ35が深く削れる不具合
を防止することができる。
VD法で堆積したW膜や、W膜とTiN膜との積層膜を
使って形成してもよい。また、酸化シリコン系の絶縁膜
との密着性が良好な他の高融点金属(例えばMo膜、T
a膜)やその窒化物の単層膜あるいはそれらの積層膜を
使って形成してもよい。
と第1層目の配線23〜26のそれぞれの上部に膜厚1
00nm程度の酸化シリコン膜38を堆積し、続いて酸化
シリコン膜38の上部に膜厚250nm程度のS0G膜3
9をスピン塗布した後、水蒸気を含む400℃程度の酸
素雰囲気中でベーク処理を行い、さらに800℃、1分
程度の熱処理を行ってデンシファイ(緻密化)すること
によって、SOG膜39の表面を平坦化する。
を平坦化し、その上部に薄い膜厚のW膜42を堆積して
ビット線BLと第1層目の配線23〜26とを形成した
ことにより、S0G膜39の下地段差を小さくすること
ができるので、ビット線BLおよび配線23〜26のそ
れぞれの上部を2層の絶縁膜(酸化シリコン膜38、S
OG膜39)だけで平坦化することができる。すなわ
ち、ゲート電極8A、8B、8Cの上部を平坦化したと
きのように、SOG膜(16)の上部にさらに酸化シリ
コン膜(17)を堆積してその表面をCMP法で研磨し
なくとも十分な平坦性を確保することができるため、製
造工程を短縮することができる。
〜26による段差が小さい場合には、S0G膜39を使
用せずに酸化シリコン膜38を厚く堆積するだけで平坦
化を図ることもできる。他方、ビット線BLと配線23
〜26の密度差が大きく、S0G膜39だけでは十分な
平坦性が得られないような場合には、S0G膜39の表
面をCMP法で研磨し、さらにその上部にSOG膜39
の表面の微細な研磨傷を補修するための酸化シリコン膜
を堆積してもよい。また、S0G膜39をデンシファイ
する温度をあまり高くできないような場合には、その耐
湿性の低下を補うために、その上部にさらに酸化シリコ
ン膜を堆積してもよい。
の上部に膜厚200nm程度の多結晶シリコン膜70をC
VD法で堆積した後、フォトレジスト膜をマスクにして
この多結晶シリコン膜70をドライエッチングすること
により、コンタクトホール20の上方にスルーホール7
1を形成する。このスルーホール71は、その直径が最
小加工寸法と同程度となるように形成する。
71の側壁に多結晶シリコン膜で構成されたサイドウォ
ールスペーサ72を形成する。サイドウォールスペーサ
72は、スルーホール71の内部を含む多結晶シリコン
膜70の上部に膜厚60nm程度の薄い第2の多結晶シリ
コン膜(図示せず)をCVD法で堆積した後、この多結
晶シリコン膜をエッチバックしてスルーホール71の側
壁に残すことにより形成する。このサイドウォールスペ
ーサ72を形成することにより、スルーホール71の内
径は、最小加工寸法よりも微細になる。
ン膜70とサイドウォールスペーサ72とをマスクにし
てスルーホール71の底部の絶縁膜(SOG膜39、酸
化シリコン膜38、28)をドライエッチングすること
により、ビット線BLとこれに隣接するビット線BLと
のスペース領域を通ってコンタクトホール20に達する
スルーホール48を形成する。
微細な内径を有するスルーホール71の側壁のサイドウ
ォールスペーサ72をマスクにして形成されるので、そ
の内径は最小加工寸法よりも微細になる。これにより、
ビット線BLのスペース領域とスルーホール48との合
わせマージンを十分に確保することができるので、次の
工程でスルーホール48の内部に埋め込まれるプラグ4
9がビット線BLまたはその下部のプラグ35とショー
トするのを確実に防止することができる。
48の内部を含む多結晶シリコン膜70の上部にn型不
純物(例えばP(リン))をドープした膜厚200nm程
度の多結晶シリコン膜(図示せず)をCVD法で堆積し
た後、この多結晶シリコン膜を多結晶シリコン膜70お
よびサイドウォールスペーサ72と共にエッチバックす
ることにより、スルーホール48の内部に多結晶シリコ
ン膜で構成されたプラグ49を形成する。
の上部に膜厚200nm程度の窒化シリコン膜44をCV
D法で堆積した後、フォトレジスト膜をマスクにしたド
ライエッチングで周辺回路の窒化シリコン膜44を除去
する。メモリアレイに残った窒化シリコン膜44は、後
述する情報蓄積用容量素子Cの下部電極45を形成する
工程で酸化シリコン膜をエッチングする際のエッチング
ストッパとして使用される。
膜44の上部にCVD法で酸化シリコン膜50を堆積し
た後、フォトレジスト膜をマスクにして酸化シリコン膜
50およびその下部の窒化シリコン膜44をドライエッ
チングすることにより、スルーホール48の上部に凹溝
73を形成する。情報蓄積用容量素子Cの下部電極45
は、この凹溝73の内壁に沿って形成されるので、下部
電極45の表面積を大きくして蓄積電荷量を増やすため
には、酸化シリコン膜50を厚い膜厚(例えば1.3μm
程度)で堆積する必要がある。
部を含む酸化シリコン膜50の上部にn型不純物(例え
ばP(リン))をドープした膜厚60nm程度の多結晶シ
リコン膜45AをCVD法で堆積する。この多結晶シリ
コン膜45Aは、情報蓄積用容量素子Cの下部電極材料
として使用される。
部を含む多結晶シリコン膜45Aの上部に膜厚300nm
程度のSOG膜74をスピン塗布し、次いで400℃程
度の熱処理を行ってSOG膜74をベークした後、凹溝
73の外部のSOG膜74をエッチバックして除去す
る。
結晶シリコン膜45Aの上部をフォトレジスト膜75で
覆い、メモリアレイの酸化シリコン膜50の上部の多結
晶シリコン膜45Aをエッチバック(異方性エッチン
グ)して除去することにより、凹溝73の内壁に沿って
下部電極45が形成される。下部電極45は、多結晶シ
リコン膜45A以外の導電膜で構成することもできる。
下部電極用の導電膜は、次の工程で行われる容量絶縁膜
の高温熱処理によって劣化しない程度の耐熱性および耐
酸化性を備えた導電材料、例えばW、Ru(ルテニウ
ム)などの高融点金属や、RuO(酸化ルテニウム)、
IrO(酸化イリジウム)などの導電性金属酸化物で構
成することが望ましい。
溝73との隙間に残った酸化シリコン膜50、および凹
溝73の内部のSOG膜74をフッ酸系のエッチング液
で同時に除去した後、フォトレジスト膜75を除去す
る。続いて、メモリアレイを覆うフォトレジスト膜をマ
スクにしたドライエッチングで周辺回路の多結晶シリコ
ン膜45Aを除去することによって、筒型の下部電極4
5が完成する。凹溝の隙間の酸化シリコン膜50の底部
には窒化シリコン膜44が形成されているので、酸化シ
リコン膜50をウェットエッチングするときに下層のS
OG膜39がエッチングされることはない。またこのと
き、周辺回路の表面は多結晶シリコン膜45Aで覆われ
ているので、その下層の厚い酸化シリコン膜50がエッ
チングされることはない。
を残すことにより、後の工程で情報蓄積用容量素子Cの
上層に形成される層間絶縁膜56、63の表面がメモリ
アレイと周辺回路とでほぼ同じ高さになるので、層間絶
縁膜56の上部に配置される第2層目の配線52、5
3、層間絶縁膜63の上部に配置される第3層目の配線
57〜58、および第2層目と第3層目の配線間を接続
するスルーホール60、61の形成が容易になる。
分程度の熱処理を行って下部電極45の表面に薄い窒化
膜(図示せず)を形成した後、図34に示すように、下
部電極45の上部に膜厚14nm程度の薄いTa2 O5 (
酸化タンタル) 膜46を堆積する。下部電極45の表面
の窒化膜は、下部電極45を構成する多結晶シリコン膜
(45A)が次に行う熱処理によって酸化されるのを防
ぐために形成する。また、Ta2 O5 膜46は、例えば
ペンタエトキシタンタル(Ta(OC2 H5 )5 )をソ
ースガスに用いたCVD法で堆積する。CVD法で堆積
したTa2 O5膜46はステップカバレージがよいの
で、立体的な筒型形状を有する下部電極45の表面全体
にほぼ均一な膜厚で堆積される。
2 O5 膜46を3分程度熱処理する。この高温熱処理を
行うことによって、膜中の結晶欠陥が修復され、良質な
Ta2 O5 膜46が得られる。これにより、情報蓄積用
容量素子Cのリーク電流を低減することができるので、
リフレッシュ特性の向上したDRAMを製造することが
できる。
5を立体的な筒型形状にしてその表面積を大きくし、か
つ容量絶縁膜を誘電率が20〜25程度のTa2 O5 膜
46で構成することにより、メモリセルを微細化しても
情報の保持に十分な蓄積電荷量を確保することが可能と
なる。
形成される下層のビット線BLおよび第1層目の配線2
3〜26を、酸化シリコン系の絶縁膜との密着性が良好
なW膜で構成したことにより、Ta2 O5 膜46の高温
熱処理に起因してビット線BLや配線23〜26が膜剥
がれを引き起こす不良を確実に防止することができる。
したことにより、最小加工寸法以下の微細な幅で形成さ
れたビット線BLがTa2 O5 膜46の高温熱処理に起
因して劣化したり断線したりする不良を確実に防止する
ことができる。さらに、周辺回路のMISFETと第1
層目の配線23〜26とを接続するコンタクトホール3
0〜35の内部のプラグ35を耐熱性の高い導電材料
(W膜/TiN膜/Ti膜)で構成したことにより、T
a2 O5 膜46の高温熱処理に起因してソース、ドレイ
ンのリーク電流が増大したり、コンタクト抵抗が増大し
たりする不具合を防止することができる。
えばBST、STO、BaTiO3(チタン酸バリウ
ム)、PbTiO3 (チタン酸鉛)、PZT(PbZr
X Ti1-X O3 )、PLT(PbLaX Ti
1-X O3 )、PLZTなどの金属酸化物からなる高
(強)誘電体膜で構成することもできる。これらの高
(強)誘電体膜は、それらに共通の性質として、結晶欠
陥の少ない高品質の膜を得るために成膜後に少なくとも
750℃程度以上の高温熱処理を行う必要があるので、
これらの高(強)誘電体膜を使用した場合でも前記と同
様の効果を得ることができる。
46の上部にCVD法とスパッタリング法とを併用して
TiN膜を堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでTiN膜およびTa2 O5 膜46
をパターニングすることにより、TiN膜からなる上部
電極47と、Ta2 O5 膜46からなる容量絶縁膜と、
多結晶シリコン膜(45A)からなる下部電極45とで
構成された情報蓄積用容量素子Cが完成する。また、こ
こまでの工程により、メモリセル選択用MISFETQ
sとこれに直列に接続された情報蓄積用容量素子Cとで
構成されたメモリセルが完成する。情報蓄積用容量素子
Cの上部電極47は、TiN膜以外の導電膜、例えばW
膜などで構成することもできる。
量素子Cの上部に層間絶縁膜56を形成した後、フォト
レジスト膜をマスクにして周辺回路の層間絶縁膜56、
酸化シリコン膜50、SOG膜39および酸化シリコン
膜39をエッチングすることにより、第1層目の配線2
6の上部にスルーホール54を形成する。層間絶縁膜5
6は、例えばCVD法で堆積した膜厚600nm程度の酸
化シリコン膜で構成する。
54の内部にプラグ55を形成した後、層間絶縁膜56
の上部に第2層目の配線52、53を形成する。プラグ
55は、例えば層間絶縁膜56の上部にスパッタリング
法でTi膜を堆積し、さらにその上部にCVD法でTi
N膜とW膜とを堆積した後、これらの膜をエッチバック
(ドライエッチング)してスルーホール54の内部のみ
に残すことにより形成する。第2層目の配線52、53
は、層間絶縁膜56の上部にスパッタリング法で膜厚5
0nm程度のTi膜、膜厚500nm程度のAl(アルミニ
ウム)膜、膜厚50nm程度のTi膜および膜厚50nm程
度のTiN膜を順次堆積した後、フォトレジスト膜をマ
スクにしたドライエッチングでこれらの膜をパターニン
グして形成する。
した後は、高温の熱処理を伴う工程がないため、層間絶
縁膜56の上部に形成される第2層目の配線52、53
の材料として、高融点金属やその窒化物に比べて耐熱性
は劣るが、電気抵抗が低いAlを主体とした導電材料を
使用することができる。また、高温の熱処理を伴う工程
がないことにより膜剥がれの問題も生じないので、酸化
シリコンで構成された層間絶縁膜56の上部に第2層目
の配線52、53を形成する際、層間絶縁膜56と界面
を接する部分のバリアメタルにTi膜を使用することが
できる。
線52、53の上部に第2の層間絶縁膜63を形成した
後、情報蓄積用容量素子Cの上部の層間絶縁膜63、5
6をエッチングしてスルーホール60を形成し、周辺回
路の第2層目の配線53の上部の層間絶縁膜63をエッ
チングしてスルーホール61を形成する。第2の層間絶
縁膜63は、例えばCVD法で堆積した膜厚300nm程
度の酸化シリコン膜とその上部にスピン塗布した膜厚4
00nm程度のSOG膜と、さらにその上部にCVD法で
堆積した膜厚300nm程度の酸化シリコン膜とで構成す
る。層間絶縁膜63の一部を構成するSOG膜のベーク
は、Alを主体とする第2層目の配線52、53と情報
蓄積用容量素子Cの容量絶縁膜とが劣化するのを防止す
るために、400℃程度の温度で行う。
プラグ62を形成し、続いて層間絶縁膜の上部に第3層
目の配線57、58、59を形成することにより、前記
図3に示すDRAMがほぼ完成する。プラグ62は、例
えば前記プラグ55と同一の導電材料(W膜/TiN膜
/Ti膜)で構成し、第3層目の配線57、58、59
は、例えば前記第2層目の配線52、53と同一の導電
材料(TiN膜/Ti膜/Al膜/Ti膜)で構成す
る。なお、第3層目の配線57、58、59の上部に
は、耐水性が高い緻密な絶縁膜(例えばプラズマCVD
法で堆積した酸化シリコン膜と窒化シリコン膜とからな
る2層の絶縁膜)を堆積するが、その図示は省略する。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
ラッシュメモリとを同一の半導体チップ上に混在させる
半導体集積回路装置などに適用することもできる。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
量絶縁膜を高誘電体材料で構成するキャパシタ・オーバ
ー・ビットライン構造のDRAMにおいて、情報蓄積用
容量素子よりも下層に配置されるビット線や周辺回路の
配線の、少なくとも下地の酸化シリコン膜と接する部分
をチタンやコバルト以外の高融点金属膜で構成すること
により、ビット線や周辺回路の配線と酸化シリコン膜と
の密着性が向上し、容量絶縁膜を形成する際に行われる
高温熱処理に起因してビット線や周辺回路の配線と酸化
シリコン膜との界面に剥離が生じる不良を確実に防止す
ることができるので、256Mbit およびそれ以降の世
代に対応した大容量DRAMの信頼性ならびに製造歩留
まりを向上させることができる。
た半導体チップの全体平面図である。
路図である。
アレイと周辺回路のそれぞれの一部を示す半導体基板の
要部断面図である。
アレイの一部を示す半導体基板の概略平面図である。
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
Claims (20)
- 【請求項1】 半導体基板の主面上に形成された酸化シ
リコン系の第1絶縁膜の上部に、少なくともその一部が
前記第1絶縁膜と接するように延在する配線が形成さ
れ、前記配線の上部に形成された第2絶縁膜の上部に、
少なくともその一部が高誘電体膜で構成された容量絶縁
膜を有する容量素子が形成された半導体集積回路装置で
あって、前記配線を構成する導電膜は、少なくとも前記
第1絶縁膜と界面を接する部分が、チタンを除いた高融
点金属、または高融点金属の窒化物からなることを特徴
とする半導体集積回路装置。 - 【請求項2】 半導体基板の主面上の第1領域に、ワー
ド線と一体に構成されたゲート電極を備えたメモリセル
選択用MISFETが形成され、前記メモリセル選択用
MISFETを覆う酸化シリコン系の第1絶縁膜の上部
に、前記メモリセル選択用MISFETのソース、ドレ
インの一方と電気的に接続され、かつ前記第1絶縁膜と
接するように延在するビット線が形成され、前記ビット
線の上部に形成された第2絶縁膜の上部に、前記メモリ
セル選択用MISFETのソース、ドレインの他方と電
気的に接続され、かつ少なくともその一部が高誘電体膜
で構成された容量絶縁膜を有する情報蓄積用容量素子が
形成されたDRAMを有する半導体集積回路装置であっ
て、前記ビット線を構成する導電膜は、少なくとも前記
第1絶縁膜と界面を接する部分が、チタンを除いた高融
点金属、または高融点金属の窒化物からなることを特徴
とする半導体集積回路装置。 - 【請求項3】 請求項2記載の半導体集積回路装置であ
って、前記高誘電体膜は、CVD法で堆積した酸化タン
タル膜であることを特徴とする半導体集積回路装置。 - 【請求項4】 請求項2記載の半導体集積回路装置であ
って、前記メモリセル選択用MISFETのゲート電極
を構成する導電膜は、少なくともその一部が金属膜で構
成されていることを特徴とする半導体集積回路装置。 - 【請求項5】 請求項2記載の半導体集積回路装置であ
って、前記半導体基板の主面上の第2領域に、前記DR
AMの周辺回路のMISFETが形成され、前記周辺回
路のMISFETを覆う前記酸化シリコン系の第1絶縁
膜の上部に、前記周辺回路のMISFETのゲート電
極、ソースまたはドレインのいずれかと電気的に接続さ
れ、かつ前記第1絶縁膜と接するように延在する第1層
目の配線が形成され、前記第1層目の配線を構成する導
電膜は、少なくとも前記第1絶縁膜と界面を接する部分
が、チタンを除いた高融点金属、または高融点金属の窒
化物からなることを特徴とする半導体集積回路装置。 - 【請求項6】 請求項5記載の半導体集積回路装置であ
って、前記第1絶縁膜に開孔され、前記第1層目の配線
と前記周辺回路のMISFETのソースまたはドレイン
とを電気的に接続するコンタクトホールの底部には、チ
タンシリサイド層が形成されていることを特徴とする半
導体集積回路装置。 - 【請求項7】 請求項5記載の半導体集積回路装置であ
って、前記ビット線および前記第1層目の配線のそれぞ
れを構成する前記導電膜は、タングステン膜であること
を特徴とする半導体集積回路装置。 - 【請求項8】 請求項5記載の半導体集積回路装置であ
って、前記第1層目の配線は、前記コンタクトホールの
内部に形成され、チタン膜とバリアメタル膜との積層
膜、またはチタン膜とバリアメタル膜とタングステン膜
との積層膜で構成されたプラグを介して前記周辺回路の
MISFETのソースまたはドレインと電気的に接続さ
れていることを特徴とする半導体集積回路装置。 - 【請求項9】 請求項5記載の半導体集積回路装置であ
って、前記周辺回路のMISFETのゲート電極は、少
なくとも前記第1層目の配線と接する部分が金属膜で構
成されていることを特徴とする半導体集積回路装置。 - 【請求項10】 請求項5記載の半導体集積回路装置で
あって、前記第1絶縁膜は、スピンオングラス膜または
CVD法で堆積した酸化シリコン膜であることを特徴と
する半導体集積回路装置。 - 【請求項11】 請求項5記載の半導体集積回路装置で
あって、前記ビット線の幅は、フォトリソグラフィの解
像限界で決まる最小寸法以下の寸法で構成されているこ
とを特徴とする半導体集積回路装置。 - 【請求項12】 請求項5記載の半導体集積回路装置で
あって、前記情報蓄積用容量素子の上部に形成された酸
化シリコン系の第3絶縁膜の上部に、前記第1層目の配
線と電気的に接続された第2層目の配線が形成され、前
記第2層目の配線を構成する導電膜は、少なくとも前記
第3絶縁膜と界面を接する部分がチタン膜であることを
特徴とする半導体集積回路装置。 - 【請求項13】 以下の工程を含むことを特徴とする半
導体集積回路装置の製造方法; (a)半導体基板の主面上に酸化シリコン系の第1絶縁
膜を形成した後、前記第1絶縁膜の上部に、少なくとも
前記第1絶縁膜と界面を接する部分が、チタンを除いた
高融点金属、またはチタンを含む高融点金属の窒化物か
らなる導電膜を堆積する工程、(b)前記導電膜をパタ
ーニングすることによって、少なくともその一部が前記
第1絶縁膜と接するように延在する配線を形成した後、
前記配線の上部に第2絶縁膜を形成する工程、(c)前
記第2絶縁膜の上部に高誘電体膜を堆積した後、前記高
誘電体膜の膜質を改善するための熱処理を行う工程、
(d)前記第2絶縁膜の上部に、少なくともその一部が
前記高誘電体膜で構成された容量絶縁膜を有する容量素
子を形成する工程。 - 【請求項14】 以下の工程を含むことを特徴とする半
導体集積回路装置の製造方法; (a)半導体基板の主面上の第1領域に、DRAMのメ
モリセルを構成するメモリセル選択用MISFETを形
成し、前記半導体基板の主面上の第2領域に、前記DR
AMの周辺回路を構成するMISFETを形成する工
程、(b)前記メモリセル選択用MISFETおよび前
記周辺回路のMISFETのそれぞれの上部に酸化シリ
コン系の第1絶縁膜を形成する工程、(c)前記メモリ
セル選択用MISFETのソース、ドレインの少なくと
も一方の上部の前記第1絶縁膜に第1コンタクトホール
を形成し、前記周辺回路のMISFETのソースおよび
ドレインのそれぞれの上部の前記第1絶縁膜に第2コン
タクトホールを形成し、前記周辺回路のMISFETの
ゲート電極の上部の前記第1絶縁膜に第3コンタクトホ
ールを形成する工程、(d)前記第2コンタクトホール
および前記第3コンタクトホールのそれぞれの内部を含
む前記第1絶縁膜の上部にチタン膜を堆積した後、前記
半導体基板を熱処理することによって、前記第2コンタ
クトホールの底部に露出した前記周辺回路のMISFE
Tのソースおよびドレインのそれぞれの表面にチタンシ
リサイド層を形成する工程、(e)前記第2コンタクト
ホールおよび前記第3コンタクトホールのそれぞれの内
部を含む前記チタン膜の上部に、バリアメタル膜、また
は前記バリアメタル膜とチタンを除いた高融点金属膜と
の積層膜を堆積した後、前記第1絶縁膜の上部の前記バ
リアメタル膜または前記積層膜を前記チタン膜と共に除
去することによって、前記第2コンタクトホールおよび
前記第3コンタクトホールのそれぞれの内部にプラグを
形成する工程、(f)前記第1絶縁膜の上部に、少なく
とも前記第1絶縁膜と界面を接する部分が、チタンを除
いた高融点金属、または高融点金属の窒化物からなる導
電膜を堆積する工程、(g)前記導電膜をパターニング
することによって、前記第1コンタクトホールを通じて
前記メモリセル選択用MISFETのソース、ドレイン
の一方と電気的に接続されるビット線を形成し、前記第
2コンタクトホールまたは前記第3コンタクトホールを
通じて前記周辺回路のMISFETと電気的に接続され
る周辺回路の第1層目の配線を形成する工程、(h)前
記ビット線および前記周辺回路の第1層目の配線のそれ
ぞれの上部に堆積した第2絶縁膜の上部に高誘電体膜を
堆積した後、前記高誘電体膜の膜質を改善するための熱
処理を行う工程、(i)前記第2絶縁膜の上部に、少な
くともその一部が前記高誘電体膜で構成された容量絶縁
膜を有し、前記メモリセル選択用MISFETのソー
ス、ドレインの他方と電気的に接続される情報蓄積用容
量素子を形成する工程。 - 【請求項15】 請求項14記載の半導体集積回路装置
の製造方法であって、前記メモリセル選択用MISFE
Tのゲート電極および前記周辺回路のMISFETのゲ
ート電極のそれぞれを構成する導電膜は、不純物がドー
プされた低抵抗多結晶シリコン膜とバリアメタル膜とタ
ングステン膜との積層膜であることを特徴とする半導体
集積回路装置の製造方法。 - 【請求項16】 請求項14記載の半導体集積回路装置
の製造方法であって、前記ビット線および前記周辺回路
の第1層目の配線は、タングステン膜であることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項17】 請求項14記載の半導体集積回路装置
の製造方法であって、前記高誘電体膜は、金属酸化物か
らなることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項18】 請求項17記載の半導体集積回路装置
の製造方法であって、前記金属酸化物は、酸化タンタル
であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項19】 請求項14記載の半導体集積回路装置
の製造方法であって、前記高誘電体膜の膜質を改善する
ための熱処理温度が750℃以上であることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項20】 以下の工程を含むことを特徴とする半
導体集積回路装置の製造方法; (a)半導体基板の主面上の第1領域に、DRAMのメ
モリセルを構成するメモリセル選択用MISFETを形
成し、前記半導体基板の主面上の第2領域に、前記DR
AMの周辺回路を構成するMISFETを形成する工
程、(b)前記メモリセル選択用MISFETおよび前
記周辺回路のMISFETのそれぞれの上部に酸化シリ
コン系の第1絶縁膜を形成する工程、(c)前記メモリ
セル選択用MISFETのソース、ドレインの少なくと
も一方の上部の前記第1絶縁膜に第1コンタクトホール
を形成し、前記周辺回路のMISFETのソースおよび
ドレインのそれぞれの上部の前記第1絶縁膜に第2コン
タクトホールを形成し、前記周辺回路のMISFETの
ゲート電極の上部の前記第1絶縁膜に第3コンタクトホ
ールを形成する工程、(d)前記第2コンタクトホール
および前記第3コンタクトホールのそれぞれの内部を含
む前記第1絶縁膜の上部にコバルト膜を堆積した後、前
記半導体基板を熱処理することによって、前記第2コン
タクトホールの底部に露出した前記周辺回路のMISF
ETのソースおよびドレインのそれぞれの表面にコバル
トシリサイド層を形成する工程、(e)前記第2コンタ
クトホールおよび前記第3コンタクトホールのそれぞれ
の内部を含む前記コバルト膜の上部に、バリアメタル
膜、または前記バリアメタル膜とコバルトを除いた高融
点金属膜との積層膜を堆積した後、前記第1絶縁膜の上
部の前記バリアメタル膜または前記積層膜を前記コバル
ト膜と共に除去することによって、前記第2コンタクト
ホールおよび前記第3コンタクトホールのそれぞれの内
部にプラグを形成する工程、(f)前記第1絶縁膜の上
部に、少なくとも前記第1絶縁膜と界面を接する部分
が、コバルトを除いた高融点金属、または高融点金属の
窒化物からなる導電膜を堆積する工程、(g)前記導電
膜をパターニングすることによって、前記第1コンタク
トホールを通じて前記メモリセル選択用MISFETの
ソース、ドレインの一方と電気的に接続されるビット線
を形成し、前記第2コンタクトホールまたは前記第3コ
ンタクトホールを通じて前記周辺回路のMISFETと
電気的に接続される周辺回路の第1層目の配線を形成す
る工程、(h)前記ビット線および前記周辺回路の第1
層目の配線のそれぞれの上部に堆積した第2絶縁膜の上
部に高誘電体膜を堆積した後、前記高誘電体膜の膜質を
改善するための熱処理を行う工程、(i)前記第2絶縁
膜の上部に、少なくともその一部が前記高誘電体膜で構
成された容量絶縁膜を有し、前記メモリセル選択用MI
SFETのソース、ドレインの他方と電気的に接続され
る情報蓄積用容量素子を形成する工程。
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