JP2012221965A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】、メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせる。
【解決手段】半導体記憶装置１は、半導体基板と、半導体基板の表面に配置された複数のセルトランジスタＴ１−１〜９及びＴ２−１〜９と、それぞれセルトランジスタＴ１−１〜９及びＴ２−１〜９に対応し、これらが配置された半導体基板の表面内の領域Ｃと平面的に見て重複する領域に設けられる複数のセルキャパシタＣ１−１〜９及びＣ２−１〜９とを備え、セルキャパシタＣ１−１〜９及びＣ２−１〜９は、平面的に見て互いに重複する領域に形成される。
【選択図】図４

Description

本発明は半導体記憶装置及びその製造方法に関し、特に、セルキャパシタを利用する半導体記憶装置及びその製造方法に関する。

ＤＲＡＭ(Dynamic Random Access Memory)では通常、１つのメモリセルを構成するセルトランジスタとセルキャパシタとが、垂直方向（半導体基板の法線方向）に積層される。このような積層構造を採用するのはメモリセルエリアの総面積を低減するためであるが、一方で、このような積層構造では、セルキャパシタ１個当たりに割り当て可能な面積（半導体基板の表面に平行な方向の面積。以下、「割当可能面積」という。）が、セルトランジスタ１個あたりの面積（以下、「セル面積」という。）以下に制限される。そのため、微細化技術の進展によりセル面積が年々縮小している現状では、割当可能面積が年々縮小しており、積層構造を採用するにあたっては、セルキャパシタの必要容量を確保するために様々な工夫が必要となっている。

そのような工夫のひとつに、上部電極と下部電極の対向方向を水平方向（基板表面と平行な方向）とする例が挙げられる。この例によるセルキャパシタ（以下、「縦型キャパシタ」という）は、高さが高いほど電極面積が大きくなるという性質を有する。したがって、セル面積が小さくても、縦型キャパシタの高さを高くすることで必要容量を確保することが可能になる。特許文献１〜３には、このような縦型キャパシタの例が開示されている。

特開２００６−２１６６４９号公報 特開２００９−０７６６３９号公報 特開平０９−２６６２９２号公報

しかしながら、縦型キャパシタには、高くなればなるほど加工マージンが小さくなり、歩留まりが悪くなってしまうという問題がある。そのため、縦型キャパシタは、ＤＲＡＭをＤＲＡＭとして動作させるために必要な最低限の容量を確保する観点からは有用である一方、容量に余裕を持たせることには不向きである。つまり、ＤＲＡＭでは、セルキャパシタの容量に余裕を持たせることがリフレッシュ特性を向上するために有効であるが、歩留まり確保の観点から、縦型キャパシタの容量にそのような余裕を持たせることは難しい。

また、キャパシタでは一般に、必要な特性を確保するために、上部電極と下部電極の対向方向と垂直な方向の各電極の膜厚を一定値以上とする必要がある。縦型キャパシタでは、このような各電極の膜厚は水平方向の膜厚となるが、水平方向の膜厚はセル面積によって制限されることから、セルトランジスタの微細化が一層進展すると、上記一定値以上の膜厚を確保することが難しくなり、そもそも縦型キャパシタを採用すること自体困難になると予想される。

本発明による半導体記憶装置は、半導体基板と、前記半導体基板の表面に配置された複数のセルトランジスタと、それぞれ前記複数のセルトランジスタに対応し、前記複数のセルトランジスタが配置された前記半導体基板の表面内の領域と平面的に見て重複する領域に設けられる複数のセルキャパシタとを備え、前記複数のセルキャパシタは、平面的に見て互いに重複する領域に形成されることを特徴とする。

本発明の他の一側面による半導体記憶装置は、複数のセルトランジスタと、互いに絶縁された複数の下部電極層と、容量絶縁膜を介して前記複数の下部電極層を覆う上部電極と、前記複数のセルトランジスタをそれぞれ互いに異なる前記下部電極層に接続する複数のコンタクトプラグとを備えることを特徴とする。

本発明による半導体記憶装置の製造方法は、平面内に並べて配置された複数のセルトランジスタを含むセルトランジスタ層を半導体基板上に形成する工程と、前記セルトランジスタ層の上面に、複数の絶縁層と、それぞれ前記セルトランジスタに対応する複数の下部電極とが交互に積層した積層構造体を形成する工程と、前記積層構造体に、前記セルトランジスタごとに、底面に該セルトランジスタが電気的に露出する複数の第１のスルーホールを形成する工程と、前記複数の第１のスルーホールそれぞれの内壁に、前記複数の下部電極のうち前記第１のスルーホールごとに異なるひとつを露出させる開口部を有するサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜の形成後、前記複数の第１のスルーホール内に導電材料を埋め込むことにより、前記セルトランジスタごとに、前記下部電極のうちのひとつと該セルトランジスタとを電気的に接続する複数のコンタクトプラグを形成する工程と、前記積層構造体に、第２のスルーホールを形成する工程と、前記第２のスルーホールを介してエッチャントを導入することにより、前記絶縁層を除去する工程と、前記第２のスルーホール内に露出した前記複数の導電層の表面に容量絶縁膜を形成する工程と、前記第２のスルーホール内部と前記複数の下部電極の間の領域とを埋める上部電極を形成する工程とを備えることを特徴とする。

本発明によれば、複数のセルキャパシタが平面的に見て互いに重複する領域に形成されることから、セルトランジスタとセルキャパシタの積層構造を採用する半導体記憶装置において、割当可能面積をセル面積より大きくすることが可能になる。したがって、メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせることが可能になる。

また、本発明によるセルキャパシタでは、上部電極と下部電極の対向方向が主に垂直方向となる。したがって、必要な特性を確保するために一定値以上としなければならない膜厚は、上部電極と下部電極の垂直方向の膜厚となる。この膜厚はセル面積によって制限されないので、セルトランジスタの微細化が一層進展しても、従来の縦型トランジスタに比べて容易に必要な特性を確保することが可能になる。

本発明の好ましい実施の形態による半導体記憶装置の略平面図である。 （ａ）及び（ｂ）はそれぞれ、図１に示したＡ−Ａ線、Ｂ−Ｂ線に対応する半導体記憶装置の略断面図である。 領域Ｃ内のセルトランジスタと、これらのセルトランジスタに対応するセルキャパシタの電気的な接続関係を示す回路図である。 各セルキャパシタの下部電極を模式的に示した立体構造図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。 （ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置の、図２（ａ）（ｂ）に対応する略断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施の形態による半導体記憶装置１の略平面図である。図１では、後述する各種の構成要素を透過的に表している。また、図２（ａ）及び図２（ｂ）はそれぞれ、図１に示したＡ−Ａ線、Ｂ−Ｂ線に対応する半導体記憶装置１の略断面図である。

半導体記憶装置１は、セルトランジスタとセルキャパシタとによってメモリセルが構成されるＤＲＡＭである。図１には、メモリセルエリアの一部分の略平面図を示している。同図に示すように、半導体記憶装置１は、図示したｙ方向（ワード線方向）に延伸する複数のワード線ＷＬと、図示したｘ方向（ビット線方向）に延伸する複数のビット線ＢＬとを備えている。各ワード線ＷＬは等間隔で配置されており、２本おきにダミーワード線ＤＷＬとされている。各ビット線ＢＬは、後述する容量コンタクトプラグ２１を避けるために蛇行しながら、全体としてｘ方向に延伸している。各ビット線ＢＬも等間隔で配置される。メモリセルは、ワード線ＷＬとビット線ＢＬの交点ごとに１個の割合で設けられる。

図２（ａ）（ｂ）に示すように、半導体記憶装置１は、シリコン基板（半導体基板）２を備えており、その表面には素子分離領域（Shallow Trench Isolation）３が設けられている。素子分離領域３はシリコン基板２の表面に埋設されたシリコン酸化膜によって構成されており、これにより、シリコン基板２の表面には、活性領域ＡＲがマトリクス状に区画されている。

各活性領域ＡＲは、隣接する２本のワード線ＷＬ１，ＷＬ２と平面的に見て重複する位置に区画される。活性領域ＡＲ内には、これら２本のワード線ＷＬ１，ＷＬ２をそれぞれゲート電極とする２つのセルトランジスタが配置される。以下では、ワード線ＷＬ１をゲート電極とするトランジスタを第１のセルトランジスタＴ１といい、ワード線ＷＬ２をゲート電極とするトランジスタを第２のセルトランジスタＴ２という。図１に示すように、シリコン基板２の表面には、複数の第１のセルトランジスタＴ１及び複数の第２のセルトランジスタＴ２がそれぞれｙ方向に列をなして配置され、第１のセルトランジスタＴ１の例と第２のセルトランジスタＴ２の列とがｘ方向に交互に並んで配置される。

各ワード線ＷＬ１，ＷＬ２は、図２（ａ）に示すように、シリコン基板２の表面より少し上の部分に配線される。ワード線ＷＬ１，ＷＬ２それぞれとシリコン基板２の表面との間には、ゲート絶縁膜８が配置される。ワード線ＷＬの構成材料としてはポリシリコン膜又はタングステンなどの金属材料が好適であり、ゲート絶縁膜８の構成材料としてはシリコン酸化膜が好適である。

各活性領域ＡＲ内のシリコン基板２の表面のうち、２本のワード線ＷＬ１，ＷＬ２の両側に当たる領域には不純物拡散層６が形成され、ワード線ＷＬ１とワード線ＷＬ２の間に当たる領域には不純物拡散層７が形成される。これら不純物拡散層６，７は、シリコン基板２の表面に、シリコン基板２中の不純物とは反対の導電型を有する不純物をイオン注入することによって形成される。ワード線ＷＬ１の両側に位置する不純物拡散層６，７は、第１のセルトランジスタＴ１のソース及びドレインの一方又は他方となり、ワード線ＷＬ２の両側に位置する不純物拡散層６，７は、第２のセルトランジスタＴ２のソース及びドレインの一方又は他方となる。

以上の構成により、例えばワード線ＷＬ１が活性化すると、ワード線ＷＬ１の両側に位置する不純物拡散層６，７の間に位置するシリコン基板２の表面にチャネルが生じ、第１のセルトランジスタＴ１がオンとなる。ワード線ＷＬ２についても同様である。こうして、ワード線ＷＬの活性化により、ビット線ＢＬとセルキャパシタとが接続される。

シリコン基板２の全面は、図２（ａ）（ｂ）に示すように、層間絶縁膜４，５によって覆われている。層間絶縁膜４，５は、具体的にはシリコン酸化膜によって構成することが好適である。層間絶縁膜４はワード線ＷＬの上面を覆う膜厚で形成される。層間絶縁膜５は層間絶縁膜４の上面に形成されており、ビット線ＢＬは層間絶縁膜５の内部に設けられる。

層間絶縁膜４，５には、不純物拡散層６を上層に引き出すための容量コンタクトプラグ２１と、不純物拡散層７を層間絶縁膜５内のビット線ＢＬと電気的に接続するためのビット線コンタクトプラグ２２とが設けられる。各コンタクトプラグは、層間絶縁膜４，５にスルーホールを設け、その内部にポリシリコン膜又はタングステンなどの金属材料などからなる導電材料を埋め込むことによって形成される。

層間絶縁膜５の上面には、ＤＲＡＭのセルキャパシタが形成される。セルキャパシタはセルトランジスタごとに設けられるが、半導体装置１では、各セルトランジスタの真上の領域ではなく、図１に示す領域Ｃと平面的に見て重複する領域内に広がって設けられる。以下、半導体記憶装置１におけるセルキャパシタの構成について、詳しく説明する。

初めに、電気的な接続関係について説明する。図３は、領域Ｃ内のセルトランジスタと、これらのセルトランジスタに対応するセルキャパシタの電気的な接続関係を示す回路図である。領域Ｃはシリコン基板２の表面に区画される領域であり、その内部を、図１に示すように、ダミーワード線ＤＷＬを挟んで隣接する２本のワード線ＷＬ１，ＷＬ２と、９本のビット線ＢＬ−１〜９とが通過している。

図３に示すように、ワード線ＷＬ１とビット線ＢＬ−ｎ（ｎ＝１〜９）の交点には、セルトランジスタＴ１−ｎが配置される。セルトランジスタＴ１−ｎの制御端子（ゲート）はワード線ＷＬ１に、一方の被制御端子（ソース又はドレインの一方）はビット線ＢＬ−ｎに接続される。また、セルトランジスタＴ１−ｎの他方の被制御端子（ソース又はドレインの他方）は、セルキャパシタＣ１−ｎを介して、接地電位が供給される電源配線に接続される。

同様に、ワード線ＷＬ２とビット線ＢＬ−ｎ（ｎ＝１〜９）の交点には、セルトランジスタＴ２−ｎが配置される。セルトランジスタＴ２−ｎの制御端子はワード線ＷＬ２に、一方の被制御端子はビット線ＢＬ−ｎに接続される。また、セルトランジスタＴ２−ｎの他方の被制御端子は、セルキャパシタＣ２−ｎを介して、接地電位が供給される電源配線に接続される。

このように、本実施の形態では、領域Ｃには９×２＝１８個のセルトランジスタが含まれる。以下では、これを前提として説明を進めるが、本発明において領域Ｃに含まれるべきセルトランジスタの数は１８個に限られるものではなく、複数のセルトランジスタが含まれればよい。

図４は、各セルキャパシタの下部電極１１を模式的に示した立体構造図である。同図に示すように、半導体記憶装置１では、１８個のセルキャパシタＣ１−１〜９，Ｃ２−１〜９それぞれの下部電極１１（下部電極層）が、図示したｚ方向（シリコン基板２の法線方向）に積層される。各下部電極１１の積層順は、下から順に、セルキャパシタＣ２−１，Ｃ１−１，Ｃ２−２，Ｃ１−２，Ｃ２−３，・・・，Ｃ２−９，Ｃ１−９の各下部電極となる。ただし、同図では、１８個の下部電極１１のうち下から５個分のみを示し、その他については記載を省略している。各下部電極１１の外周は、領域Ｃの外周と平面的に見て一致している。

また、半導体記憶装置１は、セルキャパシタごとにコンタクトプラグ１４を備えている。各コンタクトプラグ１４は、積層された１８個の下部電極１１を貫いてｘ方向に延設されている。

図４に示した各コンタクトプラグ１４及び各下部電極１１の網掛け部分は、これらが電気的に接続している部分を示している。この網掛け部分から理解されるように、各コンタクトプラグ１４は、１８個の下部電極１１のうち、対応するセルキャパシタの下部電極１１のみと電気的に接続する。例えば、セルキャパシタＣ１−１に対応するコンタクトプラグ１４は、セルキャパシタＣ１−１に対応する下部電極１１（下から２番目の下部電極１１）のみと電気的に接続し、他の下部電極１１とは接続しない。同様に、セルキャパシタＣ２−１に対応するコンタクトプラグ１４は、セルキャパシタＣ２−１に対応する下部電極１１（一番下の下部電極１１）のみと電気的に接続し、他の下部電極１１とは接続しない。

各コンタクトプラグ１４の下端は、対応するセルキャパシタに対応するセルトランジスタの他方の被制御端子と電気的に接続する。具体的には、セルキャパシタＣ１−ｎに対応するコンタクトプラグ１４は、セルトランジスタＴ１−ｎの他方の被制御端子と電気的に接続する。同様に、セルキャパシタＣ２−ｎに対応するコンタクトプラグ１４は、セルトランジスタＴ２−ｎの他方の被制御端子と電気的に接続する。

以上のように、各セルトランジスタの他方の被制御端子と各セルキャパシタの下部電極１１とは、下部電極１１を貫いて設けられるコンタクトプラグ１４により互いに接続される。

図２（ａ）（ｂ）に戻る。図２（ａ）（ｂ）に示すように、半導体記憶装置１では、層間絶縁膜５の上面に積層構造体１０が設けられる。積層構造体１０は、上述した各下部電極１１、各コンタクトプラグ１４の他、セルキャパシタの上部電極１２及び容量絶縁膜１３を備えて構成される。

上部電極１２は、メモリセルエリア内のすべての下部電極１１に共通に設けられる。具体的には、上部電極１２は、ｚ方向に延設される垂直部分１２ａと、それぞれシリコン基板２の表面と平行に延設される複数の水平部分１２ｂとを有している。各下部電極１１と各水平部分１２ｂとは、図２（ａ）に示すように、ｚ方向に交互に積層される。垂直部分１２ａは領域Ｃの間の領域に設置され、各水平部分１２ｂを互いに電気的に接続するとともに、領域Ｃ間で下部電極１１を分離する役割も果たしている。

容量絶縁膜１３は、上部電極１２と各下部電極１１の間と、各コンタクトプラグ１４の上端と上部電極１２の間とに設けられる。これにより、各下部電極１１が互いに絶縁されるとともに、上部電極１２と各下部電極１１が容量絶縁膜１３を挟んで対向し、これらの間にセルキャパシタが構成される。つまり、領域Ｃ内において、複数（ここでは１８個）のセルキャパシタが平面的に見て互いに重複する領域に形成される。本実施の形態によるセルキャパシタにおける上部電極１２と下部電極１１の対向方向は、図２（ａ）（ｂ）からも明らかなように、主として垂直方向となる。

各コンタクトプラグ１４の下端は、図２（ａ）（ｂ）に示すように、容量コンタクトプラグ２１の上端と接している。これにより、図４を参照して説明したように、各セルトランジスタの他方の被制御端子と各コンタクトプラグ１４との電気的な接続が実現される。

また、各コンタクトプラグ１４の側面には、開口部１５ａを有する絶縁膜１５が設けられる。絶縁膜１５は、各コンタクトプラグ１４と各下部電極１１及び上部電極１２との絶縁を実現する一方、開口部１５ａによって、各コンタクトプラグ１４と下部電極１１との電気的な接続も実現している。開口部１５ａは、コンタクトプラグ１４ごとに対応するセルキャパシタの下部電極１１の位置に設けられており、これにより、図４を参照して説明したような各コンタクトプラグ１４と下部電極１１の接続（各コンタクトプラグ１４は対応するセルキャパシタの下部電極１１のみと電気的に接続し、他の下部電極１１とは接続しない。）が実現されている。

以上説明したように、半導体記憶装置１では、複数のセルキャパシタが領域Ｃと平面的に見て重複する領域に、互いに重複して形成される。したがって、割当可能面積（セルキャパシタ１個当たりに割り当て可能なｘｙ平面内の面積）が領域Ｃのｘｙ平面内の面積と同程度に広がることになるので、セルトランジスタとセルキャパシタの積層構造を採用する半導体記憶装置において、割当可能面積をセル面積（セルトランジスタ１個当たりのｘｙ平面内の面積）より大きくすることが可能になっている。したがって、メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせることが可能になる。

また、半導体記憶装置１では、必要な特性を確保するために一定値以上としなければならない各電極の膜厚（対向方向の膜厚）は垂直方向の膜厚となり、これはセル面積によって制限されない。したがって、セルトランジスタの微細化が一層進展しても、従来の縦型トランジスタに比べて容易に必要な特性を確保することが可能になる。

次に、本実施の形態による半導体記憶装置１の製造方法について、図５〜図２０を参照しながら説明する。各図の（ａ）（ｂ）はそれぞれ、製造途中における半導体記憶装置１の、図２（ａ）（ｂ）に対応する略断面図である。

まず、図５に示すように、シリコン基板２を用意し、その表面に、上述したセルトランジスタＴ１，Ｔ２、容量コンタクトプラグ２１、ビット線コンタクトプラグ２２、ワード線ＷＬ、ビット線ＢＬなどを含むセルトランジスタ層を形成する。セルトランジスタ層の具体的な形成方法は、従来のＤＲＡＭの製造方法と同様でよい。なお、ここではセルトランジスタＴ１，Ｔ２としてプレーナ型のＭＯＳトランジスタを用いているが、シリコンピラーを利用する縦型のトランジスタを用いてもよいし、ＭＩＳ(Metal Insulator Semiconductor)トランジスタやバイポーラトランジスタなど他の種類のトランジスタとしてもよい。セルトランジスタＴ１，Ｔ２の導電型（Ｐチャンネル型ＭＯＳ、Ｎチャンネル型ＭＯＳなど）についても特に限定されない。

次に、図６に示すように、層間絶縁膜５の上面に、シリコン窒化膜からなる絶縁膜３０を形成する。そして、絶縁膜３０の上面にさらに、図６〜図１０に示すように、下部電極１１となる導電膜３１とシリコン酸化膜からなる絶縁膜３２（絶縁層）とを交互に積層し、図１０に示す積層構造体１０を形成する。各層の膜厚については、通常は、導電膜３１が１０ｎｍ程度、絶縁膜３２が２０ｎｍとすることが好ましいが、これらの値はセルキャパシタに要求される特性によって適宜調整される。ただし、最上層の絶縁膜３２は加工の際の保護膜となるので、図１０に示すように、他より厚め、具体的には５０ｎｍ程度とすることが好ましい。

導電膜３１及び絶縁膜３２を積層していく際、図６〜図９に示すように、セルトランジスタごとに、対応する下部電極１１となる導電膜３１の上面に接する絶縁膜３２のうち、平面的に見て該セルトランジスタと重複する領域に形成された部分にレーザーを照射する。こうしてレーザーを照射された領域にかかる絶縁膜３２は局所的に高密度化（デンシファイ）される。また、高密度化した絶縁膜３２の直下に位置する導電膜３１は、アモルファス状態から結晶状態に変化する。以下では、こうして変質した絶縁膜３２及び導電膜３１を、まとめて変質層４０と称する。

次に、セルトランジスタごとに、底面に該セルトランジスタが電気的に露出する複数の第１のスルーホール３３（図１３）を形成する。以下、第１のスルーホール３３の形成方法について、図１１〜図１３を参照しながら詳しく説明する。

初めに、図示しないマスクパターンを用いて、図１１に示すように、上面から変質層４０にあたる部分までをエッチングする。つまり、変質層４０をストッパとして用いるエッチングを行う。このようなエッチングは、高密度化された絶縁膜３２又は結晶状態の導電膜３１に対するエッチングレートが他の部分に比べて小さくなるようなエッチングを行うことで実現できる。これにより、図１１に示すように、第１のスルーホール３３の上側部分（後に形成する開口部１５ａより上側の部分）が形成される。

次に、シリコン基板２の全面にシリコン窒化膜を成膜し、エッチバックを行う。これにより、図１２に示すように、第１のスルーホール３３の内壁に、シリコン窒化膜からなるサイドウォール絶縁膜３４が形成される。そしてさらに、シリコン基板２の全面にシリコン酸化膜を成膜し、エッチバックを行う。これにより、図１２に示すように、サイドウォール絶縁膜３５の内側にさらに、シリコン酸化膜からなるサイドウォール絶縁膜３５が形成される。

次に、サイドウォール絶縁膜３４，３５をマスクとする異方性エッチングを行う。これにより、図１３に示すように、第１のスルーホール３３の残りの部分（下側部分）が形成される。こうして形成された第１のスルーホール３３の底面には、対応するセルトランジスタの容量コンタクトプラグ２１の上面が露出する。したがって、対応するセルトランジスタが電気的に露出することになる。

以上のようにして第１のスルーホール３３を形成することにより、各第１のスルーホール３３では、上側部分の直径が下側部分の直径より大きくなる。つまり、各第１のスルーホール３３の内壁には、変質層４０にあたる部分に段差が形成される。

さて、第１のスルーホール３３を形成したら次に、等方性のウエットエッチングを行う。これにより、図１４に示すように、サイドウォール絶縁膜３５と、第１のスルーホール３３の下側部分に露出している絶縁膜３２の一部とが除去される。この際のエッチング時間は、導電膜３１が、図１４に示すように絶縁膜３２の露出面から少し突出する程度に設定することが好ましい。また、この工程により、上述した段差の上面に導電膜３１が露出する。

次に、シリコン基板２の全面にシリコン窒化膜を成膜する。この成膜は、図１５に示すように、上記段差を含む第１のスルーホール３３の内壁全面がシリコン窒化膜３６によって覆われる程度まで行う。

次に、異方性のドライエッチングを行うことで、平坦部のシリコン窒化膜３６をエッチバックする。エッチバック後に残ったシリコン窒化膜３６は上述した絶縁膜１５となる。この工程により、図１６に示すように、段差部分では絶縁膜１５に開口部１５ａが形成され、導電膜３１が第１のスルーホール３３内に露出する。その他の内壁についてはシリコン窒化膜３６で覆われた状態が維持されるので、段差部分以外で導電膜３１が第１のスルーホール３３内に露出することはない。また、第１のスルーホール３３の底面には、容量コンタクトプラグ２１の上面が露出する。

次に、第１のスルーホール３３内に金属膜やポリシリコンなどの導電材料を埋め込む。これにより、図１７に示すように、セルトランジスタの他方の被制御端子と電気的に接続するコンタクトプラグ１４が形成される。形成されたコンタクトプラグ１４は、開口部１５ａにおいて、導電膜３１とも導通する。

次に、リソグラフィ技術を用いて、図１８に示すように、領域Ｃのパターンをレジスタ３７に転写する。そして、このレジスタ３７をマスクとして用いて、領域Ｃと平面的に見て重複する領域以外の領域の絶縁膜３２と導電膜３１とを順次エッチングすることにより、積層構造体１０を上面から絶縁膜３０まで貫く第２のスルーホール３８を形成する。こうして第２のスルーホール３８を設けたことにより、導電膜３１は領域Ｃごとの部分（互いに絶縁された部分）に分離される。分離された各部分は、それぞれが上述した下部電極１１となる。

次に、第２のスルーホール３８を介してエッチャントを導入し、シリコン酸化膜のウエットエッチングを行う。これにより、図１９に示すように、下部電極１１間の絶縁膜３２を除去する。

次に、下部電極１１の表面を含む露出面に５ｎｍ程度のシリコン酸化膜を成膜する。これにより、図２０に示すように、容量絶縁膜１３が形成される。容量絶縁膜１３を形成したら、次に金属膜やポリシリコンなどの導電材料を成膜して上面を研磨することにより、図２に示した上部電極１２を形成する。

以上の工程により、領域Ｃと平面的に見て重複する領域に広がった下部電極１１を有するセルキャパシタを備えるメモリセルが完成する。その後は、図示しない周辺回路用のトランジスタや配線を形成することで、製品としてのＤＲＡＭが完成する。

以上説明したように、本実施の形態による半導体記憶装置１の製造方法によれば、複数のセルキャパシタが平面的に見て互いに重複する領域に形成された半導体記憶装置１を製造することが可能になる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１ 半導体記憶装置
２ シリコン基板
３ 素子分離領域
４，５ 層間絶縁膜
６，７ 不純物拡散層
８ ゲート絶縁膜
１０ 積層構造体
１１ 下部電極
１２ 上部電極
１２ａ 上部電極の垂直部分
１２ｂ 上部電極の水平部分
１３ 容量絶縁膜
１４ コンタクトプラグ
１５ 絶縁膜
１５ａ 開口部
２１ 容量コンタクトプラグ
２２ ビット線コンタクトプラグ
３０，３２ 絶縁膜
３１ 導電膜
３３ 第１のスルーホール
３４，３５ サイドウォール絶縁膜
３６ シリコン窒化膜
３７ レジスタ
３８ 第２のスルーホール
４０ 変質層
ＡＲ 活性領域
ＢＬ ビット線
Ｃ１，Ｃ２ セルキャパシタ
ＤＷＬ ダミーワード線
Ｔ１，Ｔ２ セルトランジスタ
ＷＬ，ＷＬ１，ＷＬ２ ワード線

Claims (10)

1. 半導体基板と、
   前記半導体基板の表面に配置された複数のセルトランジスタと、
   それぞれ前記複数のセルトランジスタに対応し、前記複数のセルトランジスタが配置された前記半導体基板の表面内の領域と平面的に見て重複する領域に設けられる複数のセルキャパシタとを備え、
   前記複数のセルキャパシタは、平面的に見て互いに重複する領域に形成される
   ことを特徴とする半導体記憶装置。
2. 前記半導体基板の法線方向に積層される複数の下部電極と、
   前記複数のセルキャパシタに共通な上部電極と、
   前記複数の下部電極と前記上部電極の間に設けられる容量絶縁膜とを備え、
   前記複数のセルキャパシタはそれぞれ、前記複数の下部電極のうちのひとつと、前記上部電極と、該下部電極と該上部電極との間に設けられる前記容量絶縁膜とによって構成される
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記上部電極は、前記法線方向と平行に延設される垂直部分と、それぞれ前記半導体基板の表面と平行に延設される複数の水平部分とを有し、
   前記複数の下部電極と前記複数の水平部分とは、前記法線方向に交互に、前記容量絶縁膜を挟んで積層され、
   前記複数の水平部分は、前記垂直部分を介して、互いに電気的に接続する
   ことを特徴とする請求項２に記載の半導体記憶装置。
4. それぞれ前記複数の下部電極を貫いて前記法線方向に延設され、下端で前記複数のセルトランジスタのうちのひとつと電気的に接続する複数のコンタクトプラグと、
   前記複数のコンタクトプラグそれぞれと前記複数の下部電極との間に設けられる絶縁膜とをさらに備え、
   前記絶縁膜は、前記複数の下部電極の中から前記コンタクトプラグごとに選択される前記下部電極と、該コンタクトプラグとを電気的に接続するための開口部を有し、
   前記選択される下部電極は、対応する前記コンタクトプラグが下端で電気的に接続する前記セルトランジスタに対応する前記セルキャパシタを構成する前記下部電極である
   ことを特徴とする請求項２又は３に記載の半導体記憶装置。
5. 複数のセルトランジスタと、
   互いに絶縁された複数の下部電極層と、
   容量絶縁膜を介して前記複数の下部電極層を覆う上部電極と、
   前記複数のセルトランジスタをそれぞれ互いに異なる前記下部電極層に接続する複数のコンタクトプラグと
   を備えることを特徴とする半導体記憶装置。
6. それぞれ前記複数のセルトランジスタに対応する複数のセルキャパシタを備え、
   前記複数のセルキャパシタはそれぞれ、前記複数の下部電極層のうちのひとつと、前記上部電極と、該下部電極層と該上部電極との間に設けられる前記容量絶縁膜とによって構成される
   ことを特徴とする請求項５に記載の半導体記憶装置。
7. 平面内に並べて配置された複数のセルトランジスタを含むセルトランジスタ層を半導体基板上に形成する工程と、
   前記セルトランジスタ層の上面に、複数の絶縁層と、それぞれ前記セルトランジスタに対応する複数の下部電極とが交互に積層した積層構造体を形成する工程と、
   前記積層構造体に、前記セルトランジスタごとに、底面に該セルトランジスタが電気的に露出する複数の第１のスルーホールを形成する工程と、
   前記複数の第１のスルーホールそれぞれの内壁に、前記複数の下部電極のうち前記第１のスルーホールごとに異なるひとつを露出させる開口部を有するサイドウォール絶縁膜を形成する工程と、
   前記サイドウォール絶縁膜の形成後、前記複数の第１のスルーホール内に導電材料を埋め込むことにより、前記セルトランジスタごとに、前記下部電極のうちのひとつと該セルトランジスタとを電気的に接続する複数のコンタクトプラグを形成する工程と、
   前記積層構造体に、第２のスルーホールを形成する工程と、
   前記第２のスルーホールを介してエッチャントを導入することにより、前記絶縁層を除去する工程と、
   前記第２のスルーホール内に露出した前記複数の導電層の表面に容量絶縁膜を形成する工程と、
   前記第２のスルーホール内部と前記複数の下部電極の間の領域とを埋める上部電極を形成する工程と
   を備えることを特徴とする半導体記憶装置の製造方法。
8. 前記第１のスルーホールを形成する工程では、前記開口部により露出される前記下部電極より上に位置する上側部分の直径をそれ以外の下側部分の直径より大きくすることで、前記第１のスルーホールの内壁に段差を形成し、
   前記サイドウォール絶縁膜を形成する工程では、前記第１のスルーホールの内壁に絶縁膜を形成した後異方性エッチングを行って前記段差の上面を露出させることで、前記開口部を形成する
   ことを特徴とする請求項７に記載の半導体記憶装置の製造方法。
9. 前記積層構造体を形成する工程は、前記セルトランジスタごとに、対応する前記下部電極の上面に接する前記絶縁層のうち、平面的に見て該セルトランジスタと重複する領域に形成された部分にレーザーを照射する工程を含み、
   前記第１のスルーホールを形成する工程では、前記レーザーの照射により変質した前記絶縁層及び前記下部電極の少なくとも一方をストッパとするエッチングにより前記上側部分を形成し、該上側部分の内壁にサイドウォール絶縁膜を形成した後該上側部分の底面をさらにエッチングすることで、前記下側部分を形成する
   ことを特徴とする請求項８に記載の半導体記憶装置の製造方法。
10. 前記複数の下部電極はそれぞれ、前記第２のスルーホールにより互いに絶縁された複数の部分に分離される
    ことを特徴とする請求項７乃至９のいずれか一項に記載の半導体記憶装置の製造方法。

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