JP2014225566A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、微細化に好適なレイアウトを実現可能で、かつビット線用不純物拡散領域から最遠の位置にあるメモリセルに書き込まれた情報の読み出しを容易に行うことの可能な半導体装置を提供することを課題とする。【解決手段】Ｘ方向に直線で延在するビット線４３と、Ｘ方向に延在する第１及び第２の水平活性領域部８１，８２、及び第１及び第２の水平活性領域部８１，８２間に配置され、かつＸ方向に対して傾斜した傾斜活性領域部８３を有し、かつビット線用不純物拡散領域が中央に配置される活性領域１９−１と、第１の水平活性領域部８１に配置された第１のワード線８９と、第２の水平活性領域部８２に配置された第２のワード線９５と、ビット線用不純物拡散領域を挟んで隣接するよう傾斜活性領域部８３に配置された第３及び第４のワード線９８，１０３と、を有する。【選択図】図１

Description

本発明は、半導体装置に関する。
特許文献１には、半導体装置の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開示されている。
特許文献１に開示されたＤＲＡＭでは、素子分離領域に囲まれた１つの活性領域の中央にビット線コンタクトが配置され、ビット線コンタクトを挟む両側にワード線を介して各々キャパシタが配置される構成となっている。
すなわち、１つの単位活性領域内に、ビット線コンタクトを共有する二つのメモリセルが配置されている。さらに、Ｘ方向及びＹ方向に対して、上記単位活性領域が規則的に配列されることにより、ＤＲＡＭが構成されている。
このような構成では、２つのメモリセル毎に１つのビット線コンタクトが必要となるため、メモリセル領域全体の縮小化が困難である。
これに対して、特許文献２，３には、１つの活性領域に、１つのワード線と１つのキャパシタを有する単位セルを連続的に複数個配置し、活性領域の端部に共有される１つのビット線コンタクトを配置させたカスケード接続のＤＲＡＭが開示されている。
特開２０１２−９９７９３号公報 特開平４−３４６３号公報 特開平５−１５２５４４号公報
特許文献２，３に開示されたカスケード接続のＤＲＡＭでは、複数のセル（例えば、５つのセル）の配置に対応するビット線コンタクトが１個で済むため、ビット線コンタクトの数を減らすことによるメモリセル部全体の縮小化が可能となる。
しかしながら、特許文献２，３に開示されたカスケード接続のＤＲＡＭでは、一方向に延在する活性領域上にビット線コンタクト及び複数のセルを配置し、ビット線の下にキャパシタが配置されたＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ ｌｉｎｅ）構造とされている。
このため、単位セル自体が縮小化された場合、キャパシタの容量を確保することが困難となってしまう。また、ビット線コンタクトから遠い位置に配置されたセルに記憶されている情報の読み出しが困難となるため、安定してＤＲＡＭを動作させることが困難となってしまう。
さらに、活性領域を直線で配置し、最も微細加工が要求されるビット線を折り曲げて配置する必要があるために、微細化に不向きのレイアウトとなっている。
本発明の一観点によれば、半導体基板上において、第１の方向に直線で延在するビット線と、前記ビット線と電気的に接続されるビット線用不純物拡散領域が中央に配置される活性領域と、前記活性領域の上部を５分割するように、前記第１の方向に対して直交する第２の方向に延在する複数のワード線と、を含み、前記活性領域は、前記第１の方向に延在し、一方の端部を構成する第１の水平活性領域部と、前記第１の方向に延在し、他方の端部を構成する第２の水平活性領域部と、前記第１の方向に対して傾斜する方向に延在し、前記第１及び第２の水平活性領域部間に配置され、前記第１及び第２の水平活性領域部と接続される傾斜活性領域部と、を有し、前記ワード線は、前記第１及び第２の水平活性領域部に各々１本ずつ配置し、さらに、前記ビット線用不純物拡散領域を挟んで隣接するように、前記傾斜活性領域部に２本配置することを特徴とする半導体装置が提供される。
本発明の半導体装置によれば、最も微細加工が要求されるビット線を直線で延在させ、活性領域が２つの水平活性領域部（言い換えれば、第１及び第２の水平活性領域部）、及び２つの水平活性領域部の間に配置された傾斜活性領域部を有することで、折れ曲がるように活性領域を配置することが可能となるので、微細化に好適なレイアウトを実現することができる。
また、第１及び第２の水平活性領域部に各々１本ずつのワード線を配置し、さらに、ビット線用不純物拡散領域を挟んで隣接するように、傾斜活性領域部に２本のワード線を配置することにより、ビット線用不純物拡散領域とビット線用不純物拡散領域から最遠の位置に設けられたメモリセルとの距離を短縮することが可能となる。
これにより、ビット線用不純物拡散領域から最遠の位置に配置されたメモリセルに書き込まれた情報の読み出しを容易に行うことができる。
本発明の第１の実施の形態に係る半導体装置のメモリセル部の構成要素の一部を示す平面図である。 図１に示す半導体装置のメモリセル部のＡ−Ａ線方向の断面図である。 特許文献１に開示された半導体装置（ＤＲＡＭ）のメモリセル部の等価回路を示す図である。 本発明の第１の実施の形態に係る半導体装置のメモリセル部の等価回路を示す図である。 本発明の第２の実施の形態に係る半導体装置のメモリセル部の構成要素の一部を示す平面図である。 本発明の第３の実施の形態に係る半導体装置のメモリセル部の構成要素の一部を示す平面図である。 図６に示す半導体装置のメモリセル部のＨ−Ｈ線方向の断面図である。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、説明の便宜上、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率等が実際と同じであるとは限らない。
また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置のメモリセル部の構成要素の一部を示す平面図である。
図１では、メモリセル部１１を構成する構成要素のうち、第１の素子分離領域１４、第２の素子分離領域１７Ａ〜１７Ｃ、活性領域１９，１９−１，１９−２（単位活性領域）、第１ないし第４の溝２３〜２６、第１ないし第４のトランジスタ３１〜３４、ビット線コンタクトプラグ４１、ビット線４３、第１ないし第４の容量コンタクトプラグ６１〜６４、第１の水平活性領域部８１、第２の水平活性領域部８２、傾斜活性領域部８３、及び第１ないし第４のワード線８９，９５，９８，１０３以外のメモリセル部１１の構成要素の図示を省略する。
図１において、Ｘ方向（第１の方向）はビット線４３の延在方向、Ｙ方向（第２の方向）は第２の素子分離領域１７Ａ〜１７Ｃ、及び第１ないし第４のワード線８９，９５，９８，１０３の延在方向であり、Ｘ方向と直交する方向、Ｘ１方向は活性領域１９，１９−１，１９−２を構成する傾斜活性領域部８３の延在方向をそれぞれ示している。Ｘ方向とＸ１方向とが成す角度は、−θ１とされている。
また、図１に示すＲ１で区画された領域は、４つのメモリセルＭＣ１〜ＭＣ４と、１つのビット線用不純物拡散領域９６と、を含む基本セル領域（以下、「基本セル領域Ｒ１」という）を示している。
図２は、図１に示す半導体装置のメモリセル部のＡ−Ａ線方向の断面図である。図２において、図１に示す半導体装置１０のメモリセル部１１と同一構成部分には、同一符号を付す。また、図２では、第１ないし第４のトランジスタ３１〜３４のチャネルが形成される領域を実線の矢印で示す。
なお、図１及び図２では、第１の実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例に挙げて図示し、以下の説明を行う。
図１及び図２を参照するに、第１の実施の形態の半導体装置１０は、メモリセル領域に設けられたメモリセル部１１と、メモリセル部１１の周囲に位置する周辺回路領域（図示せず）に設けられた周辺回路部（図示せず）と、を有する。
周辺回路部（図示せず）は、メモリセル部１１に配置された複数のメモリセルＭＣ１，〜ＭＣ４の動作を制御するための回路（図示していない周辺回路用トランジスタも含む）を有する。
以下、主に、第１の実施の形態の半導体装置１０を構成するメモリセル部１１について説明する。
メモリセル部１１は、半導体基板１３と、第１の素子分離領域１４（他の素子分離領域）と、第２の素子分離領域１７Ａ〜１７Ｃ（素子分離領域）と、活性領域１９と、第１ないし第４の溝２３〜２６と、第１ないし第４のトランジスタ３１〜３４と、埋め込み絶縁膜３６と、ビットコン形成用層間絶縁膜３８と、ビット線コンタクトプラグ４１と、ビット線４３と、キャップ絶縁膜４５と、サイドウォール４６と、容コン形成用層間絶縁膜４８と、第１の容量コンタクト孔５１と、第２の容量コンタクト孔５２と、第３の容量コンタクト孔５３と、第４の容量コンタクト孔５４と、第１の容量コンタクトプラグ６１と、第２の容量コンタクトプラグ６２と、第３の容量コンタクトプラグ６３と、第４の容量コンタクトプラグ６４と、第１のキャパシタ７１と、第２のキャパシタ７２と、第３のキャパシタ７３と、第４のキャパシタ７４と、第１のメモリセルＭＣ１と、第２のメモリセルＭＣ２と、第３のメモリセルＭＣ３と、第４のメモリセルＭＣ４と、を有する。
半導体基板１３は、板状とされた基板である。半導体基板本体１３としては、例えば、ｐ型単結晶シリコン基板を用いることができる。
なお、以下の説明では、半導体基板１３の一例として、ｐ型単結晶シリコン基板を用いた場合を例に挙げて説明する。
第１の素子分離領域１４は、半導体基板１３の主面１３ａ側に埋め込まれている。第１の素子分離領域１４は、Ｘ方向に延在する部分と、Ｘ１方向に延在する部分と、が交互に繰り返し配置された構造とされている。これにより、第１の素子分離領域１４は、Ｘ１方向に蛇行しながら、Ｘ方向に延在している。第１の素子分離領域１４は、Ｙ方向に対して所定の間隔で複数配置されている。
複数の第１の素子分離領域１４は、Ｙ方向において、Ｙ方向に配置された活性領域１９間を区画している。
第１の素子分離領域１４のＹ方向の幅は、例えば、フォトリソグラフィー技術での解像限界である最小加工寸法Ｆ（以下、単に「最小加工寸法Ｆ」という）にすることができる。
第１の素子分離領域１４は、半導体基板１３の主面１３ａ側に形成され、かつＸ１方向に蛇行しながら、Ｘ方向に延在する第１の素子分離用溝１４−１と、第１の素子分離用溝１４−１を埋め込む第１の素子分離用絶縁膜１４−２（例えば、シリコン酸化膜（ＳｉＯ２膜）やシリコン窒化膜（ＳｉＮ膜））と、を有する。
第２の素子分離領域１７Ａ〜１７Ｃは、Ｙ方向に延在するように、半導体基板１３の主面１３ａ側に設けられている。第２の素子分離領域１７Ａ〜１７Ｃは、Ｘ方向に対して、第２の素子分離領域１７Ａ、第２の素子分離領域１７Ｂ、第２の素子分離領域１７Ｃの順で繰り返し配置されている。第２の素子分離領域１７Ａ〜１７Ｃは、Ｙ方向に配置された複数の第１の素子分離領域１４を分断している。
第２の素子分離領域１７Ａは、Ｙ方向に延在する第２の素子分離用溝１７−１と、第２の素子分離用溝１７−１を埋め込む第２の素子分離用絶縁膜１７−２（例えば、シリコン酸化膜（ＳｉＯ２膜）やシリコン窒化膜（ＳｉＮ膜））と、を有する。第２の素子分離領域１７Ｂ，１７Ｃは、第２の素子分離領域１７Ａと同様な構成とされている。
第２の素子分離領域１７Ｂは、Ｘ方向において、２つの活性領域１９（具体的には、後述する活性領域１９−１の第２の水平活性領域部８２と活性領域１９−２の第１の水平活性領域部８１）と接触している。
第２の素子分離領域１７Ａ〜１７ＣのＸ方向の幅は、例えば、最小加工寸法Ｆとすることができる。半導体基板１３の主面１３ａを基準とした際の第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの深さは、例えば、２５０ｎｍとすることができる。
活性領域１９は、隣り合う位置に配置された２つの第１の素子分離領域１４と第２の素子分離領域１７Ａ，１７Ｂとで区画された半導体基板１３、或いは、隣り合う位置に配置された２つの第１の素子分離領域１４と第２の素子分離領域１７Ｂ，１７Ｃとで区画された半導体基板１３で構成されている。
なお、第１の実施の形態では、説明の便宜上、隣り合う位置に配置された２つの第１の素子分離領域１４と第２の素子分離領域１７Ａ，１７Ｂとで区画された活性領域１９を活性領域１９−１（一方の活性領域）とし、Ｘ１方向において活性領域１９−１に隣接して配置され、かつ隣り合う位置に配置された２つの第１の素子分離領域１４と第２の素子分離領域１７Ｂ，１７Ｃとで区画された活性領域１９を活性領域１９−２（他方の活性領域）として、以下の説明を行う。
活性領域１９−１，１９−２は、Ｙ方向に対して、間隔が最小加工寸法Ｆで、かつ配設ピッチが２Ｆ（最小加工寸法Ｆの２倍）で規則的に整列して配置されている。
活性領域１９−１のＸ方向の端は、第２の素子分離領域１７Ａ，１７Ｂで区画されている。活性領域１９−２のＸ方向の端は、第２の素子分離領域１７Ｂ，１７Ｃで区画されている。
活性領域１９−１，１９−２は、Ｘ方向に延在する部分とＸ１方向に延在する部分とを有しており、折れ曲がった形状とされている。活性領域１９−１，１９−２は、全体としてＸ１方向に対して、規則的に整列して配置されている。
ここで、活性領域１９−１の構成について説明する。活性領域１９−１は、その上部がＹ方向に延在する第１ないし第４のワード線８９，９５，９８，１０３（複数のワード線）により５等分されており、第１の水平活性領域部８１と、第２の水平活性領域部８２と、傾斜活性領域部８３と、を有する。
第１の水平活性領域部８１は、Ｘ方向に延在しており、活性領域１９−１の一方の端部を構成している。第１の水平活性領域部８１は、第２の素子分離領域１７Ａと接触している。第１の水平活性領域部８１の形状は、平面視した状態において、Ｙ方向の幅が最小加工寸法Ｆとされた矩形とされている。
第２の水平活性領域部８２は、Ｘ方向に延在しており、活性領域１９−１の他方の端部を構成している。第２の水平活性領域部８２は、第２の素子分離領域１７Ｂと接触している。第２の水平活性領域部８２の形状は、平面視した状態において、Ｙ方向の幅が最小加工寸法Ｆとされた矩形とされている。
また、Ｘ方向における第１及び第２の水平活性領域部８１，８２の幅は、同じ長さとすることができる。具体的には、Ｘ方向における第１及び第２の水平活性領域部８１，８２の幅は、例えば、２Ｆ（最小加工寸法Ｆの２倍）とすることができる。
第１及び第２の水平活性領域部８１，８２は、活性領域１９−１の中央に配置されるビット線用不純物拡散領域９６の上方を通過するビット線４３（直線で延在するビット線）のＹ方向の両側に配置されている。
傾斜活性領域部８３は、Ｘ方向に対して傾斜するＸ１方向に延在し、第１及び第２の水平活性領域部８１，８２間に配置され、第１及び第２の水平活性領域部８１，８２と接続されている。傾斜活性領域部８３の両端は、第１及び第２の水平活性領域部８１，８２と一体とされている。傾斜活性領域部８３の形状は、平面視した状態において、平行四辺形とされている。
傾斜活性領域部８３のうち、第２及び第３の溝２４，２５の間に位置する部分は、ビット線４３と電気的に接続されるビット線用不純物拡散領域９６が配置される傾斜活性領域部８３の中央部（言い換えれば、活性領域１９−１の中央）となる。
上記構成とされた活性領域１９−１は、傾斜活性領域部８３の中央部の中央に位置する中心点Ｃ１に対して点対称となる形状とされている。
活性領域１９−２は、活性領域１９−１と同様に、第１の水平活性領域部８１と、第２の水平活性領域部８２と、傾斜活性領域部８３と、を有する。
活性領域１９−２の第１の水平活性領域部８１は、第２の素子分離領域１７Ｂを挟んで、活性領域１９−１の第２の水平活性領域部８２と対向するように配置されている。活性領域１９−２の第１の水平活性領域部８１は、第２の素子分離領域１７Ｂと接触している。
活性領域１９−１，１９−２は、第２の素子分離領域１７Ｂのうち、第１及び第２の水平活性領域部８１，８２で挟まれた部分の中心点Ｃ２に対して点対称となるように配置されている。
上記説明したように、活性領域１９−２は、Ｘ方向が第２の素子分離領域１７Ｂ，１７Ｃで区画されていること以外は、活性領域１９−１と同様な構成（具体的には、同じ形状、及び同じ材料で構成）されているので、以下の説明では、主に、活性領域１９−１について説明する。
第１ないし第４の溝２３〜２６は、Ｙ方向に延在する溝であり、活性領域１９−１の上部を５等分するように、活性領域１９−１に配置されている。
第１の溝２３は、第１の水平活性領域部８１に設けられている。第２及び第３の溝２４，２５は、傾斜活性領域部８３に設けられている。第２及び第３の溝２４，２５は、Ｘ方向における傾斜活性領域部８３の中央部（ビット線用不純物拡散領域９６が配置される部分）の両端を区画している。第４の溝２６は、第２の水平活性領域部８２に設けられている。
つまり、第１ないし第４の溝２３〜２６は、第２の素子分離領域１７Ａから第２の素子分離領域１７Ｂに向かう方向に対して、第１の溝２３、第２の溝２４、第３の溝２５、第４の溝２６の順に配置されている。
第１ないし第４の溝２３〜２６は、Ｙ方向に配置された複数の第１の素子分離領域１４を分断している。
半導体基板１３の主面１３ａを基準としたときの第１ないし第４の溝２３〜２６の深さは、第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの深さよりも浅くなるように構成されている。
第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの深さが２５０ｎｍの場合、第１ないし第４の溝２３〜２６の深さは、例えば、１５０ｎｍとすることができる。
第１ないし第４のトランジスタ３１〜３４は、選択トランジスタ（セルトランジスタ）であり、１つの活性領域１９−１に設けられている。
第１のトランジスタ３１は、ゲート絶縁膜８７と、第１のワード線８９と、第１の容量用不純物拡散領域９１と、第２の容量用不純物拡散領域９３と、を有する。
ゲート絶縁膜８７は、第１の溝２３の内面を覆うように配置されている。第１のゲート絶縁膜８７としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
第１のワード線８９は、ゲート絶縁膜８７を介して、第１の溝２３の下部を埋め込むように配置されている。第１のワード線８９は、第１のトランジスタ３１のゲート電極として機能する。つまり、第１のトランジスタ３１のゲート電極（第１のワード線８９）は、第１の水平活性領域部８１に内設された埋め込み型ゲート電極である。
第１のワード線８９は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第１のトラジスタ３１に対して共通のゲート電極として機能する。
第１のワード線８９を構成する導電膜としては、例えば、金属膜や多結晶シリコン膜等を用いることができる。第１のワード線８９を構成する金属膜としては、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層した積層膜を用いることができる。
第１の容量用不純物拡散領域９１は、第１の溝２３と隣接する第２の素子分離領域１７Ａの上部と第１の溝２３の上部との間に位置する活性領域１９−１（具体的には、第１の水平活性領域部８１）に配置されている。
第１の容量用不純物拡散領域９１の上面は、半導体基板１３の主面１３ａと一致している。半導体基板１３の主面１３ａを基準としたときの第１の容量用不純物拡散領域９１の深さは、例えば、５０ｎｍとすることができる。
第２の容量用不純物拡散領域９３は、第１の溝２３の上部と第２の溝２４の上部との間に位置する活性領域１９−１（具体的には、傾斜活性領域部８３）に配置されている。
第２の容量用不純物拡散領域９３の上面は、半導体基板１３の主面１３ａと一致している。半導体基板１３の主面１３ａを基準としたときの第２の容量用不純物拡散領域９３の深さは、例えば、５０ｎｍとすることができる。
半導体基板１３がｐ型単結晶シリコン基板の場合、第１及び第２の容量用不純物拡散領域９１，９３としては、該ｐ型単結晶シリコン基板にｎ型不純物をイオン注入することで形成されたｎ型不純物拡散領域を用いることができる。
第２のトランジスタ３２は、ゲート絶縁膜８７と、第２のワード線９５と、第２の容量用不純物拡散領域９３と、ビット線用不純物拡散領域９６と、を有する。
ゲート絶縁膜８７は、第２の溝２４の内面を覆うように配置されている。第２のワード線９５は、ゲート絶縁膜８７を介して、第２の溝２４の下部を埋め込むように配置されている。第２のワード線９５は、Ｙ方向に延在しており、第２のトランジスタ３２のゲート電極として機能する。
つまり、第２のトランジスタ３２のゲート電極（第２のワード線９５）は、傾斜活性領域部８３に内設された埋め込み型ゲート電極である。
第２のワード線９５は、Ｙ方向に配置された複数の第２のトラジスタ３２に対して共通のゲート電極として機能する。第２のワード線９５を構成する導電膜としては、例えば、第１のワード線８９を形成する際の母材として成膜する導電膜を用いることができる。
ビット線用不純物拡散領域９６は、第２の溝２４の上部と第３の溝２５の上部との間に位置する活性領域１９−１の中央（具体的には、傾斜活性領域部８３の中央部）に配置されている。
ビット線用不純物拡散領域９６の上面は、半導体基板１３の主面１３ａと一致している。半導体基板１３の主面１３ａを基準としたときのビット線用不純物拡散領域９６の深さは、例えば、５０ｎｍとすることができる。
半導体基板１３がｐ型単結晶シリコン基板の場合、ビット線用不純物拡散領域９６としては、ｐ型単結晶シリコン基板にｎ型不純物をイオン注入することで形成されたｎ型不純物拡散領域を用いることができる。
第３のトランジスタ３３は、ゲート絶縁膜８７と、第３のワード線９８と、ビット線用不純物拡散領域９６と、第３の容量用不純物拡散領域１０１と、を有する。
ゲート絶縁膜８７は、第３の溝２５の内面を覆うように配置されている。第３のワード線９８は、ゲート絶縁膜８７を介して、第３の溝２５の下部を埋め込むように配置されている。第３のワード線９８は、Ｙ方向に延在しており、第３のトランジスタ３３のゲート電極として機能する。
つまり、第３のトランジスタ３３のゲート電極（第３のワード線９８）は、第２の水平活性領域部８２に内設された埋め込み型ゲート電極である。
第３のワード線９８は、Ｙ方向に配置された複数の第３のトラジスタ３３に対して共通のゲート電極として機能する。第３のワード線９８を構成する導電膜としては、例えば、第１のワード線８９を形成する際の母材として成膜する導電膜を用いることができる。
第３の容量用不純物拡散領域１０１は、第３の溝２５の上部と第４の溝２６の上部との間に位置する活性領域１９−１（具体的には、第２の水平活性領域部８２）に配置されている。
第３の容量用不純物拡散領域１０１の上面は、半導体基板１３の主面１３ａと一致している。半導体基板１３の主面１３ａを基準としたときの第３の容量用不純物拡散領域１０１の深さは、例えば、５０ｎｍとすることができる。
半導体基板１３がｐ型単結晶シリコン基板の場合、第３の容量用不純物拡散領域１０１としては、ｐ型単結晶シリコン基板にｎ型不純物をイオン注入することで形成されたｎ型不純物拡散領域を用いることができる。
第４のトランジスタ３４は、ゲート絶縁膜８７と、第４のワード線１０３と、第３の容量用不純物拡散領域１０１と、第４の容量用不純物拡散領域１０５と、を有する。
ゲート絶縁膜８７は、第３の溝２５の内面を覆うように配置されている。第３のワード線９８は、ゲート絶縁膜８７を介して、第３の溝２５の下部を埋め込むように配置されている。
つまり、第４のトランジスタ３４のゲート電極（第４のワード線１０３）は、傾斜活性領域部８３のうち、ビット線用不純物拡散領域９６と第２の水平活性領域部８２との間に位置する部分に設けられている。
第４のワード線１０３は、Ｙ方向に延在しており、第４のトランジスタ３４のゲート電極として機能する。第４のワード線１０３は、Ｙ方向に配置された複数の第４のトラジスタ３４に対して共通のゲート電極として機能する。
第４のワード線１０３を構成する導電膜としては、例えば、第１のワード線８９を形成する際の母材として成膜する導電膜を用いることができる。
第４の容量用不純物拡散領域１０５は、第４の溝２６の上部と第２の素子分離領域１７Ｂの上部との間に位置する活性領域１９に配置されている。
第４の容量用不純物拡散領域１０５の上面は、半導体基板１３の主面１３ａと一致している。半導体基板１３の主面１３ａを基準としたときの第４の容量用不純物拡散領域１０５の深さは、例えば、５０ｎｍとすることができる。
半導体基板１３がｐ型単結晶シリコン基板の場合、第４の容量用不純物拡散領域１０５としては、ｐ型単結晶シリコン基板にｎ型不純物をイオン注入することで形成されたｎ型不純物拡散領域を用いることができる。
上記説明した第１ないし第４のトランジスタ３１〜３４では、第１ないし第４のワード線８９，９５，９８，１０３（ゲート電極）が半導体基板１３に埋め込まれた構造となっているため、活性領域１９−１のうち、第１ないし第４の溝２３〜２６の底面及び側面を構成する半導体基板１３に立体的なチャネル領域（図２に示す実線の矢印に対応する領域）が形成される。
このように、第１ないし第４のトランジスタ３１〜３４が形成するチャネル領域を立体的に形成することにより、周知のプレーナ型トランジスタと比較して、実効チャネル長を長くすることが可能となるため、短チャネル効果を抑制できる。
また、短チャネル効果を抑制可能となることにより、第１ないし第４のトランジスタ３１〜３４の微細化を進展させることができる。
上記説明したように、第１ないし第４のワード線８９，９５、９８，１０３は、第１ないし第４の溝２３〜２６内に配置されているため、活性領域１９−１の上部を５等分している。
また、第２及び第３のワード線９５，９８は、ビット線用不純物拡散領域９６を挟んで、隣接するように配置されている。
埋め込み絶縁膜３６は、ゲート絶縁膜８７を介して、第１ないし第４の溝２３〜２６を埋め込むように配置されている。これにより、埋め込み絶縁膜３６は、第１ないし第４のワード線８９，９５、９８，１０３の上面を覆っている。埋め込み絶縁膜３６の上面は、半導体基板１３の主面１３ａに対して面一とされている。
埋め込み絶縁膜３６としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
ビットコン形成用層間絶縁膜３８は、第１の素子分離領域１４の上面、埋め込み絶縁膜３６の上面、及び第２の素子分離領域１７Ａ〜１７Ｃの上面に設けられている。ビットコン形成用層間絶縁膜３８は、ビット線用不純物拡散領域９６の上面を露出するビットコン開口部１０７を有する。
ビット線コンタクトプラグ４１は、ビットコン開口部１０７を埋め込むように設けられている。これにより、ビット線コンタクトプラグ４１の下端は、ビット線用不純物拡散領域９６の上面と接触している。
ビット線コンタクトプラグ４１は、例えば、不純物がドープされたポリシリコン膜や金属膜等で構成することができる。該金属膜としては、例えば、チタンシリサイド膜（例えば、ＴｉＳｉ２膜）、窒化チタン膜（ＴｉＮ膜）、タングステン膜（Ｗ膜）等を用いることができる。
ビット線４３は、半導体基板１３上（具体的には、ビット線コンタクトプラグ４１上、及びビットコン形成用層間絶縁膜３８上）において、Ｘ方向に対して直線で延在すると共に、傾斜活性領域部８３の中心点Ｃ１の上方を通過するように配置されている。ビット線４３は、Ｙ方向に対して、所定の間隔で複数配置されている。
ビット線４３は、Ｘ方向に配置された複数のビット線コンタクトプラグ４１の上端と一体とされている。
これにより、ビット線４３は、Ｘ方向に配置された複数のビット線コンタクトプラグ４１と電気的に接続されると共に、ビット線コンタクトプラグ４１を介して、ビット線用不純物拡散領域９６と電気的に接続されている。
ビット線４３を構成する導電膜としては、例えば、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、窒化チタン膜等を用いることができる。
キャップ絶縁膜４５は、ビット線４３の上面を覆うように設けられている。キャップ絶縁膜４５は、ビット線４３の上面を保護すると共に、異方性ドライエッチングにより、ビット線４３の母材となる絶縁膜をパターニングする際のエッチングマスクとして機能する。
キャップ絶縁膜４５の母材となる膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
サイドウォール４６は、ビット線４３の側面、及びキャップ絶縁膜４５の側面を覆うように配置されている。サイドウォール４６の母材となる絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
容コン形成用層間絶縁膜４８は、サイドウォール４６を介して、ビット線４３間に配置された空間を埋め込むように、ビットコン形成用層間絶縁膜３８上に設けられている。容コン形成用層間絶縁膜４８の上面は、キャップ絶縁膜４５の上面に対して面一とされている。
容コン形成用層間絶縁膜４８としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ２膜））等を用いることができる。
第１の容量コンタクト孔５１は、第１の容量用不純物拡散領域９１の上面を露出するように、容コン形成用層間絶縁膜４８に設けられている。第２の容量コンタクト孔５２は、第２の容量用不純物拡散領域９３の上面を露出するように、容コン形成用層間絶縁膜４８に設けられている。
第３の容量コンタクト孔５３は、第３の容量用不純物拡散領域１０１の上面を露出するように、容コン形成用層間絶縁膜４８に設けられている。第４の容量コンタクト孔５４は、第４の容量用不純物拡散領域１０５の上面を露出するように、容コン形成用層間絶縁膜４８に設けられている。
第１の容量コンタクトプラグ６１は、第１の容量コンタクト孔５１を埋め込むように設けられている。第１の容量コンタクトプラグ６１の下端は、第１の容量用不純物拡散領域９１の上面と接触している。
第２の容量コンタクトプラグ６２は、第２の容量コンタクト孔５２を埋め込むように設けられている。第２の容量コンタクトプラグ６２の下端は、第２の容量用不純物拡散領域９３の上面と接触している。
第３の容量コンタクトプラグ６３は、第３の容量コンタクト孔５３を埋め込むように設けられている。第３の容量コンタクトプラグ６３の下端は、第３の容量用不純物拡散領域１０１の上面と接触している。
第４の容量コンタクトプラグ６４は、第４の容量コンタクト孔５４を埋め込むように設けられている。第４の容量コンタクトプラグ６４の下端は、第４の容量用不純物拡散領域１０５の上面と接触している。
上記第１ないし第４の容量コンタクトプラグ６１〜６４の上端面は、ビット線４３の上面よりも上方に配置されている。これにより、第１ないし第４の容量コンタクトプラグ６１〜６４の上端面に配置されるキャパシタ（第１ないし第４のキャパシタ７１〜７４のうちのいずれか１つのキャパシタ）がビット線４３よりも上方に配置されたＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ Ｌｉｎｅ）構造にすることが可能となる。
これにより、ビット線４３の下方にキャパシタを配置させた構造と比較して、第１ないし第４の容量コンタクトプラグ６１〜６４上に配置される上記キャパシタの容量を大きくすることが可能となる。
第１のキャパシタ７１は、下部電極１１１と、容量絶縁膜１１２と、上部電極１１３と、を有する。下部電極１１１は、クラウン形状（王冠形状）とされている。下部電極１１１は、容コン形成用層間絶縁膜４８上に配置されており、第１の容量コンタクトプラグ６１の上端と接続されている。
これにより、下部電極１１１は、第１の容量コンタクトプラグ６１を介して、第１の容量用不純物拡散領域９１と電気的に接続されている。
容量絶縁膜１１２は、下部電極１１１の表面を覆うように配置されている。容量絶縁膜１１２は、下部電極１１１の内部を埋め込まない厚さとされている。
上部電極１１３は、容量絶縁膜１１２の表面を覆うように配置されている。上部電極１１３は、容量絶縁膜１１２を介して、下部電極１１１内、及び下部電極１１１間に形成された空間を埋め込むことが可能な厚さとされている。上部電極１１３の上面は、平坦な面とされている。
第２ないし第４のキャパシタ７２〜７４は、下部電極１１１の配設位置が第１のキャパシタ７１の配設位置とは異なること以外は、第１のキャパシタ７１と同様に構成される。
第２のキャパシタ７２の下部電極１１１は、第２の容量コンタクトプラグ６２の上端に配置されている。これにより、第２のキャパシタ７２は、第２の容量コンタクトプラグ６２を介して、第２の容量用不純物拡散領域９３と電気的に接続されている。
第３のキャパシタ７３の下部電極１１１は、第３の容量コンタクトプラグ６３の上端に配置されている。これにより、第３のキャパシタ７３は、第３の容量コンタクトプラグ６３を介して、第３の容量用不純物拡散領域１０１と電気的に接続されている。
第４のキャパシタ７４の下部電極１１１は、第４の容量コンタクトプラグ６４の上端に配置されている。これにより、第４のキャパシタ７４は、第４の容量コンタクトプラグ６４を介して、第４の容量用不純物拡散領域１０５と電気的に接続されている。
第１のメモリセルＭＣ１は、１つの第１のトランジスタ３１と、１つの第１のキャパシタ７１と、を有した構成とされている。第２のメモリセルＭＣ２は、１つの第２のトランジスタ３２と、１つの第２のキャパシタ７２と、を有した構成とされている。
第３のメモリセルＭＣ３は、１つの第３のトランジスタ３３と、１つの第３のキャパシタ７３と、を有した構成とされている。第４のメモリセルＭＣ４は、１つの第４のトランジスタ３４と、１つの第４のキャパシタ７４と、を有した構成とされている。
すなわち、活性領域１９−１の中央に配置されるビット線用不純物拡散領域９６の一方の側（第２の素子分離領域１７Ａ側）に延在する傾斜活性領域部８３、及び第１の水平活性領域部８１には、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２との間にビット線用不純物拡散領域９６を介することなく、連続して第１及び第２のメモリセルＭＣ１，ＭＣ２が配置されている。
また、活性領域１９−１の中央に配置されるビット線用不純物拡散領域９６の他方の側（第２の素子分離領域１７Ｂ側）に延在する傾斜活性領域部８３、及び第２の水平活性領域部８２には、第３のメモリセルＭＣ３と第４のメモリセルＭＣ４との間にビット線用不純物拡散領域９６を介することなく、連続して第３及び第４のメモリセルＭＣ３，ＭＣ４が配置されている。
上記構成とされた半導体装置１０において、Ｘ方向における第２の素子分離領域１７Ａ〜１７Ｃの幅、Ｘ方向における第１ないし第４の容量用不純物拡散領域９１，９３，１０１，１０５の幅、Ｘ方向におけるビット線用不純物拡散領域９６の幅、Ｘ方向における第１ないし第４のワード線８９，９５，９８，１０３の幅、Ｙ方向における第１の素子分離領域１４の幅、及びＹ方向における活性領域１９−１の幅を最小加工寸法Ｆとした場合、Ｘ方向における第１の水平活性領域部８１の幅は２Ｆで構成され、Ｘ方向における第２の水平活性領域部８２の幅も２Ｆで構成され、Ｘ方向における傾斜活性領域部８３の幅は５Ｆで構成される。
したがって、第１ないし第４の容量用不純物拡散領域９１，９３，１０１，１０５、ビット線用不純物拡散領域９６、第１ないし第４のワード線８９，９５，９８，１０３、及び第２の素子分離領域１７Ｂの各々のＸ方向の幅の合計は１０Ｆとなる。
すなわち、４つのメモリセルＭＣ１〜ＭＣ４と、１つのビット線用不純物拡散領域９６と、を含む基本セル領域Ｒ１は、Ｘ方向の幅が１０Ｆ、Ｙ方向の幅が２Ｆとなる。よって、基本セル領域Ｒ１の面積は、２０Ｆ２となる。
これにより、１つのメモリセル当たりの面積は、５Ｆ２となる。特許文献３に開示されたメモリセルは、各構成要素の幅をＦとした場合、１セル当たりの面積が６Ｆ２の構成となるが、第１の実施の形態の半導体装置１０の構造を適用することで、特許文献３に開示されたメモリセルよりもメモリセルを縮小化できる。
図３は、特許文献１に開示された半導体装置（ＤＲＡＭ）のメモリセル部の等価回路を示す図である。図４は、本発明の第１の実施の形態に係る半導体装置のメモリセル部の等価回路を示す図である。図４において、図１及び図２に示す半導体装置１０のメモリセル部１１と同一構成部分には同一符号を付す。
図３を参照するに、特許文献１に開示された従来の半導体装置２００のメモリセル部２０１では、活性領域（図示せず）の中央に配置されるビット線用不純物拡散領域（図示せず）の両側に各々１つずつのメモリセルが配置されている。
具体的には、ビット線用不純物拡散領域の一方の側に、第１のトランジスタ２３１及び第１のキャパシタ２３２よりなる第１のメモリセル２１１が配置され、該ビット線用不純物拡散領域の他方の側に、第２のトランジスタ２３３及び第２のキャパシタ２３４よりなる第２のメモリセル２１２が配置されている。
また、上記ビット線用不純物拡散領域とは別のビット線用不純物拡散領域の一方の側に、第３のトランジスタ２３６及び第３のキャパシタ２３７よりなる第３のメモリセル２１３が配置され、該ビット線用不純物拡散領域の他方の側に、第４のトランジスタ２３８及び第４のキャパシタ２３９よりなる第４のメモリセル２１４が配置されている。
いずれもメモリセルにおいても直接ビット線２１６に接続される構成となっている。
第１のワード線２２１は、第１のトランジスタ２３１の構成要素のうちの１つであり、第２のワード線２２２は、第２のトランジスタ２３３の構成要素のうちの１つである。
第３のワード線２２３は、第３のトランジスタ２３６の構成要素のうちの１つであり、第４のワード線２２４は、第４のトランジスタ２３８の構成要素のうちの１つである。
一方、図１、図２、及び図４を参照するに、第１の実施の形態の半導体装置１０のメモリセル部１１では、活性領域１９−１の中央に配置されるビット線用不純物拡散領域９６の一方の側に２つのメモリセル（具体的には、第１及び第２のメモリセルＭＣ１，ＭＣ２）が連続して配置され、ビット線用不純物拡散領域９６の他方の側にも２つのメモリセル（具体的には、第３及び第４のメモリセルＭＣ３，ＭＣ４）が連続して配置されている。
上記構成とされたメモリセル部１１において、ビット線用不純物拡散領域９６の一方の側に配置された第１及び第２のメモリセルＭＣ１，ＭＣ２の動作は以下のように実施される。
第２のメモリセルＭＣ２に書き込まれた情報を読み出す場合には、ビット線用不純物拡散領域９６に隣接して配置された第２のトランジスタ３２をオン状態にする。
具体的には、第２のワード線９５に所定の正電圧を印加して、チャネル領域を形成することで、第２のキャパシタ７２に蓄積されている情報をビット線４３に読み出だす。
次に、第１のメモリセルＭＣ１の情報を読み出す場合には、第２のトランジスタ３２をオン状態に維持したまま、第１のトランジスタ３１をオン状態にする。
具体的には、第１のワード線８９に所定の正電圧を印加して、チャネル領域を形成することで、第１のキャパシタ７１に蓄積されている情報を第２のトランジスタ３２を介してビット線４３に読み出す。
一方、情報を書き込む場合は、第１及び第２のトランジスタ３１，３２を共にオン状態に保持し、ビット線４３に書き込み情報に相当する電位を印加させることで、第１のキャパシタ７１に情報が蓄積される。
第１のキャパシタ７１に情報が蓄積された段階で、第１のトランジスタ３１をオフ状態とする。次に、第２のトランジスタ３２をオン状態にしたままでビット線４３に書き込み情報に相当する電位を印加することで、第２のキャパシタ７２に情報が蓄積される。
これにより、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２には各々独立した情報が書き込まれることとなる。すなわち、読み出し動作は、ビット線４３に近い側に位置するメモリセルからビット線４３に遠い側に位置するメモリセルの順番で実施し、書き込み動作は、メモリセルからビット線４３に遠い側に位置するメモリセルからビット線４３に近い側に位置するメモリセルの順番で実施する。
上記説明したように第１の実施の形態の半導体装置１０では、半導体基板１３上において、Ｘ方向に直線で延在するビット線４３と、ビット線４３と接続された１つのビット線コンタクトプラグ４１が接続されるビット線用不純物拡散領域９６が中央に配置される活性領域１９−１と、活性領域１９−１の上部を５分割するように、Ｘ方向に対して直交するＹ方向に延在する第１ないし第４のワード線８９，９５，９８，１０３と、を含み、活性領域１９−１は、Ｘ方向に延在し、一方の端部を構成する第１の水平活性領域部８１と、Ｘ方向に延在し、他方の端部を構成する第２の水平活性領域部８２と、Ｘ方向に対して傾斜する方向に延在し、第１及び第２の水平活性領域部間８１，８２に配置され、第１及び第２の水平活性領域部８１，８２と接続される傾斜活性領域部８３と、を有し、第１の水平活性領域部８１に第１のワード線８９を配置し、ビット線用不純物拡散領域９６を挟んで隣接するように、第２及び第３のワード線９５，９８を配置し、第２の水平活性領域部８２に第４のワード線１０３を配置することを特徴とする。
第１の実施の形態の半導体装置１０によれば、最も微細加工が要求されるビット線４３を直線で延在させ、活性領域１９−１が第１の水平活性領域部８１、第２の水平活性領域部８２、及び第１及び第２の水平活性領域部８１，８２間に配置された傾斜活性領域部８３を有することで、折れ曲がるように活性領域１９−１を配置することが可能となるので、微細化に好適なレイアウトを実現することができる。
また、第１及び第２の水平活性領域部８１，８２に各々１本ずつのワード線（具体的には、第１及び第２のワード線８９，９５）を配置させると共に、ビット線用不純物拡散領域９６を挟んで隣接するように、傾斜活性領域部８３に２本のワード線（具体的には、第３及び第４のワード線９８，１０３）を配置させることにより、ビット線用不純物拡散領域９６とビット線用不純物拡散領域９６から最遠の位置に設けられたメモリセル（この場合、第１及び第４のメモリセルＭＣ１，ＭＣ４）との距離を短縮することが可能となる。
これにより、ビット線用不純物拡散領域９６から最遠の位置に配置されたメモリセルに書き込まれた情報の読み出しを容易に行うことができる。
なお、図２に示す上部電極１１３の上面に、層間絶縁膜（図示せず）、該層間絶縁膜を貫通するビア（図示せず）、該ビアと電気的に接続され、かつ該層間絶縁膜上に配置された配線（図示せず）等を設けてもよい。
次に、図１及び図２を参照して、第１の実施の形態の半導体装置１０（具体的には、メモリセル部１１）の製造方法について説明する。
始めに、半導体基板１３としてｐ型の単結晶シリコン基板を準備し、その後、周知の手法（例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法）により、半導体基板１３の主面１３ａ側に、Ｘ方向とＸ１方向に対して交互に延在する第１の素子分離領域１４を形成する。
第１の素子分離領域１４は、Ｙ方向に対して、所定の間隔で複数形成する。このとき、複数の第１の素子分離領域１４は、その上面が半導体基板１３の主面１３ａに対して面一となるように形成する。半導体基板１３の主面１３ａを基準としたときの第１の素子分離領域１４の深さは、例えば、２５０ｎｍとすることができる。
また、Ｙ方向における第１の素子分離領域１４の幅は、例えば、最小加工寸法Ｆとすることができる。
次いで、第１の素子分離領域１４の形成方法と同様な手法を用いて、半導体基板１３の主面１３ａ側に、Ｙ方向に延在する第２の素子分離領域１７Ａ〜１７Ｃを形成する。
このとき、第２の素子分離領域１７Ａ〜１７Ｃは、Ｘ方向に対して、所定の間隔で複数形成する。複数の第２の素子分離領域１７Ａ〜１７Ｃは、その上面が半導体基板１３の主面１３ａに対して面一となるように形成する。
半導体基板１３の主面１３ａを基準としたときの第２の素子分離領域１７Ａ〜１７Ｃの深さは、例えば、２５０ｎｍとすることができる。また、Ｙ方向における第２の素子分離領域１７Ａ〜１７Ｃの幅は、例えば、最小加工寸法Ｆとすることができる。
これにより、Ｘ方向及びＹ方向に、複数の第１の素子分離領域１４及び第２の素子分離領域１７Ａ〜１７Ｃで区画された活性領域１９−１（活性領域１９）が形成される。
このとき、活性領域１９−１は、Ｘ方向における活性領域１９−１の一方の端部を構成し、かつＸ方向に延在する第１の水平活性領域部８１と、Ｘ方向における活性領域１９−１の他方の端部を構成し、かつＸ方向に延在する第２の水平活性領域部８２と、第１の水平活性領域部８１と第２の水平活性領域部８２との間に配置され、Ｘ１方向に延在する傾斜活性領域部８３と、を有するように形成する。
Ｙ方向における活性領域１９の幅は、例えば、最小加工寸法Ｆとすることができる。
次いで、周知の手法により、半導体基板１３の主面１３ａ側に、Ｙ方向に延在し、かつ活性領域１９を５等分する第１ないし第４の溝２３〜２６を形成する。このとき、第１ないし第４の溝２３〜２６は、Ｙ方向に配置された複数の活性領域１９−１、及び複数の第１の素子分離領域１４に跨って形成する。
これにより、Ｙ方向に配置された複数の第１の素子分離領域１４は、第１ないし第４の溝２３〜２６により分断される。
このとき、半導体基板１３の主面１３ａを基準としたときの第１ないし第４の溝２３〜２６の深さは、第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの深さよりも浅くなるように形成する。第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの深さが２５０ｎｍの場合、第１ないし第４の溝２３〜２６の深さは、例えば、１５０ｎｍとすることができる。
次いで、周知の手法により、第１ないし第４の溝２３〜２６の内面を覆うゲート絶縁膜８７を形成する。
次いで、周知の手法により、ゲート絶縁膜８７を介して第１の溝２３の下部を埋め込む第１のワード線８９と、ゲート絶縁膜８７を介して第２の溝２４の下部を埋め込む第２のワード線９５と、ゲート絶縁膜８７を介して第３の溝２５の下部を埋め込む第３のワード線９８と、ゲート絶縁膜８７を介して第４の溝２６の下部を埋め込む第４のワード線１０３と、を一括形成する。
次いで、周知の手法により、第１ないし第４の溝２３〜２６の上部を埋め込む埋め込み絶縁膜３６を形成する。これにより、埋め込み絶縁膜３６は、第１ないし第４のワード線８９，９５、９８，１０３の上面を覆っている。埋め込み絶縁膜３６は、その上面が半導体基板１３の主面１３ａに対して面一となるように形成する。
埋め込み絶縁膜３６としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
次いで、イオン注入法により、半導体基板１３の主面１３ａにｎ型不純物をイオン注入することで、活性領域１９−１に、第１の容量用不純物拡散領域９１、第２の容量用不純物拡散領域９３、ビット線用不純物拡散領域９６、第３の容量用不純物拡散領域１０１、及び第４の容量用不純物拡散領域１０５を一括形成する。
このとき、第１の容量用不純物拡散領域９１は、第１の溝２３と隣接する第２の素子分離領域１７Ａの上部と第１の溝２３の上部との間に位置する第１の水平活性領域部８１に形成される。第２の容量用不純物拡散領域９３は、第１の溝２３の上部と第２の溝２４の上部との間に位置する傾斜活性領域部８３に形成される。
ビット線用不純物拡散領域９６は、第２の溝２４の上部と第３の溝２５の上部との間に位置する傾斜活性領域部８３の中央部に形成される。第３の容量用不純物拡散領域１０１は、第３の溝２５の上部と第４の溝２６の上部との間に位置する傾斜活性領域部８３に形成される。
第４の容量用不純物拡散領域１０５は、第４の溝２５の上部と第２の素子分離領域１７Ｂの上部との間に位置する第２の水平活性領域部８２に形成される。
第１の容量用不純物拡散領域９１の上面、第２の容量用不純物拡散領域９３の上面、ビット線用不純物拡散領域９６の上面、第３の容量用不純物拡散領域１０１の上面、及び第４の容量用不純物拡散領域１０５の上面は、半導体基板１３の主面１３ａと一致している。
半導体基板１３の主面１３ａを基準としたときの第１の容量用不純物拡散領域９１、第２の容量用不純物拡散領域９３、ビット線用不純物拡散領域９６、第３の容量用不純物拡散領域１０１、及び第４の容量用不純物拡散領域１０５の深さは、例えば、５０ｎｍとすることができる。
上記第１の容量用不純物拡散領域９１、第２の容量用不純物拡散領域９３、ビット線用不純物拡散領域９６、第３の容量用不純物拡散領域１０１、及び第４の容量用不純物拡散領域１０５を形成することで、第１ないし第４のトランジスタ３１〜３４が形成される。
第１のトランジスタ３１は、ゲート絶縁膜８７と、第１のワード線８９と、第１の容量用不純物拡散領域９１と、第２の容量用不純物拡散領域９３と、を有するように形成される。
第２のトランジスタ３２は、ゲート絶縁膜８７と、第２のワード線９５と、第２の容量用不純物拡散領域９３と、ビット線用不純物拡散領域９６と、を有するように形成される。
第３のトランジスタ３３は、ゲート絶縁膜８７と、第３のワード線９８と、ビット線用不純物拡散領域９６と、第３の容量用不純物拡散領域１０１と、を有するように形成される。
第４のトランジスタ３４は、ゲート絶縁膜８７と、第４のワード線１０３と、第３の容量用不純物拡散領域１０１と、第４の容量用不純物拡散領域１０５と、を有するように形成される。
上記第１ないし第４のトランジスタ３１〜３４では、第１ないし第４のワード線８９，９５，９８，１０３（ゲート電極）が半導体基板１３に埋め込まれた構造となっているため、活性領域１９−１のうち、第１ないし第４の溝２３〜２６の底面及び側面を構成する半導体基板１３に、立体的なチャネル領域が形成される。
このように、第１ないし第４のトランジスタ３１〜３４が形成するチャネル領域を立体的にすることにより、周知のプレーナ型トランジスタと比較して、実効チャネル長を長くすることが可能となるため、短チャネル効果を抑制できる。
また、短チャネル効果を抑制可能となることにより、第１ないし第４のトランジスタ３１〜３４の微細化を進展させることができる。
次いで、周知の手法により、第１の素子分離領域１４の上面、埋め込み絶縁膜３６の上面、及び第２の素子分離領域１７Ａ〜１７Ｃの上面に、ビットコン開口部１０７を有するビットコン形成用層間絶縁膜３８を形成する。
ビットコン形成用層間絶縁膜３８の母材としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。ビットコン開口部１０７は、ビット線用不純物拡散領域９６の上面を露出するように形成する。
次いで、周知の手法により、ビットコン開口部１０７を埋め込む厚さで、ビットコン形成用層間絶縁膜３８の上面を覆う導電膜を成膜する。次いで、周知の手法により、キャップ絶縁膜４５の母材となるシリコン窒化膜（ＳｉＮ膜）を成膜する。
次いで、フォトリソグラフィー技術及びドライエッチング技術により、該シリコン窒化膜（ＳｉＮ膜）をパターニングすることで、キャップ絶縁膜４５を形成する。
次いで、キャップ絶縁膜４５をエッチングマスクとする異方性エッチングにより、上記導電膜をパターニングすることで、ビットコン開口部１０７内に配置されたビット線コンタクトプラグ４１と、ビット線コンタクトプラグ４１と一体とされたビット線４３と、を一括形成する。
次いで、周知の手法により、ビット線４３の側面、及びキャップ絶縁膜４５の側面を覆うサイドウォール４６を形成する。サイドウォール４６の母材としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
次いで、ビットコン形成用層間絶縁膜３８上に、サイドウォール４６を介して、ビット線４３間に配置された空間を埋め込む容コン形成用層間絶縁膜４８を形成する。このとき、容コン形成用層間絶縁膜４８は、その上面がキャップ絶縁膜４５の上面に対して面一となるように形成する。
容コン形成用層間絶縁膜４８としては、例えば、ＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、ＳＯＧ法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ２膜））等を用いることができる。
次いで、周知の手法により、ビットコン形成用層間絶縁膜３８及び容コン形成用層間絶縁膜４８をドライエッチングすることで、第１ないし第４の容量コンタクト孔５１〜５４を形成する。
このとき、第１の容量コンタクト孔５１は、第１の容量用不純物拡散領域９１の上面を露出するように形成し、第２の容量コンタクト孔５２は、第２の容量用不純物拡散領域９３の上面を露出するように形成する。
また、第３の容量コンタクト孔５３は、第３の容量用不純物拡散領域１０１の上面を露出するように形成し、第４の容量コンタクト孔５４は、第４の容量用不純物拡散領域１０５の上面を露出するように形成する。
次いで、周知の手法により、第１の容量コンタクト孔５１を埋め込む第１の容量コンタクトプラグ６１と、第２の容量コンタクト孔５２を埋め込む第２の容量コンタクトプラグ６２と、第３の容量コンタクト孔５３を埋め込む第２の容量コンタクトプラグ６３と、第４の容量コンタクト孔５４を埋め込む第２の容量コンタクトプラグ６４と、を一括形成する。
これにより、第１の容量コンタクトプラグ６１の下端は、第１の容量用不純物拡散領域９１の上面と接触し、第２の容量コンタクトプラグ６２の下端は、第２の容量用不純物拡散領域９３の上面と接触する。
また、第３の容量コンタクトプラグ６３の下端は、第３の容量用不純物拡散領域１０１の上面と接触し、第４の容量コンタクトプラグ６４の下端は、第４の容量用不純物拡散領域１０５の上面と接触する。
次いで、周知の手法により、第１ないし第４の容量コンタクトプラグ６１〜６４の上端に対して、それぞれ１つの下部電極１１１を形成する。下部電極１１１は、クラウン形状（王冠形状）となるように形成する。
次いで、周知の手法により、下部電極１１１の表面を覆う容量絶縁膜１１２を形成する。このとき、容量絶縁膜１１２は、下部電極１１１の内部を埋め込まない厚さで形成する。
次いで、周知の手法により、容量絶縁膜１１２の表面を覆う上部電極１１３を形成する。上部電極１１３は、容量絶縁膜１１２を介して、下部電極１１１内、及び下部電極１１１間に形成された空間を埋め込むことが可能な厚さで形成する。これにより、上部電極１１３の上面は、平坦な面とされている。
これにより、第１の容量コンタクトプラグ６１上に配置され、下部電極１１１、容量絶縁膜１１２、及び上部電極１１３よりなる第１のキャパシタ７１と、第２の容量コンタクトプラグ６２上に配置され、下部電極１１１、容量絶縁膜１１２、及び上部電極１１３よりなる第２のキャパシタ７２と、第３の容量コンタクトプラグ６３上に配置され、下部電極１１１、容量絶縁膜１１２、及び上部電極１１３よりなる第３のキャパシタ７３と、第４の容量コンタクトプラグ６４上に配置され、下部電極１１１、容量絶縁膜１１２、及び上部電極１１３よりなる第４のキャパシタ７４と、が一括形成される。
また、第１ないし第４のキャパシタ７１〜７４が形成されることで、第１のトランジスタ３１及び第１のキャパシタ７１よりなる第１のメモリセルＭＣ１と、第２のトランジスタ３２及び第２のキャパシタ７２よりなる第２のメモリセルＭＣ２と、第３のトランジスタ３３及び第３のキャパシタ７３よりなる第３のメモリセルＭＣ３と、第４のトランジスタ３４及び第４のキャパシタ７４よりなる第４のメモリセルＭＣ４と、が一括形成される。
これにより、第１の半導体装置１０のメモリセル部１１が製造される。
なお、図２に示す上部電極１１３の上面に、層間絶縁膜（図示せず）、該層間絶縁膜を貫通するビア（図示せず）、該ビアと電気的に接続され、かつ該層間絶縁膜上に配置された配線（図示せず）等を形成してもよい。
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る半導体装置のメモリセル部の構成要素の一部を示す平面図である。図５において、図１に示す第１の実施の形態の半導体装置１０のメモリセル部１１と同一構成部分には同一符号を付す。
図５では、メモリセル部１２１を構成する構成要素のうち、第１の素子分離領域１４、第２の素子分離領域１７Ａ〜１７Ｃ、活性領域１９−１，１９−３（単位活性領域）、第１ないし第４の溝２３〜２６、第１ないし第４のトランジスタ３１〜３４、ビット線コンタクトプラグ４１、ビット線４３、第１ないし第４の容量コンタクトプラグ６１〜６４、第１の水平活性領域部８１、第２の水平活性領域部８２、傾斜活性領域部８３，１２５、及び第１ないし第４のワード線８９，９５，９８，１０３のみを図示する。
図５を参照するに、第２の実施の形態の半導体装置１２０のメモリセル部１２１は、図１に示す第１の実施の形態の半導体装置１０のメモリセル部１１を構成する活性領域１９−２に替えて、活性領域１９−３を有し、かつ第１の素子分離領域１４の形状を、活性領域１９−３を区画可能な形状にしたこと以外は、メモリセル部１１と同様に構成される。
つまり、メモリセル部１２１は、Ｘ方向において第２の素子分離領域１７Ｂを挟むように接触する活性領域１９−１（一方の活性領域）及び活性領域１９−３（他方の活性領域）を有する。
活性領域１９−３は、図１に示す活性領域１９−２を構成する傾斜活性領域部８３に替えて、傾斜活性領域部１２５を有すること以外は活性領域１９−２と同様に構成される。
傾斜活性領域部１２５は、Ｘ１方向ではなく、Ｘ２方向に延在する点が、傾斜活性領域部８３とは異なる。例えば、Ｘ方向とＸ１方向とが成す角度が−θ１である場合、Ｘ方向とＸ２方向とが成す角度は、θ１とすることができる。
傾斜活性領域部１２５は、その一方の端が第１の水平活性領域部８１と一体とされており、他端が第２の水平活性領域部８２と一体とされている。
Ｘ方向における傾斜活性領域部１２５の幅は、Ｘ方向における傾斜活性領域部８３の幅と等しく、例えば、５Ｆ（最小加工数法Ｆの５倍）とすることができる。
活性領域１９−３の第１の水平活性領域部８１は、第２の素子分離領域１７Ｂを挟んで、活性領域１９−１の第２の水平活性領域部８２と対向配置されている。
活性領域１９−１，１９−３は、第１及び第２の水平活性領域部８１，８２間に挟まれた第２の素子分離領域１７Ｂの中心点Ｃ２を通過し、かつＹ方向に延在する第２の素子分離領域の中心線Ｇに対して線対称となるように配置されている。
この点（活性領域１９−１，１９−３のレイアウト）が、第１の実施の形態で説明したメモリセル部１１とは異なる。
上記レイアウトで配置された活性領域１９−１，１９−３では、活性領域１９−１を構成する第２の水平活性領域部８２と活性領域１９−３を構成する第１の水平活性領域部８１とが、Ｘ方向に対して平行な直線上に配置され、活性領域１９−１を構成する第１の水平活性領域部８１と活性領域１９−３を構成する第２の水平活性領域部８２とが、Ｘ方向に対して平行な直線上に配置されている。
第１の実施の形態では、複数の活性領域１９−１，１９−２よりなる活性領域群を全体としてＸ１方向に延在するように配置させたが、第２の実施の形態では、複数の活性領域１９−１，１９−３よりなる活性領域群をＸ１方向とＸ方向に交互に折り曲がりを繰り返しながら、全体としてＸ方向に延在するように配置している。
上記構成とされた第２の実施の形態の半導体装置１２０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
（第３の実施の形態）
図６は、本発明の第３の実施の形態に係る半導体装置のメモリセル部の構成要素の一部を示す平面図である。図６において、図１に示す第１の実施の形態の半導体装置１０のメモリセル部１１と同一構成部分には、同一符号を付す。
図６では、メモリセル部１３１を構成する構成要素のうち、第１の素子分離領域１４、ダミーゲート用溝１３３−１〜１３３−３、ダミーゲート電極１３６−１〜１３６−３、活性領域１９，１９−１，１９−２、第１ないし第４の溝２３〜２６、第１ないし第４のトランジスタ３１〜３４、ビット線コンタクトプラグ４１、ビット線４３、第１ないし第４の容量コンタクトプラグ６１〜６４、第１の水平活性領域部８１、第２の水平活性領域部８２、傾斜活性領域部８３、及び第１ないし第４のワード線８９，９５，９８，１０３以外のメモリセル部１３１の構成要素の図示を省略する。
また、図６に示すＲ２で区画された領域は、４つのメモリセルＭＣ１〜ＭＣ４と、１つのビット線用不純物拡散領域９６と、を含む基本セル領域（以下、「基本セル領域Ｒ２」という）を示している。
図７は、図６に示す半導体装置のメモリセル部のＨ−Ｈ線方向の断面図である。図７において、図６に示す半導体装置１３０のメモリセル部１３１と同一構成部分には、同一符号を付す。また、図６では、第１ないし第４のトランジスタ３１〜３４のチャネルが形成される領域を実線の矢印で示す。
なお、図７及び図８では、第３の実施の形態の半導体装置１３０の一例として、ＤＲＡＭを例に挙げて図示し、以下の説明を行う。
図６及び図７を参照するに、第３の実施の形態の半導体装置１３０のメモリセル部１３１は、第１の実施の形態の半導体装置１０のメモリセル部１１に設けられた第２の素子分離領域１７Ａ〜１７Ｃに替えて、ダミーゲート用溝１３３−１〜１３３−３、及び電気的な素子分離を行うダミーゲート電極１３６−１〜１３６−３を有すること以外は、メモリセル部１１と同様に構成される。
ダミーゲート用溝１３３−１は、図１に示す第２の素子分離領域１７Ａの形成位置に対応する部分に設けられている。ダミーゲート用溝１３３−１は、Ｙ方向に配置された複数の第１の素子分離領域１４を分断すると共に、Ｙ方向に配置された複数の活性領域１９−１の第１の水平活性領域部８１の側面を露出している。
ダミーゲート用溝１３３−２は、図１に示す第２の素子分離領域１７Ｂの形成位置に対応する部分に設けられている。
ダミーゲート用溝１３３−３は、Ｙ方向に配置された複数の第１の素子分離領域１４を分断すると共に、Ｙ方向に配置された複数の活性領域１９−２の第２の水平活性領域部８２の側面を露出している。
ダミーゲート用溝１３３−３は、図１に示す第２の素子分離領域１７Ｃの形成位置に対応する部分に設けられている。
ダミーゲート用溝１３３−２は、Ｙ方向に配置された複数の第１の素子分離領域１４を分断すると共に、Ｙ方向に配置された複数の活性領域１９−１の第２の水平活性領域部８２の側面、及びＹ方向に配置された複数の活性領域１９−２の第１の水平活性領域部８１の側面を露出している。
半導体基板１３の主面１３ａを基準としたときのダミーゲート用溝１３３−１〜１３３−３の深さは、例えば、第１ないし第４の溝２３〜２６と同じ深さにすることができる。
このように、ダミーゲート用溝１３３−１〜１３３−３の深さを、第１ないし第４の溝２３〜２６と同じ深さにすることで、第１ないし第４の溝２３〜２６、及びダミーゲート用溝１３３−１〜１３３−３を一括形成することができる。
これにより、ダミーゲート用溝１３３−１〜１３３−３を形成する工程を別途設ける必要がない。
ダミーゲート用溝１３３−１〜１３３−３の内面には、ダミーゲート用溝１３３−１〜１３３−３を埋め込まない厚さとされたゲート絶縁膜８７が配置されている。
ダミーゲート電極１３６−１は、ゲート絶縁膜８７を介して、ダミーゲート用溝１３３−１の下部を埋め込むように配置されている。ダミーゲート電極１３６−２は、ゲート絶縁膜８７を介して、ダミーゲート用溝１３３−２の下部を埋め込むように配置されている。
ダミーゲート電極１３６−３は、ゲート絶縁膜８７を介して、ダミーゲート用溝１３３−３の下部を埋め込むように配置されている。
ダミーゲート電極１３６−１〜１３６−３には、第１ないし第４のワード線８９，９５，９８，１０３に印加する電圧とは異なる電圧が印加される。具体的には、ダミーゲート電極１３６−１〜１３６−３には、半導体基板１３の主面１３ａにチャネル領域が形成されないように、０（ゼロ）もしくは負の電圧が印加される。
ダミーゲート電極１３６−１〜１３６−３の母材となる導電膜としては、例えば、第１ないし第４のワード線８９，９５，９８，１０３の母材となる導電膜と同じ膜を用いることができる。
このように、ダミーゲート電極１３６−１〜１３６−３の母材となる導電膜を、第１ないし第４のワード線８９，９５，９８，１０３の母材となる導電膜と同じ膜を用いることで、ダミーゲート電極１３６−１〜１３６−３、及び第１ないし第４のワード線８９，９５，９８，１０３を一括形成することができる。
これにより、ダミーゲート電極１３６−１〜１３６−３を形成する工程を別途設ける必要がない。
第１ないし第４のダミーゲート用溝１３３−１〜１３３−４の上部は、埋め込み絶縁膜３６で埋め込まれている。該埋め込み絶縁膜３６の上面は、半導体基板１３の主面１３ａに対して面一とされている。
上記構成とされた半導体装置１３０において、Ｘ方向におけるダミーゲート用溝１３３−１〜１３３−３の幅、Ｘ方向における第１ないし第４の第１の容量用不純物拡散領域９１，９３，１０１，１０５の幅、Ｘ方向におけるビット線用不純物拡散領域９６の幅、Ｘ方向における第１ないし第４のワード線８９，９５，９８，１０３の幅、Ｙ方向における第１の素子分離領域１４の幅、及びＹ方向における活性領域１９−１の幅を最小加工寸法Ｆとした場合、Ｘ方向における第１の水平活性領域部８１の幅は２Ｆで構成され、Ｘ方向における第２の水平活性領域部８２の幅も２Ｆで構成され、Ｘ方向における傾斜活性領域部８３の幅は５Ｆで構成される。
したがって、第１ないし第４の第１の容量用不純物拡散領域９１，９３，１０１，１０５、ビット線用不純物拡散領域９６、第１ないし第４のワード線８９，９５，９８，１０３、及びダミーゲート用溝１３３−２の各々のＸ方向の幅の合計は１０Ｆとなる。
すなわち、４つのメモリセルＭＣ１〜ＭＣ４と、１つのビット線用不純物拡散領域９６と、を含む基本セル領域Ｒ２は、Ｘ方向の幅が１０Ｆ、Ｙ方向の幅が２Ｆとなる。よって、基本セル領域Ｒ２の面積は、２０Ｆ２となる。
第３の実施の形態の半導体装置１３０によれば、Ｘ方向に対して、第１ないし第４の溝２３〜２６、及び第１ないし第４のダミーゲート用溝１３３−１〜１３３−４が規則的に配置された構造であるため、フォトリソグラフィー技術により、第１ないし第４の溝２３〜２６、及び第１ないし第４のダミーゲート用溝１３３−１〜１３３−４をドライエッチングで加工する際のエッチング用レジストマスクを加工する際、光近接効果を抑制することが可能となる。
これにより、第１ないし第４の溝２３〜２６、及び第１ないし第４のダミーゲート用溝１３３−１〜１３３−４の加工精度を向上させることができる。
また、上記構成とされた第３の実施の形態の半導体装置１３０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、半導体装置に適用可能である。
１０，１２０，１３０…半導体装置、１１，１２１，１３１…メモリセル部、１３…半導体基板、１３ａ…主面、１４…第１の素子分離領域、１４−１…第１の素子分離用溝、１４−２…第１の素子分離用絶縁膜、１７Ａ〜１７Ｃ…第２の素子分離領域、１７−１…第２の素子分離用溝、１７−２…第２の素子分離用絶縁膜、１９，１９−１，１９−２，１９−３…活性領域、２３…第１の溝、２４…第２の溝、２５…第３の溝、２６…第４の溝、３１…第１のトランジスタ、３２…第２のトランジスタ、３３…第３のトランジスタ、３４…第４のトランジスタ、３６…埋め込み絶縁膜、３８…ビットコン形成用層間絶縁膜、４１…ビット線コンタクトプラグ、４３…ビット線、４５…キャップ絶縁膜、４６…サイドウォール、４８…容コン形成用層間絶縁膜、５１…第１の容量コンタクト孔、５２…第２の容量コンタクト孔、５３…第３の容量コンタクト孔、５４…第４の容量コンタクト孔、６１…第１の容量コンタクトプラグ、６２…第２の容量コンタクトプラグ、６３…第３の容量コンタクトプラグ、６４…第４の容量コンタクトプラグ、７１…第１のキャパシタ、７２…第２のキャパシタ、７３…第３のキャパシタ、７４…第４のキャパシタ、８１…第１の水平活性領域部、８２…第２の水平活性領域部、８３，１２５…傾斜活性領域部、８７…ゲート絶縁膜、８９…第１のワード線、９１…第１の容量用不純物拡散領域、９３…第２の容量用不純物拡散領域、９５…第２のワード線、９６…ビット線用不純物拡散領域、９８…第３のワード線、１０１…第３の容量用不純物拡散領域、１０３…第４のワード線、１０５…第４の容量用不純物拡散領域、１０７…ビットコン開口部、１１１…下部電極、１１２…容量絶縁膜、１１３…上部電極、１３３−１〜１３３−３…ダミーゲート用溝、１３６−１〜１３６−３…ダミーゲート電極、Ｃ１，Ｃ２…中心点、Ｇ…中心線、ＭＣ１…第１のメモリセル、ＭＣ２…第２のメモリセル、ＭＣ３…第３のメモリセル、ＭＣ４…第４のメモリセル、Ｒ１，Ｒ２…基本セル領域、θ１，−θ１…角度

Claims (15)

  1. 半導体基板上において、第１の方向に直線で延在するビット線と、
    前記ビット線と電気的に接続されるビット線用不純物拡散領域が中央に配置される活性領域と、
    前記活性領域の上部を５分割するように、前記第１の方向に対して直交する第２の方向に延在する複数のワード線と、
    を含み、
    前記活性領域は、前記第１の方向に延在し、一方の端部を構成する第１の水平活性領域部と、前記第１の方向に延在し、他方の端部を構成する第２の水平活性領域部と、
    前記第１の方向に対して傾斜する方向に延在し、前記第１及び第２の水平活性領域部間に配置され、前記第１及び第２の水平活性領域部と接続される傾斜活性領域部と、
    を有し、
    前記ワード線は、前記第１及び第２の水平活性領域部に各々１本ずつ配置し、さらに、前記ビット線用不純物拡散領域を挟んで隣接するように、前記傾斜活性領域部に２本配置することを特徴とする半導体装置。
  2. 前記ビット線用不純物拡散領域は、前記傾斜活性領域部の中央部に配置され、
    前記活性領域は、前記傾斜活性領域部の中心点に対して点対称であることを特徴とする請求項１記載の半導体装置。
  3. 前記ビット線は、前記傾斜活性領域部の中心点の上方を通過することを特徴とする請求項１または２記載の半導体装置。
  4. 前記半導体基板の主面側に、前記第２の方向に延在すると共に、前記第１の方向において２つの前記活性領域と接触し、かつ前記第１の方向に対して複数配置される素子分離領域を有し、
    前記２つの活性領域のうち、一方の前記活性領域の前記第２の水平活性領域部は、前記素子分離領域を挟んで、他方の前記活性領域の前記第１の水平活性領域部と対向配置されており、
    前記一方の活性領域、及び前記他方の活性領域は、前記素子分離領域のうち、前記第１及び第２の水平活性領域部で挟まれた部分の中心点に対して点対称となるように配置することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
  5. 前記半導体基板の主面側に、前記第２の方向に延在すると共に、前記第１の方向において２つの前記活性領域と接触し、かつ前記第１の方向に対して複数配置される素子分離領域を有し、
    前記２つの活性領域のうち、一方の前記活性領域の前記第２の水平活性領域部は、前記素子分離領域を挟んで、他方の前記活性領域の前記第１の水平活性領域部と対向配置されており、
    前記一方の活性領域、及び前記他方の活性領域は、前記第１及び第２の水平活性領域部で挟まれた前記素子分離領域の中心点を通過し、かつ前記第２の方向に延在する前記素子分離領域の中心線に対して線対称となるように配置することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
  6. 前記第１の水平活性領域部に設けられ、かつ前記第２の方向に延在する第１の溝と、
    前記傾斜活性領域部に設けられ、かつ前記第２の方向に延在する第２及び第３の溝と、
    前記第２の水平活性領域部に設けられ、かつ前記第２の方向に延在する第４の溝と、
    前記第１ないし第４の溝の内面を覆うゲート絶縁膜と、
    を含み、
    前記複数のワード線は、前記ゲート絶縁膜を介して、前記第１の溝の下部を埋め込む第１のワード線と、前記ゲート絶縁膜を介して、前記第２の溝の下部を埋め込む第２のワード線と、前記ゲート絶縁膜を介して、前記第３の溝の下部を埋め込む第３のワード線と、前記ゲート絶縁膜を介して、前記第４の溝の下部を埋め込む第４のワード線と、
    を有することを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置。
  7. 前記第１のワード線を構成要素に含む第１のトランジスタと、
    前記第２のワード線を構成要素に含む第２のトランジスタと、
    前記第３のワード線を構成要素に含む第３のトランジスタと、
    前記第４のワード線を構成要素に含む第４のトランジスタと、
    を有することを特徴とする請求項６記載の半導体装置。
  8. 前記第１の溝の上部と該第１の溝に隣接する前記素子分離領域の上部との間に位置する前記第１の水平活性領域部に配置された第１の容量用不純物拡散領域と、
    前記第１の溝の上部と前記第２の溝の上部との間に位置する前記傾斜活性領域部に配置された第２の容量用不純物拡散領域と、
    前記第２の溝の上部と前記第３の溝の上部との間に位置する前記傾斜活性領域部に配置された前記ビット線用不純物拡散領域と、
    前記第３の溝の上部と前記第４の溝の上部との間に位置する前記傾斜活性領域部に配置された第３の容量用不純物拡散領域と、
    前記第４の溝の上部と該第４の溝に隣接する前記素子分離領域の上部との間に位置する前記第２の水平活性領域部に配置された第４の容量用不純物拡散領域と、
    を有し、
    前記第２の容量用不純物拡散領域は、前記第１及び第２のトランジスタの共通の不純物拡散領域として機能し、
    前記ビット線用不純物拡散領域は、前記第２及び第３のトランジスタの共通の不純物拡散領域として機能し、
    前記第３の容量用不純物拡散領域は、前記第３及び第４のトランジスタの共通の不純物拡散領域として機能することを特徴とする請求項７記載の半導体装置。
  9. 前記素子分離領域に替えて、前記半導体基板の主面側に設けられ、前記第２の方向に延在するダミーゲート用溝と、ゲート絶縁膜を介して、前記ダミーゲート用溝の下部を埋め込むダミーゲート電極と、
    を有することを特徴とする請求項４ないし７のうち、いずれか１項記載の半導体装置。
  10. 前記第２の方向に配置された前記活性領域間を区画する複数の他の素子分離領域を有することを特徴とする請求項４ないし９のうち、いずれか１項記載の半導体装置。
  11. 前記ビット線と前記ビット線用不純物拡散領域と間に配置され、前記ビット線と前記ビット線用不純物拡散領域とを電気的に接続するビット線コンタクトプラグを有することを特徴とする請求項１ないし１０のうち、いずれか１項記載の半導体装置。
  12. 前記第１の容量用不純物拡散領域上に配置された第１の容量コンタクトプラグと、
    前記第２の容量用不純物拡散領域上に配置された第２の容量コンタクトプラグと、
    前記第３の容量用不純物拡散領域上に配置された第３の容量コンタクトプラグと、
    前記第４の容量用不純物拡散領域上に配置された第４の容量コンタクトプラグと、
    を有し、
    前記第１ないし第４の容量コンタクトプラグの上端面は、前記ビット線の上面よりも上方に配置することを特徴とする請求項８ないし１１のうち、いずれか１項記載の半導体装置。
  13. 前記第１の容量コンタクトプラグ上に配置された第１のキャパシタと、
    前記第２の容量コンタクトプラグ上に配置された第２のキャパシタと、
    前記第３の容量コンタクトプラグ上に配置された第３のキャパシタと、
    前記第４の容量コンタクトプラグ上に配置された第４のキャパシタと、
    を有することを特徴とする請求項１２記載の半導体装置。
  14. 前記第１の方向における前記素子分離領域の幅、前記第１の方向における前記第１ないし第４の容量用不純物拡散領域の幅、前記第１の方向における前記第１ないし第４のワード線の幅、前記第２の方向における前記活性領域の幅、及び前記第２の方向における前記他の素子分離領域の幅が、最小加工寸法Ｆであることを特徴とする請求項１０ないし１３のうち、いずれか１項記載の半導体装置。
  15. 前記第１の方向における前記ダミーゲート用溝の幅、前記第１の方向における前記第１ないし第４の容量用不純物拡散領域の幅、前記第１の方向における前記第１ないし第４のワード線の幅、前記第２の方向における前記活性領域の幅、及び前記第２の方向における前記他の素子分離領域の幅が、最小加工寸法Ｆであることを特徴とする請求項１０ないし１３のうち、いずれか１項記載の半導体装置。
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