TWI531025B - 記憶體單元、記憶體單元陣列及其製造方法 - Google Patents

記憶體單元、記憶體單元陣列及其製造方法 Download PDF

Info

Publication number
TWI531025B
TWI531025B TW102110965A TW102110965A TWI531025B TW I531025 B TWI531025 B TW I531025B TW 102110965 A TW102110965 A TW 102110965A TW 102110965 A TW102110965 A TW 102110965A TW I531025 B TWI531025 B TW I531025B
Authority
TW
Taiwan
Prior art keywords
substrate
access transistor
recessed access
recessed
isolation
Prior art date
Application number
TW102110965A
Other languages
English (en)
Other versions
TW201438143A (zh
Inventor
李宗翰
胡耀文
李中元
姜序
吳聖雄
廖鴻昌
Original Assignee
華亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華亞科技股份有限公司 filed Critical 華亞科技股份有限公司
Priority to TW102110965A priority Critical patent/TWI531025B/zh
Priority to US13/921,260 priority patent/US9070740B2/en
Publication of TW201438143A publication Critical patent/TW201438143A/zh
Application granted granted Critical
Publication of TWI531025B publication Critical patent/TWI531025B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Description

記憶體單元、記憶體單元陣列及其製造方法
本發明乃是關於一種半導體記憶裝置及其製造方法，特別是指一種記憶體單元陣列及其製造方法。
在半導體記憶裝置中，動態隨機存取記憶體(DRAM)是常見的產品之一。動態隨機存取記憶體是將資料儲存為儲存電容器電荷的資料儲存裝置。各個記憶體胞元會具有一個儲存電容器，以及，與這個儲存電容器間進行電荷轉移的一個電晶體。各個記憶體胞元乃是利用一個字元線進行定址，以及，利用一個位元線配對進行存取。這個字元線是用來控制這個電晶體，藉以使這個電晶體能夠將這個儲存電容器耦接至這個位元線配對、或能夠將這個儲存電容器與這個位元線配對去耦，進而完成這個記憶體胞元的資料寫入及資料讀取。複數個字元線分別對應於複數列記憶體胞元，並且，複數個位元線配對分別對應於複數行記憶體胞元。
動態隨機存取記憶體製造係一高度競爭的事業，減小個別單元的尺寸及增加記憶體單元密度，可容許更多記憶體擠到一單一記憶體晶片上。當各單元的尺寸減小時，記憶體上各單元的隔離因此變得更重要，藉此可將各單元的主動區更接近其他裝置的主動區放置。
本發明實施例提供一種記憶體單元、記憶體單元陣列及其製造方法，所述隔離結構記憶體單元、記憶體單元陣列及其製造方法的隔離結構可在主動區之間提供障壁。隔離結構的第二凹入式存取元件可在相鄰的主動區之間提供電障壁，且隔離結構的隔離 溝槽障壁可在相鄰的主動區之間提供實體障壁。
本發明實施例提供一種記憶體單元，包括基板、至少一個電荷儲存元件、至少一個第一凹入式存取元件以及隔離結構。基板具有表面，第一凹入式存取元件設置於基板之主動區，且第一凹入式存取元件自所述表面延伸至基板內。再者，第一凹入式存取元件電連接至電荷儲存元件，且第一凹入式存取元件用以在基板中引入第一耗乏區域。隔離結構鄰接主動區，且隔離結構自所述表面延伸至基板內。隔離結構包括隔離溝槽障壁以及第二凹入式存取元件，第二凹入式存取元件設置於隔離溝槽障壁中。第二凹入式存取元件用以在基板中引入第二耗乏區域，且由隔離結構形成之第二耗乏區域與由第一凹入式存取元件引入之第一耗乏區域相合併。
本發明實施例還提供一種記憶體單元陣列，包括複數個字元線、複數個位元線、複數個記憶體單元以及複數個隔離結構。所述複數個記憶體單元形成於基板中，且所述複數個記憶體單元配置成複數列及複數行，而各記憶體單元分別位於基板之複數個主動區之一。再者，各記憶體單元包括至少一個凹入式存取元件以及至少一個電荷儲存元件。凹入式存取元件延伸至基板內，且凹入式存取元件用以將記憶體單元連接至所述複數個字元線之一。電荷儲存元件電連接至凹入式存取元件，且電荷儲存元件通過凹入式存取元件存以電連接至所述複數個位元線之一。複數個隔離結構延伸至基板內且鄰接主動區，且各隔離結構包括隔離溝槽障壁以及第二凹入式存取元件，而第二凹入式存取元件設置於隔離溝槽障壁中。
除此之外，本發明實施例還提供一種記憶體單元陣列的製造方法，包括下列步驟。首先，在基板上形成複數個記憶體單元，各記憶體單元分別位於基板之複數個主動區之一，而各記憶體單元包括凹入式存取元件以及電荷儲存元件。然後，在基板上形成 複數個隔離結構，以隔離所述複數個記憶體單元。隔離結構延伸至基板內，且各隔離結構包括隔離溝槽障壁以及第二凹入式存取元件，而第二凹入式存取元件設置於隔離溝槽障壁中。
為了能更進一步瞭解本發明為達成既定目的所採取之技術、方法及功效，請參閱以下有關本發明之詳細說明、圖式，相信本發明之目的、特徵與特點，當可由此得以深入且具體之瞭解，然而所附圖式與附件僅提供參考與說明用，並非用來對本發明加以限制者。
1‧‧‧記憶體單元陣列
WL‧‧‧字元線
BL‧‧‧位元線
10‧‧‧記憶體單元
100‧‧‧基板
100a‧‧‧表面
AA‧‧‧主動區
101‧‧‧列
102‧‧‧行
103‧‧‧第一閘極凹槽
104‧‧‧第二閘極凹槽
110‧‧‧淺溝槽隔離結構
111‧‧‧溝槽
200‧‧‧電荷儲存元件
300‧‧‧第一凹入式存取元件
S‧‧‧源極
D‧‧‧汲極
310‧‧‧第一凹入式閘極結構
311‧‧‧閘極介電層
312‧‧‧閘極導電層
313‧‧‧絕緣帽
301‧‧‧第一耗乏區域
400‧‧‧隔離結構
410‧‧‧隔離溝槽障壁
420‧‧‧第二凹入式存取元件
421‧‧‧第二凹入式閘極結構
4211‧‧‧第二閘極介電層
4212‧‧‧第二閘極導電層
4213‧‧‧第二絕緣帽
d1、d2‧‧‧深度
BB‧‧‧剖線
圖1係本發明之記憶體單元陣列之俯視示意圖。
圖2係本發明之記憶體單元陣列之沿BB剖線的局部剖面示意圖。
請參考圖1與圖2，圖1係本發明之記憶體單元陣列1之俯視示意圖，而圖2係本發明之記憶體單元陣列1之沿BB剖線的局部剖面示意圖。記憶體單元陣列1包括複數個記憶體單元10、複數個字元線WL、複數個位元線BL以及複數個隔離結構400。
複數個記憶體單元10形成於基板100中，且配置成複數列101及複數行102。具體而言，各記憶體單元10分別位於基板100之複數個主動區AA之一。基板100可包括任何具半導體表面的半導體結構，例如可包括未摻雜或摻雜之矽晶圓。於本實施例中，基板100為具有P型摻雜質(dopant)之矽。基底包括記憶陣列區以及周邊電路區，為了簡化說明，此處僅以記憶陣列區作說明。如圖所示，基板100包括複數個主動區AA(active area)，複數個主動區AA以複數個列101及複數個行102的排列方式各以一定的節距排列而成。如圖所示，可在基板100中形成複數個淺溝槽隔離結構110(STI)以隔離二相鄰的列101。
詳細而言，淺溝槽隔離結構110具有延伸至基板100內的溝槽111，溝槽111可藉由蝕刻製程而形成。接著，可進而於溝槽111 內填入一層或多層材料，以形成淺溝槽隔離結構110，用以在主動區AA之間提供一實體障壁。於本實施例中，淺溝槽隔離結構110具有延伸至基板100內的溝槽111、氧化層襯墊(OX liner)、氮化矽襯墊(SiN liner)，介電材料層(SOD)以及高密度電漿層(HDP)。氧化層襯墊設置溝槽111內壁，氮化矽襯墊設置於氧化層襯墊上，作為蝕刻阻擋層。介電材料層設置於氮化矽襯墊上，介電材料層可為旋塗式介電材料並具有絕佳的填洞能力。高密度電漿層設置於介電材料層上，而氮化物層設置於高密度電漿層上。
值得一提的是，於本實施例中，還可在基板100中形成複數個淺溝槽隔離結構110以隔離二相鄰的行102。也就是說，在如圖所示的X方向上，相鄰的主動區AA的中間也形成有溝槽111，而淺溝槽隔離結構110可圍繞主動區AA。於本實施例中，主動區AA的長可為5至8F，寬可為0.6至1.2F，其與相鄰的主動區AA的長邊或寬邊的間隔可為0.5至1.2F。各記憶體單元10分別位於基板100之複數個主動區AA之一，也就是說，複數個記憶體單元10可配置成複數列101及複數行102。
如圖所示，字元線WL(word line)與位元線BL(bit line)相互垂直，同一主動區AA上有二條字元線WL通過，形成二記憶胞。一個位元線BL接觸插塞(bit line contact plug)可位於所述二記憶胞間，且位元線BL接觸插塞與位元線BL(bit line)電連接。值得一提的是，相鄰的主動區AA的中間也有一條字元線WL通過。
各記憶體單元10分別包括電荷儲存元件200以及第一凹入式(recessed)存取元件300。第一凹入式存取元件300自基板100的表面100a延伸至基板100內，用以將記憶體單元10連接至所述複數個字元線WL之一。電荷儲存元件200電連接至第一凹入式存取元件300，且電荷儲存元件200通過第一凹入式存取元件300以電連接至所述複數個位元線BL之一。於本實施例中，第一凹入式存取元件300為凹入式存取電晶體，而電荷儲存元件200為電 容結構。如圖所示，位於各主動區AA上的各記憶體單元10分別具有兩個電容器及兩個凹入式存取電晶體。
第一凹入式存取元件300具有第一凹入式閘極結構310，設置於主動區AA的基板100的一第一閘極凹槽103中。閘極介電層311設置於第一閘極凹槽103的槽底與槽壁上，閘極導電層312設置於閘極介電層311上，而絕緣帽313設置於閘極導電層312上。兩擴散區分別設置於第一凹入式閘極結構310二側的主動區AA的基板100中，以形成源極S以及汲極D。源極S、汲極D與第一凹入式閘極結構310界定第一凹入式存取元件300。第一凹入式閘極結構310可電性連接到一字元線WL，而第一凹入式存取元件300的源極S可電性連到一位元線BL。值得注意的是，第一凹入式存取元件300用以在基板100中引入第一耗乏區域301，且第一凹入式存取元件300可於基板100內之凹入周邊界定一電流路徑。
電荷儲存元件200的一端可電性連接到一參考電壓，所述參考電壓通常為記憶體電路之內部操作電壓的一半。電荷儲存元件200的另一端電性連接到第一凹入式閘極結構310的汲極D。於本實施例中，閘極介電層311包含氧化物，例如二氧化矽，閘極導電層312包含金屬或金屬矽化物，例如銅、金、鋁、矽化鎢、矽化鈦、矽化鈷或矽化鎢。絕緣帽313包含絕緣體，例如二氧化矽或氮化矽。
複數個隔離結構400形成於基板100中並延伸至基板100內，且鄰接主動區AA。隔離結構400包括隔離溝槽障壁410以及第二凹入式存取元件420，第二凹入式存取元件420設置於隔離溝槽障壁410中。如前所述，於本實施例中，還可在基板100中形成複數個淺溝槽隔離結構110以隔離二相鄰的行102，而複數個隔離結構400可分別形成於所述行102與行102之間的淺溝槽隔離結構110中。具體而言，可藉由蝕刻淺溝槽隔離結構110以形成 隔離結構400之隔離溝槽障壁410，藉此，第二凹入式存取元件420可形成於經蝕刻後的淺溝槽隔離結構110中。值得一提的是，於本實施例中，隔離結構400的深度d1大於第一凹入式存取元件300的深度d2。
第二凹入式存取元件420可為凹入式存取電晶體，而第二凹入式存取元件420具有第二凹入式閘極結構421。第二凹入式閘極結構421設置於具有淺溝槽隔離結構110的第二閘極凹槽104中。第二閘極介電層4211設置於第二閘極凹槽104的槽底與槽壁上，第二閘極導電層4212設置於第二閘極介電層4211上，而第二絕緣帽4213設置於第二閘極導電層4212上。第二凹入式閘極結構421可電性連接到一字元線WL，所述字元線WL通過兩相鄰的主動區AA中間。於本實施例中，第二閘極介電層4211包含氧化物，例如二氧化矽，第二閘極導電層4212包含金屬或金屬矽化物，例如銅、金、鋁、矽化鎢、矽化鈦、矽化鈷或矽化鎢。第二絕緣帽4213包含絕緣體，例如二氧化矽或氮化矽。
第二凹入式存取元件420用以在基板100中引入第二耗乏區域，藉此，由隔離結構400形成之第二耗乏區域與由記憶體單元10引入之第一耗乏區域301可相合併。因此，隔離結構400的第二凹入式存取元件420可在相鄰的主動區AA之間提供電障壁。另外，隔離結構400的隔離溝槽障壁410可在相鄰的主動區AA之間提供實體障壁。
以上所述僅為本發明的實施例，其並非用以限定本發明的專利保護範圍。任何熟習相像技藝者，在不脫離本發明的精神與範圍內，所作的更動及潤飾的等效替換，仍為本發明的專利保護範圍內。
10‧‧‧記憶體單元
100‧‧‧基板
100a‧‧‧表面
103‧‧‧第一閘極凹槽
104‧‧‧第二閘極凹槽
111‧‧‧溝槽
200‧‧‧電荷儲存元件
300‧‧‧第一凹入式存取元件
S‧‧‧源極
D‧‧‧汲極
310‧‧‧第一凹入式閘極結構
311‧‧‧閘極介電層
312‧‧‧閘極導電層
313‧‧‧絕緣帽
301‧‧‧第一耗乏區域
400‧‧‧隔離結構
410‧‧‧隔離溝槽障壁
420‧‧‧第二凹入式存取元件
421‧‧‧第二凹入式閘極結構
4211‧‧‧第二閘極介電層
4212‧‧‧第二閘極導電層
4213‧‧‧第二絕緣帽
d1、d2‧‧‧深度

Claims (10)

  1. 一種記憶體單元，包括：一基板，具有一表面；至少一電容結構；至少一第一凹入式存取電晶體，設置於該基板之一主動區，該第一凹入式存取電晶體自該表面延伸至該基板內，且電連接至該電容結構，其中該第一凹入式存取電晶體用以在該基板中引入一第一耗乏區域；以及一隔離結構，鄰接該主動區，且該隔離結構自該表面延伸至該基板內，其中該隔離結構包括一隔離溝槽障壁以及一第二凹入式存取電晶體，該第二凹入式存取電晶體設置於該隔離溝槽障壁中，該第二凹入式存取電晶體用以在該基板中引入一第二耗乏區域，且由該隔離結構形成之該第二耗乏區域與由該第一凹入式存取電晶體引入之該第一耗乏區域相合併。
  2. 根據申請專利範圍第1項之記憶體單元，其中該電容結構為電容結構，該第一凹入式存取電晶體具有一第一凹入式閘極結構。
  3. 根據申請專利範圍第1項之記憶體單元，其中該第二凹入式存取電晶體具有一第二凹入式閘極結構。
  4. 根據申請專利範圍第1項之記憶體單元，其中該隔離結構的深度大於該第一凹入式存取電晶體的深度。
  5. 一種記憶體單元陣列，包括：複數個字元線；複數個位元線；以及複數個記憶體單元，形成於一基板中，且配置成複數列及複數行，其中各該記憶體單元分別位於該基板之複數個主動區之一，各該記憶體單元包括：至少一第一凹入式存取電晶體，延伸至該基板內，該第一凹入式存取電晶體用以將該記憶體單元連接至該些字元線之一，其 中該第一凹入式存取電晶體用以在該基板中引入一第一耗乏區域；至少一電容結構，電連接至該第一凹入式存取電晶體，該電容結構通過該第一凹入式存取電晶體以電連接至該些位元線之一；以及複數個隔離結構，延伸至該基板內且鄰接該些主動區，其中各該隔離結構包括一隔離溝槽障壁以及一第二凹入式存取電晶體，該第二凹入式存取電晶體設置於該隔離溝槽障壁中，用以在該基板中引入一第二耗乏區域，且由該隔離結構形成之該第二耗乏區域與由該第一凹入式存取電晶體引入之該第一耗乏區域相合併。
  6. 一種記憶體單元陣列的製造方法，包括：在一基板上形成複數個記憶體單元，各該記憶體單元分別位於該基板之複數個主動區之一，其中各該記憶體單元包括一第一凹入式存取電晶體以及一電容結構，其中該第一凹入式存取電晶體用以在該基板中引入一第一耗乏區域；以及在該基板上形成複數個隔離結構，以隔離該些記憶體單元，其中該些隔離結構延伸至該基板內，各該隔離結構包括一隔離溝槽障壁以及一第二凹入式存取電晶體，該第二凹入式存取電晶體設置於該隔離溝槽障壁中，用以在該基板中引入一第二耗乏區域，且由該隔離結構形成之該第二耗乏區域與由該第一凹入式存取電晶體引入之該第一耗乏區域相合併。
  7. 根據申請專利範圍第6項之記憶體單元陣列的製造方法，其中在該基板上形成該些隔離結構之步驟包括：在相鄰兩該些主動區之間形成一淺溝槽隔離結構。
  8. 根據申請專利範圍第7項之記憶體單元陣列的製造方法，其中在該基板上形成該些隔離結構之步驟包括：在該些淺溝槽隔離結構中形成該第二凹入式存取電晶體。
  9. 根據申請專利範圍第6項之記憶體單元陣列的製造方法，其中該第二凹入式存取電晶體具有一第二凹入式閘極結構，該第二凹入式閘極結構電連接至一字元線。
  10. 根據申請專利範圍第6項之記憶體單元陣列的製造方法，其中該隔離結構的深度大於該第一凹入式存取電晶體的深度。
TW102110965A 2013-03-27 2013-03-27 記憶體單元、記憶體單元陣列及其製造方法 TWI531025B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW102110965A TWI531025B (zh) 2013-03-27 2013-03-27 記憶體單元、記憶體單元陣列及其製造方法
US13/921,260 US9070740B2 (en) 2013-03-27 2013-06-19 Memory unit, memory unit array and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102110965A TWI531025B (zh) 2013-03-27 2013-03-27 記憶體單元、記憶體單元陣列及其製造方法

Publications (2)

Publication Number Publication Date
TW201438143A TW201438143A (zh) 2014-10-01
TWI531025B true TWI531025B (zh) 2016-04-21

Family

ID=51619955

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102110965A TWI531025B (zh) 2013-03-27 2013-03-27 記憶體單元、記憶體單元陣列及其製造方法

Country Status (2)

Country Link
US (1) US9070740B2 (zh)
TW (1) TWI531025B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704872B1 (en) 2016-01-07 2017-07-11 Micron Technology, Inc. Memory device and fabricating method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890145A (en) * 1984-08-31 1989-12-26 Texas Instruments Incorporated dRAM cell and array
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法

Also Published As

Publication number Publication date
US9070740B2 (en) 2015-06-30
TW201438143A (zh) 2014-10-01
US20140291729A1 (en) 2014-10-02

Similar Documents

Publication Publication Date Title
US9947669B1 (en) Dynamic random access memory and method of manufacturing the same
US8716774B2 (en) Semiconductor device having a buried gate type MOS transistor and method of manufacturing same
US9236501B2 (en) Dummy bit line MOS capacitor and device using the same
US9613967B1 (en) Memory device and method of fabricating the same
TWI476902B (zh) ６ｆ動態隨機存取記憶體單元
US8558306B2 (en) Semiconductor device and method of manufacturing the same
US9472542B2 (en) DRAM arrays, semiconductor constructions and DRAM array layouts
TWI549260B (zh) 半導體結構
JP5583315B2 (ja) 半導体装置及びその製造方法
US9035368B2 (en) Semiconductor device
JP5596260B2 (ja) 半導体装置およびその製造方法
US20160086956A1 (en) Semiconductor device and method for manufacturing semiconductor device
CN111199975A (zh) 半导体装置
TWI497649B (zh) 埋入式字元線結構及其製造方法
KR100979362B1 (ko) 반도체 소자 및 그 제조 방법
US9960167B1 (en) Method for forming semiconductor device
US8735977B2 (en) Semiconductor device and method of fabricating the same
US20110079834A1 (en) Semiconductor integrated circuit device
TWI471947B (zh) 電晶體元件及其製造方法
KR101218904B1 (ko) 메모리 소자 및 이의 제조 방법
TWI652770B (zh) 半導體記憶體結構及其製備方法
TWI506766B (zh) 半導體電子元件結構及其製造方法
TWI531025B (zh) 記憶體單元、記憶體單元陣列及其製造方法
US9472495B2 (en) Semiconductor device and method of manufacturing the same
US20110170336A1 (en) DRAM Device and Manufacturing Method Thereof