KR100979362B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 플로팅 바디 트랜지스터의 제조 과정에서 랜딩 플러그의 상부보다 하부를 좁게 형성하여 펀치 스루 현상을 방지할 수 있는 방법과 그에 따라 제조된 반도체 기억 장치를 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 반도체기판 상부에 형성된 절연층 및 실리콘층 상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 사이 노출된 실리콘층을 제거하는 단계, 및 상기 게이트 패턴 사이를 매립하여 플러그를 형성하는 단계를 포함한다.
반도체, 메모리, 셀, 플로팅 바디

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치를 제조 방법에 관한 것으로, 특히 SOI 기판을 사용하여 고집적 반도체 기억 장치에 사용되는 플로팅 바디 트랜지스터 형성하는 공정에 관련된 기술이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역 시 집적도 향상에 큰 영향을 미친다.
반도체 기억 장치 중 전원이 인가된 상태에서 데이터를 기억할 수 있는 휘발성 기억 장치인 DRAM(Dynamic random access memory)을 예로 들면, 반도체 기억 장치 내 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 있다. 캐패시터를 포함하는 단위셀의 경우 “1”의 데이터가 저장되면 캐패시터와 트랜지스터 사이의 저장 노드(SN)에 임시 저장된 전하는 접합에서 발생하는 누설 전류 및 캐패시터의 특성으로 인한 누설 전류 등의 여러 누설 전류로 인해 시간이 지남에 따라 감소하게 된다. 이러한 이유로 DRAM은 정기적으로 단위셀들을 리프레쉬 해주어야 데이터가 소실되지 않을 수 있다.
이를 극복하기 위해, 단위셀 내 저장 노드(SN)에 많은 전하를 저장할 수 있도록 하기 위해 지금까지 캐패시터의 정전 용량 값(Cs)을 크게 하려고 노력하였다. 캐패시터의 정전 용량 값(Cs)을 크게 하기 위한 대표적인 방법으로서, 캐패시터의 절연막으로 사용하던 산화막을 질화된 산화막 등과 같이 유전 상수가 큰 절연 물질로 형성한 고유전막으로 변경하여 누설 전류를 줄이는 방안과 캐패시터의 정전 용량 값(Cs)을 크게 하기 위하여 2차원의 평면 구조를 가지던 캐패시터를 3차원의 실린더 구조, 트렌치 구조 등으로 형성하여 캐패시터의 양측 전극의 표면적을 증가시키는 방법이 제안되었다.
하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어드는 것은 불가피할 뿐만 아니라, 캐패시터 내 절연막을 구성하는 물질의 개발도 어려워졌다. 이에 따라 단위셀 내 저장 노드(SN)의 접합 저 항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상이 벌어졌다.
이를 개선하기 위해 제안된 개선된 반도체 기억 장치 내 단위셀은 플로팅 바디를 가지는 트랜지스터를 포함한다. 즉, 반도체 기억 장치가 단위셀에 종래에 데이터를 저장하기 위해 사용하였던 캐패시터를 포함하지 않고 단위셀 내 트랜지스터의 플로팅(floating)된 바디(body)에 데이터를 저장할 수 있도록 한 것이다.
플로팅 바디에 데이터를 저장하기 위해 워드 라인(Word Line)에 인가되는 전압 레벨을 트랜지스터의 일측 활성 영역에 연결된 비트 라인(Bit Line)에 인가되는 전압의 1/2 혹은 1/3 정도로 낮추어 핫 캐리어(hot carrier)가 많이 생성되도록 한다. "1"의 데이터가 입력되면 비트 라인의 접합 부위에서 다량 발생하는 핫 캐리어로 인해 발생한 전자(electron)들은 비트 라인 부위로 빠져나가고 그로 인해 발생한 홀(hole)은 플로팅 바디에 남아있도록 하는 것이다. 반대로 “0”에 대응하는 데이터가 전달되는 경우 비트 라인의 접합 부위에서 핫 캐리어가 발생하지 않으므로 플로팅 바디에 홀이 남지 않는다. 이렇게 저장된 홀은 읽기 동작에서 단위셀 내 트랜지스터의 문턱 전압을 낮추게 되며, 트랜지스터에 흐르는 전류를 증가시키는 역할을 한다. 즉, 홀이 트랜지스터의 플로팅 바디에 저장된 경우에는 저장되지 않은 경우에 비하여 더 큰 읽기 전류가 흐르게 되므로 단위셀에 “1”및 “0”중 어느 하나에 대응하는 데이터가 저장되어 있는지 구분할 수 있게 된다.
이러한 플로팅 바디 트랜지스터를 포함하는 반도체 기억 장치는 캐패시터가 불필요해짐에따라 집적도를 높일 수 있었지만, 종래 기술의 단위셀이 가지고 있던 단점과 유사하게 단위셀 내 트랜지스터의 플로팅 바디에 저장된 홀이 양도 시간이 지남에 따라 소스 라인(Source Line) 접합 또는 비트 라인 접합에 의한 누설전류 등에 의해 감소하는 것을 방지할 수 없다. 통상적으로, 소스 라인(SL)과 비트 라인(BL)을 연결하는 트랜지스터의 활성 영역은 연결되는 금속층과의 접합으로 인한 저항을 줄이기 위해 높은 농도의 불순물을 포함한다. 하지만, 트랜지스터의 활성 영역(즉, 소스 혹은 드레인 영역)이 매우 높은 농도의 불순물로 도핑되면, 활성 영역과 플로팅 바디간 누설 전류가 증가하게 된다. 이로 인해, 시간이 지나면 플로팅 바디(FB)에 저장된 홀의 양이 감소하기 쉽다. 특히, 이러한 누설 전류는 온도가 높아질수록 증가하기 때문에 고온에서 반도체 기억 장치의 단위셀에 저장된 데이터가 사라질 위험이 더 커진다.
도 1a 내지 1e는 일반적인 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 실리콘 활성영역(101) 상에 게이트 전극 및 게이트 전극을 보호하는 하드마스크를 포함하는 게이트 패턴(103)을 형성한다. 또한, 플로팅 바디 트랜지스터를 포함하는 반도체 기억 장치는 하부 절연 산화물층(102)과 하부 절연 산화물층(102) 상부에 형성된 실리콘 활성영역(101)을 포함하는 SOI(silicon-on-insultor) 웨이퍼를 사용하여 제조한다. 여기서, SOI 웨이퍼는 표면과 기층부 사이에 절연층을 인위적으로 형성시켜 기층부로부터의 영향을 제거하여 절연체 위에 형성된 고순도 실리콘층의 가공, 효율 및 특성을 대폭 향상시킨 웨이퍼이다. 이러한 SOI 웨이퍼는 절연체(열산화막)로 차단된 얇은 무결점 실리콘층을 제공하기 때문에 절연벽이나 웰(Well)형성 공정 등을 줄일 수 있어 제품 개발 및 생산기간과 비용이 줄어드는 장점이 있다. 또한, 일반적인 웨이퍼를 사용하는 기존의 장비를 그대로 사용하거나 오히려 불필요한 장비를 줄일 수 있어 설비투자에 대한 부담이 없다.
도 1b를 참조하면, 게이트 패턴(103)을 포함하는 구조물 상부에 층간 절연 산화막(Interlayer Dielectric, ILD)(104)을 형성한다.
도 1c를 참조하면, SAC(self-aligned contact) 형성을 위해 층간 절연막(104)을 에칭하여 콘택홀(105)을 생성하고, 콘택홀(205)을 형성하지 않은 곳에는 층간 절연막(104a)이 남도록 한다. 이때, 게이트 패턴(103) 사이에 노출된 실리콘 활성 영역(101)의 상부도 일부 에칭된다.
이후, 도 1d를 참조하면, 노출된 콘택홀(105)에 이온주입을 수행하여 랜딩 플러그 콘택(landing plug contact, LPC)(108)을 형성한다.
도 1e를 참조하면, 노출된 콘택홀(105)에 랜딩 플러그(LP)로 사용될 이온주입만큼의 고농도인 폴리실리콘(poly Si)막(109)을 증착한다. 폴리실리콘막(109)을 노출된 콘택홀(105)에 매립한 후 고온에서 확산 공정을 수행한다. 고온의 확산 공정을 수행하면 이온 주입으로 실리콘 활성 영역(101) 내 형성한 랜딩 플러그 콘택(108)이 하부 절연 산화물층(102)까지 종방향으로 확산하여 각각의 트랜지스터의 플로팅 바디가 서로 격리된다.
SOI 웨이퍼 상에 제조되는 플로팅 바디(floating body) 트랜지스터는 셀 패킹 밀도(cell packing density)를 최대화하기 위하여 STI 공정을 통해 형성한 소자 분리막을 통해 단위셀 간 분리하는 것보다 단일 액티브 영역 내에서 셀을 분리하는 것이 유리하다. 여기서, 셀 패킹 밀도(cell packing density)는 기억 장치의 길이(length), 면적(area), 혹은 부피(volume) 당 단위셀의 수를 의미하는 것으로, 셀 패킹 밀도를 최대화하는 경우, 최소 피처 크기(F) 제곱의 약 4배(4F2) 혹은 최소 피처 크기(F) 제곱의 약 6배(6F2)의 영역에 단위셀을 구현한다.
단위셀의 크기는 줄어든 반면, 플로팅 바디 트랜지스터가 데이터에 대응하여 플로팅 바디에 보다 많은 홀을 저장하기 위해서는 바디의 체적을 극대화하여야 한다. 트랜지스터의 바디를 최대한 크게 하기 위해서는 리세스 게이트(recess gate)를 가지는 3차원 트랜지스터보다 핀(Fin) 영역을 가지는 3차원 구조의 트랜지스터 혹은 평면적인 채널 영역을 가지는 트랜지스터가 바람직하다. 하지만, 트랜지스터의 전체 크기가 줄어드는 경우, 평면적인 채널 영역을 가지는 트랜지스터의 소스/드레인 영역간 거리가 줄어들어 펀치 스루(punch through) 현상이 발생하기 쉽고 이들을 방지하기 어렵다.
특히, 도 1e를 참조하면, 고농도의 폴리실리콘막(109)의 증착 후 고온의 확산 공정을 수행하는 경우 종방향으로의 확산뿐만 아니라 횡방향으로도 확산하여 확산 플러그(110)가 형성된다. 이때 횡방향으로의 확산으로 인해 각각의 트랜지스터의 바디의 체적이 줄어들게 되고, 실리콘 활성 영역(101) 내 형성된 플로팅 바디의 상부 혹은 하부에서 펀치 스루 현상이 발생하기 쉽다. 특히, 게이트 패턴(103)의 형성 시 채널 도핑 등을 통해 농도가 높아진 플로팅 바디의 상부보다 낮은 농도를 가지는 플로팅 바디의 하부에서 펀치 스루 현상이 잘 발생한다.
또한, 고온의 확산 공정을 수행한 후 펀치 스루 현상이 발생하지 않았더라도 횡방향의 확산으로 인해 플로팅 바디의 체적이 줄어드는 것은 불가피하다. 플로팅 바디의 체적이 줄어들면, 데이터에 대응하여 플로팅 바디에 축적될 수 있는 홀이 감소하게 된다. 이러한 플로팅 바디 효과의 감소는 곧 단위셀에 데이터를 오랫동안 저장할 수 있는 능력이 줄어들고 단위셀로부터 출력되는 데이터의 감지 마진(sensing margin)이 감소함을 의미한다. 즉, 반도체 기억 장치 내 단위셀의 동작 마진이 크게 감소한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 플로팅 바디 트랜지스터의 제조 과정에서 랜딩 플러그의 상부보다 하부를 좁게 형성하여 플로팅 바디의 체적이 줄어드는 것을 방지하고 플로팅 바디의 하부에 이온 주입을 통해 농도를 높임으로써 펀치 스루 현상을 방지할 수 있는 방법과 그에 따라 제조된 반도체 기억 장치를 제공한다.
본 발명은 반도체기판 상부에 형성된 절연층 및 실리콘층 상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 사이 노출된 실리콘층을 제거하는 단계, 및 상기 게이트 패턴 사이를 매립하여 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 노출된 실리콘층을 제거하는 단계는 상기 실리콘층의 일부를 식각하는 단계, 상기 게이트 패턴과 상기 실리콘층의 측벽에 스페이서를 형성하는 단계, 및 상기 절연층이 노출되도록 상기 스페이서 사이에 노출된 상기 실리콘층을 식각하는 단계를 포함한다.
바람직하게는, 상기 스페이서를 형성하는 단계는 상기 게이트 패턴 및 상기 실리콘층 상에 산화막을 형성하는 단계 및 상기 산화막을 전면 식각하여 상기 게이트 패턴 및 상기 실리콘층의 측벽에 산화막을 남기는 단계를 포함한다.
바람직하게는, 상기 게이트 패턴의 하부에 남은 상기 실리콘층은 상부보다 하부가 상기 스페이서의 두께 이상으로 더 넓게 형성되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 게이트 패턴을 포함하는 구조물 상부에 층간 절연막을 형성하는 단계; 및 상기 게이트 패턴 사이의 층간 절연막을 랜딩 콘택 마스크를 사용하여 식각하여 상기 실리콘층을 노출시키는 단계를 더 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은상기 실리콘층의 하부에 경사 주입 기법을 사용하여 이온 주입하는 단계를 더 포함한다.
또한, 본 발명은 기판의 일부를 식각하여 트랜치를 형성하고 상기 트랜치의 측벽에 보호막을 형성한 후 트랜치의 하부를 식각하여 트랜지스터의 플로팅 바디를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 기판은 절연층과 실리콘 활성영역을 포함하는 SOI(silicon-on-insultor) 웨이퍼인 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 기판 상에 게이트 패턴을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 트랜지스터의 플로팅 바디를 형성하는 단계는 상기 게이트 패턴 사이에 상기 실리콘층을 식각하는 단계, 상기 게이트 패턴 및 상기 실리콘층을 포함하는 구조물 상부에 보호막을 형성하는 단계, 상기 보호막을 식각하여 상기 게이트 패턴 및 상기 실리콘 활성영역의 측벽에 보호막을 남기는 단계, 및 노출된 상기 실리콘 활성영역을 제거하는 단계를 포함한다.
바람직하게는, 상기 보호막은 산화막인 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 플로팅 바디에 경사 주입 방식을 통해 불순물을 이온 주입하는 단계 및 상기 플로팅 바디 사이 랜딩 플러그를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 랜딩 플러그는 도전물질로 구성된 것을 특징으로 한다.
나아가, 본 발명은 셀 트랜지스터로서 게이트 패턴의 하부에 상부보다 하부가 넓은 형태를 가지는 플로팅 바디를 포함하는 플로팅 바디 트랜지스터를 포함하는 반도체 기억 장치를 제공한다.
바람직하게는, 상기 플로팅 바디의 하부에는 불순물의 농도가 높은 국부 도핑 영역이 형성되어 있는 것을 특징으로 한다.
바람직하게는, 상기 플로팅 바디는 절연층과 실리콘층을 포함하는 SOI(silicon-on-insultor) 웨이퍼 상에 실리콘 활성영역에 형성되는 것을 특징으로 한다.
바람직하게는, 상기 플로팅 바디의 양측은 도전물질과 접촉하고 있는 것을 특징으로 한다.
바람직하게는, 상기 양측의 도전물질은 각각 비트라인 및 소스라인과 연결되는 것을 특징으로 한다.
바람직하게는, 상기 플로팅 바디 트랜지스터는 전달되는 데이터가 '1'일 경우 핫 캐리어에 의해 발생하는 홀을 저장하는 것을 특징으로 한다.
바람직하게는, 상기 플로팅 바디의 측면은 사면(斜面)인 것을 특징으로 한다.
본 발명은 반도체 기억 장치 내 플로팅 바디 단위셀에서 바디의 체적이 줄어드는 것을 방지하고 바디의 하부에 이온 주입을 함으로써 펀치 스루 현상을 방지할 수 있는 장점이 있다.
또한, 본 발명은 플로팅 바디 단위셀의 활성영역과 랜딩 플러그 사이의 접합 면적의 증가로 접합 저항을 줄일 수 있어 반도체 기억 장치의 소비 전력을 줄일 수 있고, 단위셀의 크기를 줄일 수 있어 반도체 기억 장치의 집적도를 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 2g는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 실리콘 활성영역(201) 상에 게이트 전극 및 게이트 전극을 보호하는 하드마스크를 포함하는 게이트 패턴(203)을 형성한다. 도시되지 않았지만, 게이트 패턴(203) 간 분순물을 도핑하여 LDD(Lightly Doped Drain)영역을 형성한다. 또한, 본 발명의 일 실시예에 따른 플로팅 바디 트랜지스터를 포함하는 반도체 기억 장치는 하부 절연 산화물층(202)과 하부 절연 산화물층(202) 상부에 형성된 실리콘 활성영역(201)을 포함하는 SOI(silicon-on-insultor) 웨이퍼를 사용하여 제조한다.
도 2b를 참조하면, 게이트 패턴(203)을 포함하는 구조물 상부에 층간 절연 산화막(Interlayer Dielectric, ILD)(204)을 형성한다.
도 2c를 참조하면, SAC(self-aligned contact) 형성을 위해 랜딩 콘택 마스크로 층간 절연막(204)을 에칭하여 콘택홀(205)을 생성하고, 콘택홀(205)을 형성하지 않은 곳에는 층간 절연막(204a)이 남도록 한다. 이때, 게이트 패턴(203) 사이에 노출된 실리콘 활성 영역(201)의 상부도 일부 에칭된다. 특히, 실리콘 활성 영역(201)이 식각되는 정도를 종래보다 더 깊게 한다.
이후, 도 2d를 참조하면, 종래와 달리 본 발명에서는 콘택홀(205)에 의해 노출된 게이트 패턴(203), 실리콘 활성영역(201) 및 남아있는 층간 절연막(204a)에 산화막(206)을 형성한다.
도 2e를 참조하면, 패턴에 스페이서를 형성하는 경우와 같이 산화막(206)을 전면 식각하여, 층간 절연막(204a)의 상부, 게이트 패턴(203)의 상부 및 실리콘 활성영역(201)의 상부에 형성된 산화막(206)을 제거하고 층간 절연막(204a), 게이트 패턴(203) 및 실리콘 활성영역(201)의 측벽에 스페이서인 산화막(206)이 남도록 한다. 이후, 게이트 패턴(203)의 측벽에 남아있는 산화막(206) 사이 노출된 실리콘 활성영역(201)을 하부 절연 산화물층(202)이 노출될 때까지 식각하여 랜딩 플러그 형성 영역(207)을 형성한다. 이때, 게이트 패턴(203)의 하부에 남은 실리콘 활성영역(201)은 사다리꼴 모양으로 상부보다는 하부가 더 넓은 형태를 가진다. 이는 좁은 패턴 사이에 증착된 물질을 에칭할 때 일반적으로 일어나는 것으로 수직으로 식각할 필요가 없으며, 하부 절연 산화물층(202)이 노출되어 각 게이트 패턴(203)의 하부에 남은 실리콘 활성 영역(201)이 분리되는 것으로 충분하다. 특히, 실리콘 활성영역(201)의 측벽 경사가 완만할수록 트랜지스터의 플로팅 바디의 체적이 커진다.
도 2f를 참조하면, 게이트 패턴(203), 실리콘 활성영역(201) 및 남아있는 층간 절연막(204a)에 남아있는 산화막(206)을 제거한 후 플로팅 바디의 하부 영역에 해당하는 실리콘 활성영역(201)의 하부에 이온 주입을 수행하여 국부도핑 영역(208)을 형성한다. 이때 이온 주입은 경사 주입 기법(tilt ion implantation)을 사용하여, 실리콘 활성영역(201)의 하부에 국부적으로 도핑(halo doping)한다. 여기서, 국부도핑 영역(halo-implant area)은 트랜지스터의 크기가 작아지면서 소스/드레인 사이의 거리가 줄어들어 펀치 스루 현상이 일어나는 것을 방지하기 위해 트랜지스터의 소스/드레인 영역의 인근에 불순물을 도핑한 영역을 의미한다.
이러한 과정을 통해, 본 발명은 게이트 패턴(203) 하부에 플로팅 바디로서 형성한 실리콘 활성영역(201)은 상부보다 하부가 더 넓게 형성할 수 있어 상대적으로 불순물의 농도가 낮은 실리콘 활성영역(201)의 하부에서 일어나는 펀치 스루 현상을 예방할 수 있다. 아울러, 본 발명은 경사 주입 기법을 통한 이온 주입으로 실리콘 활성영역(201)의 하부에 국부도핑 영역(208)을 형성함으로써 펀치 스루 현상을 방지할 수 있다.
이후, 도 2g를 참조하면, 랜딩 플러그 형성 영역(207)을 도전 물질인 폴리 실리콘으로 매립하여 랜딩 플러그(209)를 형성한다. 랜딩 플러그(209)의 형성 후 도전물질인 폴리 실리콘이 게이트 패턴(103) 사이에 증착되도록 한다. 이때, 랜딩 플러그(209)의 형성과정에서 폴리 실리콘은 실리콘 활성영역(201)에 횡방향으로 약간의 확산이 일어나 확산 플러그(210)가 형성된다.
종래의 경우, 도 1e를 참조하면, 실리콘 활성영역(101)에 형성된 랜딩 플러그(108) 상에 고농도의 폴리 실리콘(109)를 증착하고 고온에서 열처리를 통해 랜딩 플러그(108)를 하부 절연 산화물층(102)까지 확산하여 형성된 확산 플러그(110)를 통해 트랜지스터의 플로팅 바디를 서로 분리시켰다. 즉, 종래의 경우 고농도의 폴리 실리콘(109)으로 랜딩 플러그(108)를 형성하고 확산을 위한 고온의 열처리가 필수적이었다. 하지만, 본 발명에서는 트랜지스터의 플로팅 바디를 이미 분리하였기 때문에 이온 주입을 통한 랜딩 플러그(108)의 형성과정이 불필요할 뿐만 아니라 랜딩 플러그(209)를 형성하기 위한 폴리 실리콘이 고농도일 필요가 없다. 아울러, 본 발명에서는 폴리 실리콘의 증착과정에서 발생하는 확산이 아닌 랜딩 플러그(209)를 확산하기 위한 별도의 고온의 열처리를 통한 확산과정을 수행할 필요도 없다.
전술한 바와 같이, 본 발명에서는 랜딩 플러그의 형성을 위해 실리콘 활성 영역(201)을 두 단계에 걸쳐 식각함으로써 플로딩 바디로 사용되는 실리콘 형성영역(201)의 상부보다 하부가 더 넓게 형성되도록 한다. 이를 통해, 플로팅 바디 내발생하는 펀치 스루 현상을 예방할 수 있다. 아울러, 하부 절연 산화물층(202)이 노출될 때까지 실리콘 활성영역(201)을 식각함으로써, 실리콘 활성영역(201)의 두께를 감소시킬 필요없이 각 트랜지스터 간 플로팅 바디를 분리시키는 것이 가능하다.
아울러, 본 발명에서는 랜딩 플러그(209)가 하부 절연 산화물층(202)까지 깊 게 형성되고 랜딩 플러그 영역(207) 내 실리콘 활성영역(201)을 제거함에 따라 랜딩 플러그(209) 형성을 위한 이온 주입과정이 불필요해졌다. 또한, 본 발명에서는 하부 절연 산화물층(202)까지 형성된 랜딩 플러그(209)로 인해 플로팅 바디인 실리콘 활성영역(201)과 접합면이 증가하여 접합 저항이 줄어든다.
또한, 본 발명에서는 게이트 패턴(103)의 하부에 위치한 사다리꼴 형태의 실리콘 활성영역(201)의 측면의 기울어짐으로 인해 경사 주입 기법의 효과가 증대된다. 이는 좁은 간격의 게이트 패턴(103)으로 인해 이온 주입의 경사각(tilt angle)에 한계가 있지만 실리콘 활성영역(201)의 측면이 기울어진 정도만큼 이온 주입의 경사각의 한계가 증가하는 효과를 얻을 수 있기 때문이다.
따라서, 펀치 스루 현상을 방지할 수 있는 특성을 가진 본 발명의 일 실시예에 따라 제조된 반도체 기억 장치 내 플로팅 트랜지스터는 보다 더 작은 크기로 형성할 수 있게 된다. 즉, 플로팅 바디 트랜지스터의 크기를 줄일수록 높아졌던 펀치 스루 현상이 발생할 가능성을 낮출 수 있기 때문에 종래보다 더 작은 크기의 플로팅 바디 트랜지스터의 제조가 가능하다.
전술한 제조 방법에 의해 제조된 반도체 기억 장치는 셀 트랜지스터로서 게이트 패턴의 하부에 상부보다 하부가 넓은 형태를 가지는 플로팅 바디를 포함하는 플로팅 바디 트랜지스터를 포함한다. 종래의 반도체 기억 장치 내 단위셀은 하나의 트랜지스터와 하나의 캐패시터를 포함하지만, 본 발명에 따른 반도체 기억 장치 내 단위셀은 캐패시터 없이 플로팅 바디 트랜지스터를 포함한다. 플로팅 바디 트랜지스터는 전달되는 데이터가 '1'일 경우 핫 캐리어에 의해 발생하는 홀을 저장하는 것을 특징으로 하고, 저장된 데이터가 '0'일 때와 '1'일 때 플로팅 바디에 저장된 홀의 유무에 따라 트랜지스터의 채널을 통해 흐르는 전하의 양의 차이를 이용하여 데이터를 감지 증폭한다.
구체적으로 살펴보면, 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디의 하부에는 불순물의 농도가 높은 국부 도핑 영역(208)이 형성되어 있다. 또한, 플로팅 바디는 절연층(202)과 실리콘 활성영역(201)을 포함하는 SOI(silicon-on-insultor) 웨이퍼 상에 실리콘 활성영역(201)에 형성된다. 플로팅 바디의 양측은 도전물질과 접촉하고 있으며, 양측의 도전물질은 각각 비트라인 및 소스라인과 연결된다.
특히, 전술한 두 번의 식각 과정을 통해 형성한 본 발명의 일 실시에에 따른 반도체 기억 장치 내 플로팅 바디의 측면은 사면(斜面)이다. 플로팅 바디의 상부보다 하부가 넓게 형성되어 있어 플로팅 바디의 양측인 소스/드레인 영역 간 펀치 스루 현상을 방지할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 1e는 일반적인 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 2g는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

Claims (20)

  1. 반도체기판 상부에 형성된 절연층 및 실리콘층 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 사이 노출된 실리콘층을 제거하여 상기 절연층을 노출시키는 단계; 및
    노출된 상기 절연층 상에 상기 게이트 패턴 사이를 매립하여 플러그를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 노출된 실리콘층을 제거하는 단계는
    상기 실리콘층의 일부를 식각하는 단계;
    상기 게이트 패턴과 상기 실리콘층의 측벽에 스페이서를 형성하는 단계; 및
    상기 절연층이 노출되도록 상기 스페이서 사이에 노출된 상기 실리콘층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 스페이서를 형성하는 단계는
    상기 게이트 패턴 및 상기 실리콘층 상에 산화막을 형성하는 단계; 및
    상기 산화막을 전면 식각하여 상기 게이트 패턴 및 상기 실리콘층의 측벽에 산화막을 남기는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 게이트 패턴의 하부에 남은 상기 실리콘층은 상부보다 하부가 상기 스페이서의 두께 이상으로 더 넓게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 게이트 패턴 및 상기 실리콘층 상에 층간 절연막을 형성하는 단계; 및
    상기 게이트 패턴 사이의 층간 절연막을 랜딩 콘택 마스크를 사용하여 식각하여 상기 실리콘층을 노출시키는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 노출된 실리콘층을 제거한 후 남아있는 상기 실리콘층의 하부에 경사 주입 기법을 사용하여 이온 주입하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  7. 기판의 일부를 식각하여 트랜치를 형성하고 상기 트랜치의 측벽에 보호막을 형성한 후 트랜치의 하부를 식각하여 트랜지스터의 플로팅 바디를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 기판은 절연층과 실리콘 활성영역을 포함하는 SOI(silicon-on-insultor) 웨이퍼인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 플로팅 바디를 형성하기 전, 상기 기판 상에 게이트 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 트랜지스터의 플로팅 바디를 형성하는 단계는
    상기 게이트 패턴 사이에 상기 실리콘 활성영역의 일부를 식각하는 단계;
    상기 게이트 패턴 및 남아있는 상기 실리콘 활성영역 상에 보호막을 형성하는 단계;
    상기 보호막을 식각하여 상기 게이트 패턴 및 상기 실리콘 활성영역의 측벽에 보호막을 남기는 단계; 및
    노출된 상기 실리콘 활성영역을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 보호막은 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제7항에 있어서,
    상기 플로팅 바디에 경사 주입 방식을 통해 불순물을 이온 주입하는 단계; 및
    상기 플로팅 바디 사이에 랜딩 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 랜딩 플러그는 도전물질로 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. SOI(silicon-on-insultor) 기판 내 절연층 상부의 실리콘층에 상부보다 하부가 넓은 형태를 가지는 플로팅 바디를 포함하는 플로팅 바디 트랜지스터를 포함하는 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 플로팅 바디의 하부에는 상기 플로팅 바디의 다른 영역보다 불순물의 농도가 높은 국부 도핑 영역이 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 플로팅 바디 트랜지스터는 상기 플로팅 바디 상에 형성된 게이트 패턴을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 플로팅 바디의 양측은 도전물질과 접촉하고 있는 것을 특징으로 하는 반도체 기억 장치.
  18. 제17항에 있어서,
    상기 양측의 도전물질은 각각 비트라인 및 소스라인과 연결되는 것을 특징으로 하는 반도체 기억 장치.
  19. 제14항에 있어서,
    상기 플로팅 바디 트랜지스터는 전달되는 데이터가 '1'일 경우 핫 캐리어에 의해 발생하는 홀을 저장하는 것을 특징으로 하는 반도체 기억 장치.
  20. 제14항에 있어서,
    상기 플로팅 바디의 측면은 사면(斜面)인 것을 특징으로 하는 반도체 기억 장치.
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