JP3103900B2 - 半導体メモリ - Google Patents

半導体メモリ

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JP3103900B2 JP03155512A JP15551291A JP3103900B2 JP 3103900 B2 JP3103900 B2 JP 3103900B2 JP 03155512 A JP03155512 A JP 03155512A JP 15551291 A JP15551291 A JP 15551291A JP 3103900 B2 JP3103900 B2 JP 3103900B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体メモリに関
し、特に、いわゆるSOI構造のダイナミック半導体メ
モリに関するものである。
【0002】
【従来の技術】近年、MOSダイナミックRAMにおい
ては、高集積化に伴いメモリセルのサイズが縮小される
につれて、α線によるメモリセルのデータの消失、すな
わちソフトエラーの防止が重要な課題となっている。そ
こで、このα線によるソフトエラーを防止するために、
多くの新しいメモリセル構造が提案されている。
【0003】
【発明が解決しようとする課題】しかし、α線によるソ
フトエラーを防止するために従来提案されているメモリ
セル構造は、いずれもその実現に要するプロセスが複雑
であり、しかもこの複雑さはメモリセルのサイズの縮小
とともに増してしまうという問題があった。なお、特開
昭59−188167号公報においては、nウエルとそ
の上に形成されたシリサイド層とのショットキー接合部
に電荷を面状に蓄積するようにしたMOSダイナミック
RAMが開示されている。
【0004】この発明は、上記課題を解決するためにな
されたもので、α線によるソフトエラーに対する耐性が
高く、しかも比較的簡単なプロセスで製造することがで
きる半導体メモリを提供することを目的とする。この発
明の他の目的は、高速動作が可能な半導体メモリを提供
することにある。
【0005】
【課題を解決するための手段】上記目的を達成するため
に、この発明の半導体メモリは、絶縁体(4、3)上に
形成され、第1の厚さを有する部分(5a)及び第1の
厚さよりも大きい第2の厚さを有する部分(5b)を有
する単結晶半導体層(5)と、単結晶半導体層(5)の
第2の厚さを有する部分(5b)の上に形成され、単結
晶半導体層(5)とショットキー接合を形成するワード
線(WL、WL´)と、単結晶半導体層(5)の第1の
厚さを有する部分(5a)に電気的に接続されたビット
線(BL)とを具備する。
【0006】
【作用】上述のように構成されたこの発明の半導体メモ
リによれば、絶縁体(4、3)上に形成された単結晶半
導体層(5)のうち第2の厚さを有する部分(5b)を
三次元的な電荷蓄積領域として用いるとともに、この部
分(5b)の単結晶半導体層(5)とワード線(WL、
WL´)とにより形成されるショットキーゲートFET
(MESFET)をアクセストランジスタとして用い
て、電荷蓄積領域の電荷の出し入れを行うことができ
る。すなわち、この発明の半導体メモリにおいては、単
結晶半導体層(5)のうち第2の厚さを有する部分(5
b)から成る電荷蓄積領域と、単結晶半導体層(5)と
ワード線(WL、WL´)とにより形成されるMESF
ETとによりメモリセルが形成される。
【0007】この場合、このメモリセルは、絶縁体
(4、3)上に形成された単結晶半導体層(5)、すな
わちSOIにより形成されているので、本質的にα線に
よるソフトエラーに対する耐性が高い。また、このSO
I構造においては、寄生容量が極めて少ないため高速動
作が可能であり、しかもアクセストランジスタとして用
いられるMESFETは、従来のMOSダイナミックR
AMにおいてアクセストランジスタとして用いられてい
るMOSFETに比べて高速動作が可能である。さら
に、このようなSOI構造の半導体メモリは、半導体基
板の貼り合わせ技術を用いたSOI構造の形成方法と同
様な方法により、比較的簡単なプロセスで製造すること
ができる。
【0008】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。図1はこの
発明の一実施例によるダイナミックRAMの平面図、図
2は図1の2−2線に沿っての断面図である。図1及び
図2において、符号1はシリコン(Si)基板、2は多結
晶Si膜、3は例えば厚いSiO2 膜、4は薄いSiO2 膜、
5は例えばn型の島状の単結晶Si層を示す。
【0009】単結晶Si層5は長方形状の平面形状及び逆
U字状の断面形状を有し、後述のビット線BLのコンタ
クト部となるその中央部5aは厚さが小さく、その両側
の部分5bは中央部5aに比べて厚さが大きくなってい
る。また、この単結晶Si層5の中央部5aには、例えば
+ 型の拡散層6が形成されている。
【0010】WL、WL´はワード線を示す。これらの
ワード線WL、WL´は、単結晶Si層5の両側の厚さが
大きい部分5bの上をそれぞれ通るように形成されてい
る。この場合、これらのワード線WL、WL´のそれぞ
れと単結晶Si層5とによりショットキー接合が形成され
ている。これらのワード線WL、WL´の材料として
は、単結晶Si層5とショットキー接合を形成することが
できる材料、例えば高融点金属や高融点金属シリサイド
(例えば、白金シリサイド(PtSi))などが用いられ
る。
【0011】符号7は例えばSiO2 膜やリンシリケート
ガラス(PSG)膜のような層間絶縁膜を示す。この層
間絶縁膜7には、拡散層6の上の部分にコンタクトホー
ルCが形成されている。BLはビット線を示す。このビ
ット線BLは、コンタクトホールCを通じて拡散層6に
オーミックコンタクトしている。このビット線BLは、
例えばアルミニウム(Al)膜により形成される。
【0012】この実施例においては、単結晶Si層5の厚
い部分5bが電荷蓄積領域として用いられる。一方、こ
の厚い部分5bの単結晶Si層5とその上に形成されたワ
ード線WLまたはワード線WL´とにより形成されるM
ESFETがアクセストランジスタとして用いられる。
そして、この単結晶Si層5の厚い部分5bから成る1個
の電荷蓄積領域と、その上の部分に形成された1個のM
ESFETとにより、1個のメモリセルが形成されてい
る。この場合、Si基板1及び多結晶Si膜2がセルプレー
トとして用いられ、このSi基板1及び多結晶Si膜2とSi
2 膜3、4と単結晶Si層5の厚い部分5bとによりキ
ャパシタが形成されている。このキャパシタの容量は、
SiO2 膜3、4の膜厚を変えることにより制御すること
ができる。
【0013】次に、上述のように構成されたこの実施例
によるダイナミックRAMの製造方法について説明す
る。まず、図3に示すように、n型のSi基板11上に例
えばSiO2 膜から成るマスク12を形成する。このマス
ク12は、素子分離領域及び単結晶Si層5の中央部5a
に対応する部分が開口された形状を有する。図3中の寸
法a、b、cは、それぞれ単結晶Si層5の中央部5aの
幅、単結晶Si層5の厚い部分5bの幅及び素子分離領域
の幅に対応する。これらの寸法a、b、cの一例を挙げ
ると、a=1.5μm、b=1.0μm、c=0.5μ
mである。
【0014】次に、このマスク12を用いてSi基板11
を例えば反応性イオンエッチング(RIE)法により基
板表面に対して垂直方向にエッチングする。このエッチ
ングは、単結晶Si層5の厚い部分5bの厚さと中央部5
aの厚さとの差に相当する深さまで行う。これによっ
て、図4に示すように、長方形状の断面形状を有する溝
11a、11bがSi基板11に形成される。これらの溝
11a、11bの深さは、例えば0.3〜1.0μmで
ある。
【0015】次に、図5に示すように、少なくとも溝1
1aの底部を覆うように、例えばSiO2 膜から成るマス
ク13を形成する。次に、このマスク13と先に形成さ
れたマスク12とを用いてSi基板11を再びRIE法に
より基板表面に対して垂直方向にエッチングする。この
エッチングは、単結晶Si層5の中央部5aの厚さに相当
する深さだけ、例えば0.1〜0.2μmだけ行う。こ
れによって、図6に示すように、溝11bの深さは、単
結晶Si層5の厚い部分5bの厚さと等しくなる。
【0016】次に、図7に示すように、マスク12、1
3をエッチング除去する。次に、図8に示すように、Si
基板11の表面に熱酸化法により薄いSiO2 膜4を形成
する。次に、図9に示すように、CVD法によりSi基板
11の全面にSiO2 膜3を厚く形成して溝11a、11
bを埋め、さらにこのSiO2 膜3上にCVD法により多
結晶Si膜2を厚く形成した後、この多結晶Si膜2の表面
の平坦化及び研磨を行う。
【0017】次に、図10に示すように、この多結晶Si
膜2の平坦化及び研磨された表面にSi基板1を貼り合わ
せる。次に、Si基板11をその裏面(多結晶Si膜2と反
対側の主面)側から、SiO2 膜4が露出するまで研磨す
る。この研磨時には、SiO2 膜4が研磨ストッパーとし
て働く。このようにして、図11に示すように、Si基板
11の一部から成る島状の単結晶Si層5がSiO2 膜4、
3上に形成され、SOI構造が形成される。なお、SiO
2 膜4上にさらにSi3 4 膜を形成し、これらのSi3
4 膜及びSiO2 膜4を二段構造の研磨ストッパーとして
用いることも可能である。
【0018】次に、図12に示すように、単結晶Si層5
の中央部5aに例えばヒ素(As)のようなn型不純物を
高濃度にイオン注入し、さらに注入不純物の電気的活性
化を図るための熱処理を行って拡散層6を形成する。次
に、例えばスパッタ法や蒸着法により、単結晶Si層5と
ショットキー接合を形成することができる材料の膜を全
面に形成した後、この膜をエッチングにより所定形状に
パターニングしてワード線WL、WL´を形成する。
【0019】次に、図2に示すように、CVD法により
全面に層間絶縁膜7を形成した後、この層間絶縁膜7の
うち拡散層6の上側の部分をエッチング除去してコンタ
クトホールCを形成する。次に、例えばスパッタ法や蒸
着法により全面にAl膜を形成した後、このAl膜をエッチ
ングにより所定形状にパターニングして、コンタクトホ
ールCを通じて拡散層6にコンタクトしたビット線BL
を形成する。この後、パッシベーション膜(図示せず)
を全面に形成して、目的とするダイナミックRAMを完
成させる。
【0020】次に、この実施例によるダイナミックRA
Mの動作について説明する。今、図1及び図2におい
て、単結晶Si層5の厚い部分5bから成る電荷蓄積領域
と、この部分5bの単結晶Si層5とその上のワード線W
Lとにより形成されたMESFETとから成るメモリセ
ルに関してデータの読み出し及び書き込みを行う場合を
考える。
【0021】まず、書き込みを行う方法について説明す
る。ワード線WLが0Vにバイアスされている場合に
は、このワード線WLとのショットキー接合部における
単結晶Si層5中に形成される空乏層(図2において破線
で示す)の広がりは非常に小さい。この時には、ビット
線BLに印加される電圧は、n+ 型の拡散層6を介して
n型の単結晶Si層5の厚い部分5b、すなわち電荷蓄積
領域に容易に伝達される。
【0022】ここで、メモリセルにデータの書き込みを
行うためにビット線BLを正にバイアスすると、単結晶
Si層5の厚い部分5bから成る電荷蓄積領域からビット
線BL側に電子が移動し、その結果、この電荷蓄積領域
は電子の空乏状態となる。
【0023】このようにビット線BLを正にバイアスし
たままの状態でワード線WLを負にバイアスすると、シ
ョットキー接合部の空乏層は図2において二点鎖線で示
すように広がってSiO2 膜4に接触し、ピンチオフ状態
となる。この状態では、ビット線BLに印加される電圧
は、単結晶Si層5の厚い部分5b、すなわち電荷蓄積領
域に伝達されない。従って、この状態では、ビット線B
Lの電位が変化しても電荷蓄積領域内の電荷蓄積状態に
影響は生じない。
【0024】このようにして、電荷蓄積領域に電荷が蓄
積されていない状態が実現され、これがメモリセルに例
えばデータ“1”が書き込まれた状態である。この場合
には、電荷蓄積領域に電荷が蓄積された状態がデータ
“0”が書き込まれた状態となる。
【0025】次に、読み出し時には、ビット線BLをフ
ローティングとした状態で、ワード線WLを接地電位
(OV)としてピンチオフ状態を解除する。すると、ビ
ット線BLは、単結晶Si層5の厚い部分5bから成る電
荷蓄積領域内の電荷量に応じた電位となる。従って、こ
れによりビット線BLに流れる電流と基準ビット線を流
れる電流との差を従来のMOSダイナミックRAMと同
様にして検出することにより、メモリセルのデータを読
み出すことができる。図13に、5V電源を用いた場合
におけるこの実施例によるダイナミックRAMのタイミ
ング図の一例を示す。この図13はデータ“1”の書き
込み及び読み出しを行う場合についてのものであるが、
データ“0”の書き込み及び読み出しを行う場合につい
ても同様である。
【0026】以上のように、この実施例によるダイナミ
ックRAMによれば、メモリセルがSOI構造を有する
ので、α線によるソフトエラーに対する耐性が高い。ま
た、同様の理由でメモリセル部の寄生容量が極めて少な
く、しかもこのメモリセルにおいてアクセストランジス
タとして用いられるMESFETは本来高速動作が可能
なものである。従って、この実施例によるダイナミック
RAMは、高速動作が可能である。
【0027】さらに、この実施例によるダイナミックR
AMは、従来の半導体基板の貼り合わせ技術を用いたS
OI構造の形成方法と同様な方法により、比較的簡単な
プロセスで製造することができる。この実施例によるダ
イナミックRAMにおいては、メモリセルのサイズを6
4メガビットのダイナミックRAMに相当するサイズ、
例えば1.5μm×1.5μm=2.25μm2 程度と
することができる。従って、SOI構造を有する64メ
ガビットのダイナミックRAMを実現することができ
る。なお、この実施例によるダイナミックRAMにおい
て、ワード線WL、WL´を図2において一点鎖線で示
すように単結晶Si層5の中央部5aと重なるように形成
することも可能である。
【0028】図14はこの発明の他の実施例によるダイ
ナミックRAMを示す。図14に示すように、この実施
例によるダイナミックRAMにおいては、上記実施例に
よるダイナミックRAMと、単結晶Si層5の断面形状が
異なっている。すなわち、この実施例においては、単結
晶Si層5の両側の厚い部分5bは下側に向かって幅が広
くなっており、従って断面積が大きくなっている。その
他の構成は上記実施例と同様であるので説明を省略す
る。
【0029】この図14に示す実施例によれば、回路パ
ターンの寸法を同一とした場合、上記実施例に比べてメ
モリセルの電荷蓄積領域の体積を大きくすることがで
き、従ってその分だけ蓄積電荷量を大きくすることがで
きる。これによって、α線によるソフトエラーに対する
耐性を一層向上させることができる。
【0030】図15はこの発明のさらに他の実施例によ
るダイナミックRAMを示す。図15において、符号2
1は単結晶Si層、22はSiO2膜、23は単結晶Si層、
24はSiO2 膜、25は単結晶Si層を示す。この図15
に示す実施例においては、単結晶Si層21が実質的な電
荷蓄積領域となる。この場合、単結晶Si層21は、上記
実施例で述べたと同様なSi基板の貼り合わせ技術を利用
して形成することができる。また、単結晶Si層22は、
単結晶Si層21及びSiO2 膜4の全面にSiO2 膜22を
形成した後、このSiO2 膜22の所定部分をエッチング
により開口し、この開口された部分に単結晶Si膜23を
埋め込むことにより形成することができる。単結晶Si層
25も同様にして形成することができる。この図15に
示す実施例によっても、上記実施例と同様な利点を得る
ことができる。
【0031】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。例えば、図9に示す工程において、SiO2
膜3の膜厚を比較的小さめに選んで溝11aがこのSiO
2 膜3により完全に埋められないようにし、その後に多
結晶Si膜2を形成することにより、この多結晶Si膜2が
溝11aの内部にも形成されるようにすることも可能で
ある。
【0032】
【発明の効果】以上述べたように、この発明によれば、
α線によるソフトエラーに対する耐性が高く、高速動作
が可能であり、しかも比較的簡単なプロセスで製造する
ことができる半導体メモリを実現することができる。
【図面の簡単な説明】
【図1】この発明の一実施例によるダイナミックRAM
の要部を示す平面図である。
【図2】図1の2−2線に沿っての断面図である。
【図3】図1及び図2に示すダイナミックRAMの製造
方法を説明するための断面図である。
【図4】図1及び図2に示すダイナミックRAMの製造
方法を説明するための断面図である。
【図5】図1及び図2に示すダイナミックRAMの製造
方法を説明するための断面図である。
【図6】図1及び図2に示すダイナミックRAMの製造
方法を説明するための断面図である。
【図7】図1及び図2に示すダイナミックRAMの製造
方法を説明するための断面図である。
【図8】図1及び図2に示すダイナミックRAMの製造
方法を説明するための断面図である。
【図9】図1及び図2に示すダイナミックRAMの製造
方法を説明するための断面図である。
【図10】図1及び図2に示すダイナミックRAMの製
造方法を説明するための断面図である。
【図11】図1及び図2に示すダイナミックRAMの製
造方法を説明するための断面図である。
【図12】図1及び図2に示すダイナミックRAMの製
造方法を説明するための断面図である。
【図13】図1及び図2に示すダイナミックRAMのタ
イミング図の一例である。
【図14】この発明の他の実施例を説明するための断面
図である。
【図15】この発明のさらに他の実施例を説明するため
の断面図である。
【符号の説明】
1 Si基板 2 多結晶Si膜 3 SiO2 膜 4 SiO2 膜 5 単結晶Si層 6 拡散層 WL、WL´ ワード線 BL ビット線 11 Si基板 12、13 マスク

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 絶縁体上に形成され、第1の厚さを有す
    る部分及び上記第1の厚さよりも大きい第2の厚さを有
    する部分を有する単結晶半導体層と、上記単結晶半導体
    層の上記第2の厚さを有する部分の上に形成され、上記
    単結晶半導体層とショットキー接合を形成するワード線
    と、上記単結晶半導体層の上記第1の厚さを有する部分
    に電気的に接続されたビット線とを具備する半導体メモ
    リ。
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