JP3103900B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリに関
し、特に、いわゆるＳＯＩ構造のダイナミック半導体メ
モリに関するものである。
し、特に、いわゆるＳＯＩ構造のダイナミック半導体メ
モリに関するものである。
【０００２】
【従来の技術】近年、ＭＯＳダイナミックＲＡＭにおい
ては、高集積化に伴いメモリセルのサイズが縮小される
につれて、α線によるメモリセルのデータの消失、すな
わちソフトエラーの防止が重要な課題となっている。そ
こで、このα線によるソフトエラーを防止するために、
多くの新しいメモリセル構造が提案されている。
ては、高集積化に伴いメモリセルのサイズが縮小される
につれて、α線によるメモリセルのデータの消失、すな
わちソフトエラーの防止が重要な課題となっている。そ
こで、このα線によるソフトエラーを防止するために、
多くの新しいメモリセル構造が提案されている。
【０００３】
【発明が解決しようとする課題】しかし、α線によるソ
フトエラーを防止するために従来提案されているメモリ
セル構造は、いずれもその実現に要するプロセスが複雑
であり、しかもこの複雑さはメモリセルのサイズの縮小
とともに増してしまうという問題があった。なお、特開
昭５９−１８８１６７号公報においては、ｎウエルとそ
の上に形成されたシリサイド層とのショットキー接合部
に電荷を面状に蓄積するようにしたＭＯＳダイナミック
ＲＡＭが開示されている。
フトエラーを防止するために従来提案されているメモリ
セル構造は、いずれもその実現に要するプロセスが複雑
であり、しかもこの複雑さはメモリセルのサイズの縮小
とともに増してしまうという問題があった。なお、特開
昭５９−１８８１６７号公報においては、ｎウエルとそ
の上に形成されたシリサイド層とのショットキー接合部
に電荷を面状に蓄積するようにしたＭＯＳダイナミック
ＲＡＭが開示されている。
【０００４】この発明は、上記課題を解決するためにな
されたもので、α線によるソフトエラーに対する耐性が
高く、しかも比較的簡単なプロセスで製造することがで
きる半導体メモリを提供することを目的とする。この発
明の他の目的は、高速動作が可能な半導体メモリを提供
することにある。
されたもので、α線によるソフトエラーに対する耐性が
高く、しかも比較的簡単なプロセスで製造することがで
きる半導体メモリを提供することを目的とする。この発
明の他の目的は、高速動作が可能な半導体メモリを提供
することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明の半導体メモリは、絶縁体（４、３）上に
形成され、第１の厚さを有する部分（５ａ）及び第１の
厚さよりも大きい第２の厚さを有する部分（５ｂ）を有
する単結晶半導体層（５）と、単結晶半導体層（５）の
第２の厚さを有する部分（５ｂ）の上に形成され、単結
晶半導体層（５）とショットキー接合を形成するワード
線（ＷＬ、ＷＬ´）と、単結晶半導体層（５）の第１の
厚さを有する部分（５ａ）に電気的に接続されたビット
線（ＢＬ）とを具備する。
に、この発明の半導体メモリは、絶縁体（４、３）上に
形成され、第１の厚さを有する部分（５ａ）及び第１の
厚さよりも大きい第２の厚さを有する部分（５ｂ）を有
する単結晶半導体層（５）と、単結晶半導体層（５）の
第２の厚さを有する部分（５ｂ）の上に形成され、単結
晶半導体層（５）とショットキー接合を形成するワード
線（ＷＬ、ＷＬ´）と、単結晶半導体層（５）の第１の
厚さを有する部分（５ａ）に電気的に接続されたビット
線（ＢＬ）とを具備する。
【０００６】
【作用】上述のように構成されたこの発明の半導体メモ
リによれば、絶縁体（４、３）上に形成された単結晶半
導体層（５）のうち第２の厚さを有する部分（５ｂ）を
三次元的な電荷蓄積領域として用いるとともに、この部
分（５ｂ）の単結晶半導体層（５）とワード線（ＷＬ、
ＷＬ´）とにより形成されるショットキーゲートＦＥＴ
（ＭＥＳＦＥＴ）をアクセストランジスタとして用い
て、電荷蓄積領域の電荷の出し入れを行うことができ
る。すなわち、この発明の半導体メモリにおいては、単
結晶半導体層（５）のうち第２の厚さを有する部分（５
ｂ）から成る電荷蓄積領域と、単結晶半導体層（５）と
ワード線（ＷＬ、ＷＬ´）とにより形成されるＭＥＳＦ
ＥＴとによりメモリセルが形成される。
リによれば、絶縁体（４、３）上に形成された単結晶半
導体層（５）のうち第２の厚さを有する部分（５ｂ）を
三次元的な電荷蓄積領域として用いるとともに、この部
分（５ｂ）の単結晶半導体層（５）とワード線（ＷＬ、
ＷＬ´）とにより形成されるショットキーゲートＦＥＴ
（ＭＥＳＦＥＴ）をアクセストランジスタとして用い
て、電荷蓄積領域の電荷の出し入れを行うことができ
る。すなわち、この発明の半導体メモリにおいては、単
結晶半導体層（５）のうち第２の厚さを有する部分（５
ｂ）から成る電荷蓄積領域と、単結晶半導体層（５）と
ワード線（ＷＬ、ＷＬ´）とにより形成されるＭＥＳＦ
ＥＴとによりメモリセルが形成される。
【０００７】この場合、このメモリセルは、絶縁体
（４、３）上に形成された単結晶半導体層（５）、すな
わちＳＯＩにより形成されているので、本質的にα線に
よるソフトエラーに対する耐性が高い。また、このＳＯ
Ｉ構造においては、寄生容量が極めて少ないため高速動
作が可能であり、しかもアクセストランジスタとして用
いられるＭＥＳＦＥＴは、従来のＭＯＳダイナミックＲ
ＡＭにおいてアクセストランジスタとして用いられてい
るＭＯＳＦＥＴに比べて高速動作が可能である。さら
に、このようなＳＯＩ構造の半導体メモリは、半導体基
板の貼り合わせ技術を用いたＳＯＩ構造の形成方法と同
様な方法により、比較的簡単なプロセスで製造すること
ができる。
（４、３）上に形成された単結晶半導体層（５）、すな
わちＳＯＩにより形成されているので、本質的にα線に
よるソフトエラーに対する耐性が高い。また、このＳＯ
Ｉ構造においては、寄生容量が極めて少ないため高速動
作が可能であり、しかもアクセストランジスタとして用
いられるＭＥＳＦＥＴは、従来のＭＯＳダイナミックＲ
ＡＭにおいてアクセストランジスタとして用いられてい
るＭＯＳＦＥＴに比べて高速動作が可能である。さら
に、このようなＳＯＩ構造の半導体メモリは、半導体基
板の貼り合わせ技術を用いたＳＯＩ構造の形成方法と同
様な方法により、比較的簡単なプロセスで製造すること
ができる。
【０００８】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。図１はこの
発明の一実施例によるダイナミックＲＡＭの平面図、図
２は図１の２−２線に沿っての断面図である。図１及び
図２において、符号１はシリコン（Si）基板、２は多結
晶Si膜、３は例えば厚いSiＯ2 膜、４は薄いSiＯ2 膜、
５は例えばｎ型の島状の単結晶Si層を示す。
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。図１はこの
発明の一実施例によるダイナミックＲＡＭの平面図、図
２は図１の２−２線に沿っての断面図である。図１及び
図２において、符号１はシリコン（Si）基板、２は多結
晶Si膜、３は例えば厚いSiＯ2 膜、４は薄いSiＯ2 膜、
５は例えばｎ型の島状の単結晶Si層を示す。
【０００９】単結晶Si層５は長方形状の平面形状及び逆
Ｕ字状の断面形状を有し、後述のビット線ＢＬのコンタ
クト部となるその中央部５ａは厚さが小さく、その両側
の部分５ｂは中央部５ａに比べて厚さが大きくなってい
る。また、この単結晶Si層５の中央部５ａには、例えば
ｎ+ 型の拡散層６が形成されている。
Ｕ字状の断面形状を有し、後述のビット線ＢＬのコンタ
クト部となるその中央部５ａは厚さが小さく、その両側
の部分５ｂは中央部５ａに比べて厚さが大きくなってい
る。また、この単結晶Si層５の中央部５ａには、例えば
ｎ+ 型の拡散層６が形成されている。
【００１０】ＷＬ、ＷＬ´はワード線を示す。これらの
ワード線ＷＬ、ＷＬ´は、単結晶Si層５の両側の厚さが
大きい部分５ｂの上をそれぞれ通るように形成されてい
る。この場合、これらのワード線ＷＬ、ＷＬ´のそれぞ
れと単結晶Si層５とによりショットキー接合が形成され
ている。これらのワード線ＷＬ、ＷＬ´の材料として
は、単結晶Si層５とショットキー接合を形成することが
できる材料、例えば高融点金属や高融点金属シリサイド
（例えば、白金シリサイド（PtSi））などが用いられ
る。
ワード線ＷＬ、ＷＬ´は、単結晶Si層５の両側の厚さが
大きい部分５ｂの上をそれぞれ通るように形成されてい
る。この場合、これらのワード線ＷＬ、ＷＬ´のそれぞ
れと単結晶Si層５とによりショットキー接合が形成され
ている。これらのワード線ＷＬ、ＷＬ´の材料として
は、単結晶Si層５とショットキー接合を形成することが
できる材料、例えば高融点金属や高融点金属シリサイド
（例えば、白金シリサイド（PtSi））などが用いられ
る。
【００１１】符号７は例えばSiＯ2 膜やリンシリケート
ガラス（ＰＳＧ）膜のような層間絶縁膜を示す。この層
間絶縁膜７には、拡散層６の上の部分にコンタクトホー
ルＣが形成されている。ＢＬはビット線を示す。このビ
ット線ＢＬは、コンタクトホールＣを通じて拡散層６に
オーミックコンタクトしている。このビット線ＢＬは、
例えばアルミニウム（Al）膜により形成される。
ガラス（ＰＳＧ）膜のような層間絶縁膜を示す。この層
間絶縁膜７には、拡散層６の上の部分にコンタクトホー
ルＣが形成されている。ＢＬはビット線を示す。このビ
ット線ＢＬは、コンタクトホールＣを通じて拡散層６に
オーミックコンタクトしている。このビット線ＢＬは、
例えばアルミニウム（Al）膜により形成される。
【００１２】この実施例においては、単結晶Si層５の厚
い部分５ｂが電荷蓄積領域として用いられる。一方、こ
の厚い部分５ｂの単結晶Si層５とその上に形成されたワ
ード線ＷＬまたはワード線ＷＬ´とにより形成されるＭ
ＥＳＦＥＴがアクセストランジスタとして用いられる。
そして、この単結晶Si層５の厚い部分５ｂから成る１個
の電荷蓄積領域と、その上の部分に形成された１個のＭ
ＥＳＦＥＴとにより、１個のメモリセルが形成されてい
る。この場合、Si基板１及び多結晶Si膜２がセルプレー
トとして用いられ、このSi基板１及び多結晶Si膜２とSi
Ｏ2 膜３、４と単結晶Si層５の厚い部分５ｂとによりキ
ャパシタが形成されている。このキャパシタの容量は、
SiＯ2 膜３、４の膜厚を変えることにより制御すること
ができる。
い部分５ｂが電荷蓄積領域として用いられる。一方、こ
の厚い部分５ｂの単結晶Si層５とその上に形成されたワ
ード線ＷＬまたはワード線ＷＬ´とにより形成されるＭ
ＥＳＦＥＴがアクセストランジスタとして用いられる。
そして、この単結晶Si層５の厚い部分５ｂから成る１個
の電荷蓄積領域と、その上の部分に形成された１個のＭ
ＥＳＦＥＴとにより、１個のメモリセルが形成されてい
る。この場合、Si基板１及び多結晶Si膜２がセルプレー
トとして用いられ、このSi基板１及び多結晶Si膜２とSi
Ｏ2 膜３、４と単結晶Si層５の厚い部分５ｂとによりキ
ャパシタが形成されている。このキャパシタの容量は、
SiＯ2 膜３、４の膜厚を変えることにより制御すること
ができる。
【００１３】次に、上述のように構成されたこの実施例
によるダイナミックＲＡＭの製造方法について説明す
る。まず、図３に示すように、ｎ型のSi基板１１上に例
えばSiＯ2 膜から成るマスク１２を形成する。このマス
ク１２は、素子分離領域及び単結晶Si層５の中央部５ａ
に対応する部分が開口された形状を有する。図３中の寸
法ａ、ｂ、ｃは、それぞれ単結晶Si層５の中央部５ａの
幅、単結晶Si層５の厚い部分５ｂの幅及び素子分離領域
の幅に対応する。これらの寸法ａ、ｂ、ｃの一例を挙げ
ると、ａ＝１．５μｍ、ｂ＝１．０μｍ、ｃ＝０．５μ
ｍである。
によるダイナミックＲＡＭの製造方法について説明す
る。まず、図３に示すように、ｎ型のSi基板１１上に例
えばSiＯ2 膜から成るマスク１２を形成する。このマス
ク１２は、素子分離領域及び単結晶Si層５の中央部５ａ
に対応する部分が開口された形状を有する。図３中の寸
法ａ、ｂ、ｃは、それぞれ単結晶Si層５の中央部５ａの
幅、単結晶Si層５の厚い部分５ｂの幅及び素子分離領域
の幅に対応する。これらの寸法ａ、ｂ、ｃの一例を挙げ
ると、ａ＝１．５μｍ、ｂ＝１．０μｍ、ｃ＝０．５μ
ｍである。
【００１４】次に、このマスク１２を用いてSi基板１１
を例えば反応性イオンエッチング（ＲＩＥ）法により基
板表面に対して垂直方向にエッチングする。このエッチ
ングは、単結晶Si層５の厚い部分５ｂの厚さと中央部５
ａの厚さとの差に相当する深さまで行う。これによっ
て、図４に示すように、長方形状の断面形状を有する溝
１１ａ、１１ｂがSi基板１１に形成される。これらの溝
１１ａ、１１ｂの深さは、例えば０．３〜１．０μｍで
ある。
を例えば反応性イオンエッチング（ＲＩＥ）法により基
板表面に対して垂直方向にエッチングする。このエッチ
ングは、単結晶Si層５の厚い部分５ｂの厚さと中央部５
ａの厚さとの差に相当する深さまで行う。これによっ
て、図４に示すように、長方形状の断面形状を有する溝
１１ａ、１１ｂがSi基板１１に形成される。これらの溝
１１ａ、１１ｂの深さは、例えば０．３〜１．０μｍで
ある。
【００１５】次に、図５に示すように、少なくとも溝１
１ａの底部を覆うように、例えばSiＯ2 膜から成るマス
ク１３を形成する。次に、このマスク１３と先に形成さ
れたマスク１２とを用いてSi基板１１を再びＲＩＥ法に
より基板表面に対して垂直方向にエッチングする。この
エッチングは、単結晶Si層５の中央部５ａの厚さに相当
する深さだけ、例えば０．１〜０．２μｍだけ行う。こ
れによって、図６に示すように、溝１１ｂの深さは、単
結晶Si層５の厚い部分５ｂの厚さと等しくなる。
１ａの底部を覆うように、例えばSiＯ2 膜から成るマス
ク１３を形成する。次に、このマスク１３と先に形成さ
れたマスク１２とを用いてSi基板１１を再びＲＩＥ法に
より基板表面に対して垂直方向にエッチングする。この
エッチングは、単結晶Si層５の中央部５ａの厚さに相当
する深さだけ、例えば０．１〜０．２μｍだけ行う。こ
れによって、図６に示すように、溝１１ｂの深さは、単
結晶Si層５の厚い部分５ｂの厚さと等しくなる。
【００１６】次に、図７に示すように、マスク１２、１
３をエッチング除去する。次に、図８に示すように、Si
基板１１の表面に熱酸化法により薄いSiＯ2 膜４を形成
する。次に、図９に示すように、ＣＶＤ法によりSi基板
１１の全面にSiＯ2 膜３を厚く形成して溝１１ａ、１１
ｂを埋め、さらにこのSiＯ2 膜３上にＣＶＤ法により多
結晶Si膜２を厚く形成した後、この多結晶Si膜２の表面
の平坦化及び研磨を行う。
３をエッチング除去する。次に、図８に示すように、Si
基板１１の表面に熱酸化法により薄いSiＯ2 膜４を形成
する。次に、図９に示すように、ＣＶＤ法によりSi基板
１１の全面にSiＯ2 膜３を厚く形成して溝１１ａ、１１
ｂを埋め、さらにこのSiＯ2 膜３上にＣＶＤ法により多
結晶Si膜２を厚く形成した後、この多結晶Si膜２の表面
の平坦化及び研磨を行う。
【００１７】次に、図１０に示すように、この多結晶Si
膜２の平坦化及び研磨された表面にSi基板１を貼り合わ
せる。次に、Si基板１１をその裏面（多結晶Si膜２と反
対側の主面）側から、SiＯ2 膜４が露出するまで研磨す
る。この研磨時には、SiＯ2 膜４が研磨ストッパーとし
て働く。このようにして、図１１に示すように、Si基板
１１の一部から成る島状の単結晶Si層５がSiＯ2 膜４、
３上に形成され、ＳＯＩ構造が形成される。なお、SiＯ
2 膜４上にさらにSi3 Ｎ4 膜を形成し、これらのSi3Ｎ
4 膜及びSiＯ2 膜４を二段構造の研磨ストッパーとして
用いることも可能である。
膜２の平坦化及び研磨された表面にSi基板１を貼り合わ
せる。次に、Si基板１１をその裏面（多結晶Si膜２と反
対側の主面）側から、SiＯ2 膜４が露出するまで研磨す
る。この研磨時には、SiＯ2 膜４が研磨ストッパーとし
て働く。このようにして、図１１に示すように、Si基板
１１の一部から成る島状の単結晶Si層５がSiＯ2 膜４、
３上に形成され、ＳＯＩ構造が形成される。なお、SiＯ
2 膜４上にさらにSi3 Ｎ4 膜を形成し、これらのSi3Ｎ
4 膜及びSiＯ2 膜４を二段構造の研磨ストッパーとして
用いることも可能である。
【００１８】次に、図１２に示すように、単結晶Si層５
の中央部５ａに例えばヒ素（As）のようなｎ型不純物を
高濃度にイオン注入し、さらに注入不純物の電気的活性
化を図るための熱処理を行って拡散層６を形成する。次
に、例えばスパッタ法や蒸着法により、単結晶Si層５と
ショットキー接合を形成することができる材料の膜を全
面に形成した後、この膜をエッチングにより所定形状に
パターニングしてワード線ＷＬ、ＷＬ´を形成する。
の中央部５ａに例えばヒ素（As）のようなｎ型不純物を
高濃度にイオン注入し、さらに注入不純物の電気的活性
化を図るための熱処理を行って拡散層６を形成する。次
に、例えばスパッタ法や蒸着法により、単結晶Si層５と
ショットキー接合を形成することができる材料の膜を全
面に形成した後、この膜をエッチングにより所定形状に
パターニングしてワード線ＷＬ、ＷＬ´を形成する。
【００１９】次に、図２に示すように、ＣＶＤ法により
全面に層間絶縁膜７を形成した後、この層間絶縁膜７の
うち拡散層６の上側の部分をエッチング除去してコンタ
クトホールＣを形成する。次に、例えばスパッタ法や蒸
着法により全面にAl膜を形成した後、このAl膜をエッチ
ングにより所定形状にパターニングして、コンタクトホ
ールＣを通じて拡散層６にコンタクトしたビット線ＢＬ
を形成する。この後、パッシベーション膜（図示せず）
を全面に形成して、目的とするダイナミックＲＡＭを完
成させる。
全面に層間絶縁膜７を形成した後、この層間絶縁膜７の
うち拡散層６の上側の部分をエッチング除去してコンタ
クトホールＣを形成する。次に、例えばスパッタ法や蒸
着法により全面にAl膜を形成した後、このAl膜をエッチ
ングにより所定形状にパターニングして、コンタクトホ
ールＣを通じて拡散層６にコンタクトしたビット線ＢＬ
を形成する。この後、パッシベーション膜（図示せず）
を全面に形成して、目的とするダイナミックＲＡＭを完
成させる。
【００２０】次に、この実施例によるダイナミックＲＡ
Ｍの動作について説明する。今、図１及び図２におい
て、単結晶Si層５の厚い部分５ｂから成る電荷蓄積領域
と、この部分５ｂの単結晶Si層５とその上のワード線Ｗ
Ｌとにより形成されたＭＥＳＦＥＴとから成るメモリセ
ルに関してデータの読み出し及び書き込みを行う場合を
考える。
Ｍの動作について説明する。今、図１及び図２におい
て、単結晶Si層５の厚い部分５ｂから成る電荷蓄積領域
と、この部分５ｂの単結晶Si層５とその上のワード線Ｗ
Ｌとにより形成されたＭＥＳＦＥＴとから成るメモリセ
ルに関してデータの読み出し及び書き込みを行う場合を
考える。
【００２１】まず、書き込みを行う方法について説明す
る。ワード線ＷＬが０Ｖにバイアスされている場合に
は、このワード線ＷＬとのショットキー接合部における
単結晶Si層５中に形成される空乏層（図２において破線
で示す）の広がりは非常に小さい。この時には、ビット
線ＢＬに印加される電圧は、ｎ+ 型の拡散層６を介して
ｎ型の単結晶Si層５の厚い部分５ｂ、すなわち電荷蓄積
領域に容易に伝達される。
る。ワード線ＷＬが０Ｖにバイアスされている場合に
は、このワード線ＷＬとのショットキー接合部における
単結晶Si層５中に形成される空乏層（図２において破線
で示す）の広がりは非常に小さい。この時には、ビット
線ＢＬに印加される電圧は、ｎ+ 型の拡散層６を介して
ｎ型の単結晶Si層５の厚い部分５ｂ、すなわち電荷蓄積
領域に容易に伝達される。
【００２２】ここで、メモリセルにデータの書き込みを
行うためにビット線ＢＬを正にバイアスすると、単結晶
Si層５の厚い部分５ｂから成る電荷蓄積領域からビット
線ＢＬ側に電子が移動し、その結果、この電荷蓄積領域
は電子の空乏状態となる。
行うためにビット線ＢＬを正にバイアスすると、単結晶
Si層５の厚い部分５ｂから成る電荷蓄積領域からビット
線ＢＬ側に電子が移動し、その結果、この電荷蓄積領域
は電子の空乏状態となる。
【００２３】このようにビット線ＢＬを正にバイアスし
たままの状態でワード線ＷＬを負にバイアスすると、シ
ョットキー接合部の空乏層は図２において二点鎖線で示
すように広がってSiＯ2 膜４に接触し、ピンチオフ状態
となる。この状態では、ビット線ＢＬに印加される電圧
は、単結晶Si層５の厚い部分５ｂ、すなわち電荷蓄積領
域に伝達されない。従って、この状態では、ビット線Ｂ
Ｌの電位が変化しても電荷蓄積領域内の電荷蓄積状態に
影響は生じない。
たままの状態でワード線ＷＬを負にバイアスすると、シ
ョットキー接合部の空乏層は図２において二点鎖線で示
すように広がってSiＯ2 膜４に接触し、ピンチオフ状態
となる。この状態では、ビット線ＢＬに印加される電圧
は、単結晶Si層５の厚い部分５ｂ、すなわち電荷蓄積領
域に伝達されない。従って、この状態では、ビット線Ｂ
Ｌの電位が変化しても電荷蓄積領域内の電荷蓄積状態に
影響は生じない。
【００２４】このようにして、電荷蓄積領域に電荷が蓄
積されていない状態が実現され、これがメモリセルに例
えばデータ“１”が書き込まれた状態である。この場合
には、電荷蓄積領域に電荷が蓄積された状態がデータ
“０”が書き込まれた状態となる。
積されていない状態が実現され、これがメモリセルに例
えばデータ“１”が書き込まれた状態である。この場合
には、電荷蓄積領域に電荷が蓄積された状態がデータ
“０”が書き込まれた状態となる。
【００２５】次に、読み出し時には、ビット線ＢＬをフ
ローティングとした状態で、ワード線ＷＬを接地電位
（ＯＶ）としてピンチオフ状態を解除する。すると、ビ
ット線ＢＬは、単結晶Si層５の厚い部分５ｂから成る電
荷蓄積領域内の電荷量に応じた電位となる。従って、こ
れによりビット線ＢＬに流れる電流と基準ビット線を流
れる電流との差を従来のＭＯＳダイナミックＲＡＭと同
様にして検出することにより、メモリセルのデータを読
み出すことができる。図１３に、５Ｖ電源を用いた場合
におけるこの実施例によるダイナミックＲＡＭのタイミ
ング図の一例を示す。この図１３はデータ“１”の書き
込み及び読み出しを行う場合についてのものであるが、
データ“０”の書き込み及び読み出しを行う場合につい
ても同様である。
ローティングとした状態で、ワード線ＷＬを接地電位
（ＯＶ）としてピンチオフ状態を解除する。すると、ビ
ット線ＢＬは、単結晶Si層５の厚い部分５ｂから成る電
荷蓄積領域内の電荷量に応じた電位となる。従って、こ
れによりビット線ＢＬに流れる電流と基準ビット線を流
れる電流との差を従来のＭＯＳダイナミックＲＡＭと同
様にして検出することにより、メモリセルのデータを読
み出すことができる。図１３に、５Ｖ電源を用いた場合
におけるこの実施例によるダイナミックＲＡＭのタイミ
ング図の一例を示す。この図１３はデータ“１”の書き
込み及び読み出しを行う場合についてのものであるが、
データ“０”の書き込み及び読み出しを行う場合につい
ても同様である。
【００２６】以上のように、この実施例によるダイナミ
ックＲＡＭによれば、メモリセルがＳＯＩ構造を有する
ので、α線によるソフトエラーに対する耐性が高い。ま
た、同様の理由でメモリセル部の寄生容量が極めて少な
く、しかもこのメモリセルにおいてアクセストランジス
タとして用いられるＭＥＳＦＥＴは本来高速動作が可能
なものである。従って、この実施例によるダイナミック
ＲＡＭは、高速動作が可能である。
ックＲＡＭによれば、メモリセルがＳＯＩ構造を有する
ので、α線によるソフトエラーに対する耐性が高い。ま
た、同様の理由でメモリセル部の寄生容量が極めて少な
く、しかもこのメモリセルにおいてアクセストランジス
タとして用いられるＭＥＳＦＥＴは本来高速動作が可能
なものである。従って、この実施例によるダイナミック
ＲＡＭは、高速動作が可能である。
【００２７】さらに、この実施例によるダイナミックＲ
ＡＭは、従来の半導体基板の貼り合わせ技術を用いたＳ
ＯＩ構造の形成方法と同様な方法により、比較的簡単な
プロセスで製造することができる。この実施例によるダ
イナミックＲＡＭにおいては、メモリセルのサイズを６
４メガビットのダイナミックＲＡＭに相当するサイズ、
例えば１．５μｍ×１．５μｍ＝２．２５μｍ2 程度と
することができる。従って、ＳＯＩ構造を有する６４メ
ガビットのダイナミックＲＡＭを実現することができ
る。なお、この実施例によるダイナミックＲＡＭにおい
て、ワード線ＷＬ、ＷＬ´を図２において一点鎖線で示
すように単結晶Si層５の中央部５ａと重なるように形成
することも可能である。
ＡＭは、従来の半導体基板の貼り合わせ技術を用いたＳ
ＯＩ構造の形成方法と同様な方法により、比較的簡単な
プロセスで製造することができる。この実施例によるダ
イナミックＲＡＭにおいては、メモリセルのサイズを６
４メガビットのダイナミックＲＡＭに相当するサイズ、
例えば１．５μｍ×１．５μｍ＝２．２５μｍ2 程度と
することができる。従って、ＳＯＩ構造を有する６４メ
ガビットのダイナミックＲＡＭを実現することができ
る。なお、この実施例によるダイナミックＲＡＭにおい
て、ワード線ＷＬ、ＷＬ´を図２において一点鎖線で示
すように単結晶Si層５の中央部５ａと重なるように形成
することも可能である。
【００２８】図１４はこの発明の他の実施例によるダイ
ナミックＲＡＭを示す。図１４に示すように、この実施
例によるダイナミックＲＡＭにおいては、上記実施例に
よるダイナミックＲＡＭと、単結晶Si層５の断面形状が
異なっている。すなわち、この実施例においては、単結
晶Si層５の両側の厚い部分５ｂは下側に向かって幅が広
くなっており、従って断面積が大きくなっている。その
他の構成は上記実施例と同様であるので説明を省略す
る。
ナミックＲＡＭを示す。図１４に示すように、この実施
例によるダイナミックＲＡＭにおいては、上記実施例に
よるダイナミックＲＡＭと、単結晶Si層５の断面形状が
異なっている。すなわち、この実施例においては、単結
晶Si層５の両側の厚い部分５ｂは下側に向かって幅が広
くなっており、従って断面積が大きくなっている。その
他の構成は上記実施例と同様であるので説明を省略す
る。
【００２９】この図１４に示す実施例によれば、回路パ
ターンの寸法を同一とした場合、上記実施例に比べてメ
モリセルの電荷蓄積領域の体積を大きくすることがで
き、従ってその分だけ蓄積電荷量を大きくすることがで
きる。これによって、α線によるソフトエラーに対する
耐性を一層向上させることができる。
ターンの寸法を同一とした場合、上記実施例に比べてメ
モリセルの電荷蓄積領域の体積を大きくすることがで
き、従ってその分だけ蓄積電荷量を大きくすることがで
きる。これによって、α線によるソフトエラーに対する
耐性を一層向上させることができる。
【００３０】図１５はこの発明のさらに他の実施例によ
るダイナミックＲＡＭを示す。図１５において、符号２
１は単結晶Si層、２２はSiＯ2膜、２３は単結晶Si層、
２４はSiＯ2 膜、２５は単結晶Si層を示す。この図１５
に示す実施例においては、単結晶Si層２１が実質的な電
荷蓄積領域となる。この場合、単結晶Si層２１は、上記
実施例で述べたと同様なSi基板の貼り合わせ技術を利用
して形成することができる。また、単結晶Si層２２は、
単結晶Si層２１及びSiＯ2 膜４の全面にSiＯ2 膜２２を
形成した後、このSiＯ2 膜２２の所定部分をエッチング
により開口し、この開口された部分に単結晶Si膜２３を
埋め込むことにより形成することができる。単結晶Si層
２５も同様にして形成することができる。この図１５に
示す実施例によっても、上記実施例と同様な利点を得る
ことができる。
るダイナミックＲＡＭを示す。図１５において、符号２
１は単結晶Si層、２２はSiＯ2膜、２３は単結晶Si層、
２４はSiＯ2 膜、２５は単結晶Si層を示す。この図１５
に示す実施例においては、単結晶Si層２１が実質的な電
荷蓄積領域となる。この場合、単結晶Si層２１は、上記
実施例で述べたと同様なSi基板の貼り合わせ技術を利用
して形成することができる。また、単結晶Si層２２は、
単結晶Si層２１及びSiＯ2 膜４の全面にSiＯ2 膜２２を
形成した後、このSiＯ2 膜２２の所定部分をエッチング
により開口し、この開口された部分に単結晶Si膜２３を
埋め込むことにより形成することができる。単結晶Si層
２５も同様にして形成することができる。この図１５に
示す実施例によっても、上記実施例と同様な利点を得る
ことができる。
【００３１】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。例えば、図９に示す工程において、SiＯ2
膜３の膜厚を比較的小さめに選んで溝１１ａがこのSiＯ
2 膜３により完全に埋められないようにし、その後に多
結晶Si膜２を形成することにより、この多結晶Si膜２が
溝１１ａの内部にも形成されるようにすることも可能で
ある。
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。例えば、図９に示す工程において、SiＯ2
膜３の膜厚を比較的小さめに選んで溝１１ａがこのSiＯ
2 膜３により完全に埋められないようにし、その後に多
結晶Si膜２を形成することにより、この多結晶Si膜２が
溝１１ａの内部にも形成されるようにすることも可能で
ある。
【００３２】
【発明の効果】以上述べたように、この発明によれば、
α線によるソフトエラーに対する耐性が高く、高速動作
が可能であり、しかも比較的簡単なプロセスで製造する
ことができる半導体メモリを実現することができる。
α線によるソフトエラーに対する耐性が高く、高速動作
が可能であり、しかも比較的簡単なプロセスで製造する
ことができる半導体メモリを実現することができる。
【図１】この発明の一実施例によるダイナミックＲＡＭ
の要部を示す平面図である。
の要部を示す平面図である。
【図２】図１の２−２線に沿っての断面図である。
【図３】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図４】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図５】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図６】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図７】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図８】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図９】図１及び図２に示すダイナミックＲＡＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１０】図１及び図２に示すダイナミックＲＡＭの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１１】図１及び図２に示すダイナミックＲＡＭの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１２】図１及び図２に示すダイナミックＲＡＭの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１３】図１及び図２に示すダイナミックＲＡＭのタ
イミング図の一例である。
イミング図の一例である。
【図１４】この発明の他の実施例を説明するための断面
図である。
図である。
【図１５】この発明のさらに他の実施例を説明するため
の断面図である。
の断面図である。
１ Si基板 ２ 多結晶Si膜 ３ SiＯ2 膜 ４ SiＯ2 膜 ５ 単結晶Si層 ６ 拡散層 ＷＬ、ＷＬ´ ワード線 ＢＬ ビット線 １１ Si基板 １２、１３ マスク
Claims (1)
- 【請求項１】 絶縁体上に形成され、第１の厚さを有す
る部分及び上記第１の厚さよりも大きい第２の厚さを有
する部分を有する単結晶半導体層と、上記単結晶半導体
層の上記第２の厚さを有する部分の上に形成され、上記
単結晶半導体層とショットキー接合を形成するワード線
と、上記単結晶半導体層の上記第１の厚さを有する部分
に電気的に接続されたビット線とを具備する半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03155512A JP3103900B2 (ja) | 1991-05-31 | 1991-05-31 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03155512A JP3103900B2 (ja) | 1991-05-31 | 1991-05-31 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04354367A JPH04354367A (ja) | 1992-12-08 |
| JP3103900B2 true JP3103900B2 (ja) | 2000-10-30 |
Family
ID=15607676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03155512A Expired - Fee Related JP3103900B2 (ja) | 1991-05-31 | 1991-05-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3103900B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180975B1 (en) * | 1998-10-30 | 2001-01-30 | International Business Machines Corporation | Depletion strap semiconductor memory device |
| KR100979362B1 (ko) * | 2008-04-24 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
-
1991
- 1991-05-31 JP JP03155512A patent/JP3103900B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04354367A (ja) | 1992-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |