JPS6146980B2 - - Google Patents

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JPS6146980B2
JPS6146980B2 JP17847383A JP17847383A JPS6146980B2 JP S6146980 B2 JPS6146980 B2 JP S6146980B2 JP 17847383 A JP17847383 A JP 17847383A JP 17847383 A JP17847383 A JP 17847383A JP S6146980 B2 JPS6146980 B2 JP S6146980B2
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mis transistor
transistor
prom
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Yasuo Suzuki
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Fujitsu Ltd
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Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は半導体記憶装置に係り、特にマスクを
介して情報の書き込みがなされる、書き込み可能
な読み出し専用記憶装置（PROM）に関する。
(b) 技術の背景 半導体集積回路装置（IC）に配設される
PROMを高集積化することは、該半導体ICの情
報処理機能を向上せしめる上に重要な課題となつ
ている。
しかし現状に於て、該PROMに配設されるセル
トランジスタの微細化はほぼ限界に来ており、更
に該PROMの集積度を向上せしめるためには何ら
かの工夫が必要である。
(c) 従来技術と問題点 そこで従来提供されたのが多値化されたPROM
である。この多値化されたPROMは、３種類以上
の異なる閾値電圧を有するセルトランジスタによ
つて構成される。しかしながら該PROMに於ては
電源電圧の関係からセルトランジスタの閾値電圧
の差を大きくとることができないという制約があ
り、そのため該PROMを形成する際のプロセス条
件がきびしくなると同時に、チヤネル長、ゲート
酸化膜厚、チヤネル領域への不純物導入量、熱処
理条件、ソース・ドレイン領域の深さ、等の変動
によつて閾値電圧がばらつき、これによつて固定
情報の信頼度が損なわれて、該PROMを具備する
半導体ICの歩留まりが低下するという問題があ
つた。
(d) 発明の目的 本発明は情報の書込み、読出しが正確になさ
れ、且つ高集積化が可能なPROMを提供するもの
であり、その目的とするところは、半導体ICの
情報処理機能を向上せしめ、且つその歩留まり向
上を図ることにある。
(e) 発明の構成 即ち本発明は半導体記憶装置に於て、一導電型
半導体基板上に形成された第１のMISトランジス
タと、該第１のMISトランジスタ上に絶縁膜を介
して配設された一導電型半導体層上に形成された
ソース及びドレイン領域がそれぞれ第１のMISト
ランジスタのソース及びドレイン領域に接する第
２のMISトランジスタとを有し、該第１、第２の
MISトランジスタのドレイン領域及びソース領域
の一方が共通のビツト線に接続され、且つ他方が
それぞれ接地され、更にゲート電極がそれぞれ異
なるワード線を構成してなり、該第１のMISトラ
ンジスタ若しくは第２のMISトランジスタに於け
るゲート電極下部の半導体基板若しくは半導体層
に、選択的に不純物を導入することによつて情報
が書込まれてなることを特徴とする。
(f) 発明の実施例 近年、絶縁物上の多結晶シリコン（Si）を単結
晶化する技術が急速に発展し、該単結晶化された
Si層上に、キヤリヤのモビリテイ等から見ても単
結晶基板上に形成される通常のトランジスタとほ
ぼ同等の特性を持つトランジスタを形成すること
が可能になつて来た。
本発明は上記技術を適用し、基板上に形成した
MISトランジスタよりなるセルトランジスタ上
に、絶縁膜を介して上記単結晶化されたSi層に形
成したMISトランジスタ（セルトランジスタ）を
積層することによつて、同じセル面積でビツト数
を２倍にふやしたものである。そして本発明の場
合はセルトランジスタの閾値電圧は２値に形成さ
れ、所定のゲート電圧でトランジスタがONする
かしないかによつて容易に且つ精度よくビツトの
判定がなされる。
以上本発明を実施例について、第１図に示す本
発明のPROMに配設されるセルトランジスタに於
ける一実施例の模式上面図、第２図イ乃至ヘに示
す本発明のPROMの製造方法に於ける一実施例の
工程断面図、第３図に示す本発明のPROMに於け
るユニツトセル（仮称）の等価回路図、第４図に
示す本発明のPROMに於ける一実施例の模式上面
図、及び第５図に示す本発明のPROMに於ける一
実施例の等価回路図を用いて詳細に説明する。
本発明のPROMに配設される積層セルトランジ
スタは、例えば第１図に示すようにｐ型シリコン
（Si）基板１面のフイール酸化膜２によつて分離
された単位セル領域３（基板上に複数整列配設さ
れるが同図に於いては１領域のみ図示）に、第１
のゲート酸化膜４、第１のn+型多結晶シリコン
ゲート電極５、第１のn+型ソース領域６、第１
のn+型ドレイン領域７よりなる第１のセルトラ
ンジスタ（MOSトランジスタ）が配設されてい
る。そして該第１のセルトランジスタ上に第１の
ソース領域６と第１のドレイン領域７の一部を表
出する第１の開孔８ａ，８ｂを有する例えば二酸
化シリコン（SiO2）絶縁膜９（化学気相成長によ
る）が設けられ、その上に前記第１の開孔８ａ，
８ｂに於て第１のソース領域６及び第１のドレイ
ン領域７に接し、且つ隣接素子と分離されたｐ型
単結晶Si層１０が配設されている。そして該ｐ型
単結晶Si層１０上に第２のゲート酸化膜１１、第
２のn+型多結晶Siゲート電極１２、前記第１の開
孔８ａ，８ｂを介してそれぞれ第１のn+型ソー
ス領域６及び第１のn+型ドレイン領域７に接す
る第２のn+型ソース領域１３、第２の＋型ドレ
イン領域１４よりなる第２のセルトランジスタ
（MOSトランジスタ）が形成されている。
そして情報に対応して例えば第１のセルトラン
ジスタに於けるゲート電極５下部のｐ型Si基板１
１面に、例えばｐ型不純物である硼素（Ｂ）の導
入層１５が形成され、これによつて該第１のセル
トランジスタの閾値電圧を高くすることによつて
情報が書込まれている。そして第２のセルトラン
ジスタ上には第２のn+型ドレイン領域１４の一
部を表出する第２の開孔１６を有する絶縁膜１７
（例えばりん珪酸ガラスよりなる）が形成され、
該絶縁膜１７上に前記第２の開孔１６に於て第２
のn+型ドレイン領域１４及び該第２のn+型ドレ
イン領域１４を介して第１のn+型ドレイン領域
７に接続するアルミニウム（Al）配線（ビツト
線BL）１８が配設されてなつている。
なお第１、第２のn+型多結晶Siゲート電極５及
び１２はそれぞれ異なるワード線WL1，WL2を構
成し、又第１のn+型ソース領域６及びこれに接
する第２のn+型ソース領域13は共通の接地ライ
ンVss1に接続している。
上記構造を、数値例をまじえて、製造方法に従
い更に詳しく説明する。
第２図イ参照 上記構造を形成するには、先ず例えば比抵抗１
０〔Ω−cm〕程度のｐ型Si基板１面に通常の選択
酸化法により素子間分離（フイールド）酸化膜２
を形成し、これにより分離されたｐ型Si基板１面
に通常の熱酸化法により厚さ例えば300〔Å〕程
度の第１のゲート酸化膜４を形成し、該基板上に
通常通り化学気相成長（CVD）法により厚さ例
えば4000〔Å〕程度の多結晶Si層を形成し、該多
結晶Si層を通常のフオトリソグラフイ手段により
パターンニングして第１の多結晶Siゲート電極５
を形成し、該第１の多結晶Siゲート電極５をマス
クにして、ｐ型Si基板１面にｎ型不純物例えばひ
素（As）を注入エネルギー100〔KeV〕、ドーズ
量２×1015〔atm/cm2〕程度の条件で選択的にイオ
ン注入し（As+はひ素イオン）所定のアニール処
理を施して1020〔atm/cm3〕以上の高不純物濃度を
有する第１のn+型ソース領域６及び第１のn+型
ドレイン領域７を形成する。
この際第１の多結晶Siゲート電極５も1020〔at
ｍ／cm3〕以上の高不純物濃度を有するn+型とな
る。以上により第１のセルトランジスタ（MOS
トランジスタ）が形成される。
第２図ロ参照 次いでCVD法により該基板上に厚さ例えば
4000〔Å〕程度のSiO2絶縁膜を形成し、フオト
リソグラフイ技術によりパターンニングを行つて
該第１のセルトランジスタ上に第１のソース、ド
レイン領域６，７面の一部を表出する第１の開孔
８ａ，８ｂを有するSiO2絶縁膜９を形成する。
なお該絶縁膜は下層がりん珪酸ガラス（PSG）
上層がSiO2よりなる２層構造とし、先ずPSG膜に
開孔を形成し、次いで該PSG膜をリフローして該
開孔の側面をなだらかにし、次いで該PSG膜形成
面上に薄いSiO2膜を形成し、該SiO2膜に開孔を
形成する方法により前記第１の開孔８ａ，８ｂの
側面をなだらかにして、該開孔部に於ける多結晶
Si層のカバレージを更に向上せしめる場合もあ
る。
第２図ハ参照 次いでCVD法により該基板上に厚さ例えば
4000〔Å〕程度の所定不純物濃度を有するｐ型多
結晶Siを形成し、次いで例えばレーザビーム・ス
キヤンにより該多結晶Si層を単結晶化し、次いで
フオトリソグラフイ技術でパターンニングして、
該第１のセルトランジスタの上部に前記SiO2絶
縁膜９の第１の開孔８ａ，８ｂに於て第１のセル
トランジスタのn+型ソース、ドレイン領域６及
び７に接するｐ型単結晶Si層１０（比抵抗１０
〔Ω−cm〕程度を形成する。
なお上記多結晶Si層の単結晶化に際してのレー
ザ・アニールには例えばアルゴン（Ar）レーザ
を用い、その条件例は基板加熱温度450〔℃〕、レ
ーザ・パワー４Ｗ、ビームスポツト径30〔μｍ
φ〕スキヤンスピード３〔cm/sec〕である。
第２図ニ参照 次いで通常の熱酸化法により該単結晶Si層１０
の表面に厚さ例えば3000〔Å〕程度の第２のゲー
ト酸化膜１１を形成し、次いで該基板上にCVD
法で厚さ例えば4000〔Å〕程度の多結晶Si層を形
成し、フオトリソグラフイ手段によりパターンニ
ングを行つて第２の多結晶Siゲート電極１２を形
成し、次いで該第２の多結晶Siゲート電極１２を
マスクにしてｐ型単結晶Si層１０面に、ｎ型不純
物例えばAsを、注入エネルギー100〔KeV〕、ド
ーズ量２×1015〔atm/cm2〕程度の条件で選択的に
イオン注入し、所定のアニール処理を施して1020
〔atm/cm3〕以上の高不純物濃度を有する第２のn+
型ソース領域１３及び第２のn+型ドレイン領域
１４を形成する。この際第２の多結晶Siゲート電
極１２も1020〔atm/cm3〕以上の高不純物濃度を有
するn+型となる。
以上により第２のセルトランジスタが形成され
る。
第２図ホ参照 次いで該基板上にレジスト膜Ｒを形成し、情報
に対応するマスクを用いフオトプロセスにより該
レジスト膜Ｒに、該情報を書込もうとするセルト
ランジスタの上部を表出する開孔Ｈを形成し、該
開孔Ｈから選択的に例えば硼素イオン（B+）を注
入エネルギー800〔KeV〕で、２×1013〔atm/
cm2〕程度注入し、所定の活性化熱処理を行つて例
えば第１のセルトランジスタに於けるゲート電極
５下部のｐ型基板１面に該基板より高不純物濃度
のp+型層１５を形成する。
なお上記イオン注入に於て、加速エネルギー
800〔KeV〕に於けるB+の注入深さのピークRpは
1.5〔μｍ〕、注入されたB+の分布の標準偏差Δ
Rpは0.1〔μｍ〕程度で、前記各層の膜の合計は
1.66〔μｍ〕程度である。従つて第１のゲート電
極５の下部には閾値電圧を高めるのに充分なB+
が注入される。
上記と異なり第２のゲート電極１２下部にp+
型領域を形成する（第２のセルトランジスタに情
報を書込む）際のB+の注入エネルギーは150
〔KeV〕程度が適切である。又第１のセルトラン
ジスタと第２のセルトランジスタのチヤネル領域
はSiO2絶縁膜９によつて深さ方向に4000〔Å〕
程度へだてられているので、他に影響を及ぼすこ
となしに上、下いずれかのセルトランジスタのみ
に情報を書込むことが可能である。なお又上記イ
オン注入に際して、そのセルトランジスタのn+
型のソース領域及びドレイン領域にもB+が注入
されるが、ドーズ量が少ないので反転等の問題を
生ずることはない。
第２図ヘ参照 次いでCVD法により該基板上に所定の厚さの
例えばPSG絶縁膜１７を形成し、フオトリソグラ
フイ技術により該PSG絶縁膜１７に第２のn+型ド
レイン領域１４面を表出する第２の開孔１６を形
成し、次いで通常の蒸着（又はスパツタ）、及び
パターンニング工程を経て該PSG絶縁膜１７上に
前記第２開孔１６に於て第２のn+型ドレイン領
域１４面に接するAl配線（ビツト線）１８を形
成する。
そして以後図示しないが表面保護用の絶縁膜の
形成等がなされる。
第３図は上記１個のセルトランジスタ領域に積
層されて形成された２個のセルトランジスタより
なるユニツトセル（仮称）の等価回路を示したも
ので、Tr1は第１のゲート電極５、第１のソース
領域６、第１のドレイン領域７等により下層に形
成され、p+層の形成により情報が書込まれた第
１のセルトランジスタ、Tr2は第２のゲート電極
１２、第２のソース領域１３、第２のドレイン領
域１４等により上層に形成され情報の書込まれて
いない第２のトランジスタを、又BLはビツト
線、WL1は下層即ち第１のセルトランジスタのゲ
ート電極により構成される下部のワード線、WL2
は上層即ち第２のセルトランジスタのゲート電極
によつて構成される上部のワード線を表わしてい
る。
即ち本ユニツトセルに於ては１個のセルトラン
ジスタ領域に２ビツトの情報をたくわえることが
できる。
本発明のPROMに於ては、上記のようなユニツ
トセルが半導体基板上に例えば第４図のように並
んで配設される。
図中、一点鎖線Ｌで囲んだ領域が上記１個のユ
ニツトセルを示している。従つて同じセル領域の
面積にたくわえられる情報量は２倍になる。即ち
セルの集積度が２倍になる。なお同図に於てWL1
〜WL6はワード線、BL1〜BL3はビツト線、Vss
は接地ライン、Ｄは第１、第２のドレイン領域、
２はフイールド酸化膜を示している。
第５図は本発明のPROMの通常の等価回路図
で、図中、例えばWL1は或る行に並んで配設され
る下層のセルトランジスタに連通している下層の
ワード線、WL2はその行に並んで配設される上層
のセルトランジスタに連通している上層のワード
線、WL3は隣の行に並んで配設される下層のセル
トランジスタに連通している下層のワード線、
WL4はその行に並んで配設される上層のセルトラ
ンジスタに連通している上層のワード線を示して
おり、BL1〜BLoはビツト線、DEC1はワード選択
用のデコーダ、DEC2はビツト選択用のデコー
ダ、Tr1は前述した方法により情報が書込まれた
セルトランジスタ、Tr2は情報の書込まれてない
セルトランジスタを示している。
(g) 発明の効果 以上説明したように本発明によれば、情報の判
定が容易に且つ精度よく行なえる２値構造で、し
かも従来に比べて集積度が２倍のPROMが提供さ
れる。
従つて本発明は、LSI等の高集積化及び情報処
理機能の向上に対して極めて有効である。
【図面の簡単な説明】
第１図は本発明のPROMに配設されるセルトラ
ンジスタの一実施例に於ける模式断面図、第２図
イ乃至ヘは本発明のPROMの製造方法に於ける一
実施例の工程断面図、第３図は本発明のPROMに
於けるユニツトセル（仮称）の等価回路図、第４
図は本発明のPROMに於ける一実施例の模式上面
図で、第５図は本発明のPROMに於ける一実施例
の等価回路図である。 図に於て、１はｐ型シリコン基板、２はフイー
ルド酸化膜、３は単位セル領域、４は第１のゲー
ト酸化膜、５は第１のn+型多結晶シリコンゲー
ト電極（第１のワード線）、６は第１のn+型ソー
ス領域、７は第１のn+型ドレイン領域、８ａ，
８ｂは第１の開孔、９は二酸化シリコン絶縁膜、
１０はｐ型単結晶シリコン層、１１は第２のゲー
ト酸化膜、１２は第２のn+型多結晶シリコンゲ
ート電極（第２のワード線）、１３は第２のn+型
ソース領域、１４は第２のn+型ドレイン領域、
１５は硼素導入層（p+型層）、１６は開孔、１７
は絶縁膜、１８はアルミニウム配線（ビツト線）
を示す。

Claims (1)

    【特許請求の範囲】
  1. １ 一導電型半導体基板上に形成された第１の
    MISトランジスタと、該第１のMISトランジスタ
    上に絶縁膜を介して配設された一導電型半導体層
    上に形成され、ソース及びドレイン領域がそれぞ
    れ第１のMISトランジスタのソース及びドレイン
    領域に接する第２のMISトランジスタとを有し該
    第１、第２のMISトランジスタのドレイン領域及
    びソース領域の一方が共通のビツト線に接続さ
    れ、且つ他方がそれぞれ接地され、更にゲート電
    極がそれぞれ異なるワード線を構成してなり、第
    １のMISトランジスタ若しくは第２のMISトラン
    ジスタに於けるゲート電極下部の半導体基板若し
    くは半導体層に、選択的に不純物を導入すること
    によつて情報が書込まれてなることを特徴とする
    半導体記憶装置。
JP58178473A 1983-09-27 1983-09-27 半導体記憶装置 Granted JPS6070760A (ja)

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Application Number Priority Date Filing Date Title
JP58178473A JPS6070760A (ja) 1983-09-27 1983-09-27 半導体記憶装置
DE8484110163T DE3471550D1 (en) 1983-09-27 1984-08-27 Semiconductor memory device
EP84110163A EP0135824B1 (en) 1983-09-27 1984-08-27 Semiconductor memory device
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JP58178473A JPS6070760A (ja) 1983-09-27 1983-09-27 半導体記憶装置

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