JPS6033315B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 ｛ィ｝ 産業上の利用分野 本発明は半導体装置に係り、特にＭＯＳトランジスタと
逆極性電界効果トランジスタ（ィンバーテッドＦＥＴ）
等からなるスタティック・メモリセルに関する。

｛ロー 従来の技術 従来、単一の半導体基板に多数のＭＯＳトランジスタを
形成し、これらＭＯＳトランジスタを適宜接続して集積
回路を構成することがなされており、かかる従釆の集積
回路の一例を述べれば、半導体基板の表面部に互に電気
的に分離された基板と逆導電形のソース・ドレィン領域
を必要数形成し、各ソース・ドレィン領域間上にゲート
酸化膜を介してゲート電極をそれぞれ設ける。

しかる後、半導体基板およびゲート電極を酸化膜で被し
・、回路パターンに従い各ＭＯＳトランジスタを接続す
るため、酸化膜にコンタクトホールを穿設し、一のＭＯ
Ｓトランジスタのソース・ドレイン領域と他のＭＯＳト
ランジスタのゲート電極とをアルミニウム等の金属ある
いはポリシリコン等で配線して構成している。Ｎ 発明
が解決しようとする問題点 上記構成に係る半導体装置においては、一のＭＯＳトラ
ンジスタのソース・ドレイン領域と他のＭＯＳトランジ
スタのゲート電極とが同一レベルにはなく、異なるレベ
ルに形成されていたため、これらを接続するには異なる
レベルにわたり延在する配線が必要であり、かかる配線
は段部において切断されやすいという問題点があった。

さらに、配線のためにはコンタクトホールを穿設しなけ
ればならないことから、コンタクトホールのための面積
を必要とし、集積度の向上が妨げられるという問題点も
あった。０ 問題点を解決するための手段 上記従来技術の問題点に鑑み、本願第１発明は半導体基
板上に絶縁膜を介して重ね合わされた半導体層に第２ト
ランジスタのゲート領域と第１トランジスタの一方のソ
ース・ドレイン領域とを互に接続させて形成したことを
要旨としており、上記第１発明に牽達する本願第２発明
は半導体基板表面部に第１トランジスタのゲート領域と
第２トランジスタの他方のソース・ドレィン領域とを互
に接続させて形成したことを要旨としている。

【村 実施例本発明による記憶セルは、一般的なＮーチ
ャンネルＭＯＳトランジスタと、逆極性のＮ−チャンネ
ル電界効果トランジスタと、２つの注入（打込み）抵抗
器とを使用する。

すべてのトランジスタ、記憶連結点（Ｓｔｏｒａｇｅｎ
ｏｄｅ）および電圧供給ラインは１つの連続した延長領
域あるいはモート（ｍｏね）領域にあり、これにより密
度の高いレイアウトが可能となり、接触部も最小となる
。一方のＭＯＳトランジス外まビットラインと記憶連結
点との間に接続され且つそのゲートがアドレスラインに
接続されるアクセス・デバイスである。他方のＭＯＳト
ランジスタは記憶連結点を供給ラインに接続するもので
、そのゲートは第２連結点により制御される。第２連結
点は逆犠牲の電界効果トランジスタのソース・ドレィン
パスをなす多結晶シリコンストリップにより供給ライン
に接続される。このデバイスのゲートは記憶連結点を形
成するモート（ｍｏａｔ）の一部をなす。本発明の新規
な特徴は特許請求の範囲に記載されている。しかしなが
ら、本発明の他の特徴および利点は以下に例示されてい
る実施例に関する詳細説明を添付図面を参照して読まれ
ることにより理解されよう。本発明によるメモリセルは
第１図に物理的レイアウト図の形で、また第２図に電気
回路図の形で示されている。

このセルは、ＮチャンネルＭＯＳアクセストランジスタ
ー０を含んでおり、トランジスタ１Ｑ‘まＹ選択ライン
すなわち細長い金属ストリッポプの形をとるビットライ
ン１１に接続されている。ＭＯＳトランジスター０のゲ
ート１２は×選択すなわちワードライン１３に接続され
ている。Ｘ選択ライン１３はこの実施例では多結晶シリ
コン又は金属ストリップからなっている。これらメモリ
セルの１６Ｋアレイ中には１２８個のＹラインと１２８
個のＸラインが存在するが、図には１つのセルだけが示
されている。トランジスタ１０のソース・ドレィン・パ
スは記憶連結点１４に接続されている。記憶連結点１４
はＮ＋拡散モート（ｍｏａｔ）領域（あるいは延長領域
）をなすものである。連結点１４は抵抗器１６を介して
別の記憶連結点１５に接続されている。抵抗器１６は、
ジー・アール・モハン・ラオ（Ｇ．Ｒ．Ｍｏｈａｎ、Ｒ
ａｏ）により１９７母王３月２８日に出願された米国特
許出願第６９１，２５２号あるいはラオ（Ｒａｏ）、マ
ツケルロイ（ＭｃＥＩｒｏｙ）およびロジヤース（Ｒｏ
袋ｒｓ）により１９７６年１２月２９日に出願された米
国特許出願第７００，９８ｙ号（これら出願はともにテ
キサス、インスツルメンツ（Ｔｅｘａｓｌｎｓｔｍｍｅ
ｎｂ）に譲渡されている）に開示されているようにフィ
ールド酸化物に下に埋込まれた注入抵抗器（打込み抵抗
器）である。この抵抗器１６は連結点１４と１５の電圧
により決定される抵抗の大きさを示す。連結点１５は本
発明による逆極性の電界効果トランジスター８を介して
ＶｄｄまたはＶｃｃの供給ライン１７に接続されている
。このトランジスター８はラオ（Ｒａｏ）、スタンザツ
ク（Ｓｔａｎｃｚａｋ）、ライエン（Ｌｉｅｎ）および
バンシャ（Ｂｈａｎｔｉａ）により１９７６手９月２７
日に出願されテキサスインスツルメンツに譲渡された米
国特許出願第７２７，１１６号に開示されているように
多結晶シリコンストリップ中に軽く注入された（打込ま
れた）領域を包含しており、連結点１４により電圧制御
される。この場合、電圧供給ライン１７は連結点１４を
形成する同じＮ＋モート（ｍｏａｔ）の一部からなって
いる。連結点１４は抵抗器２０を介してＶｓｓまたは接
地ライン１９、または金属ストリップに連結されている
。抵抗器２０は抵抗器１８と同様な注入多結晶シリコン
抵抗器デバイスからなっている。ただし、抵抗器２０は
電圧制御はなされないすなわちモート（ｍｏａｔ）領域
と重なつていない。本発明の重要な特徴は、抵抗器１８
が連結点１４とＶｃｃライン１７との間にあらわれる抵
抗の大きさを調整するために「ゲート」領域２１を使用
することにある。

このゲート領域２１は連結点１４に接続され、実際には
連結点１４を形成する同じモート（ｍｏａｔ）領域の一
部をなす。抵抗器１８のインピーダンスは連結点１４の
電圧が正の大きな値をとるとき低い値であり、連結点１
４の電圧が接地電位に近くなると高い値になる。別の一
般的なＮチャンネルＭＯＳトランジスタ２２が連結点１
４とＶｃｃライン１７との間に接続され、このトランジ
スタのゲート２３は連結点１５の一部をなしている。

換言すれば連結点１５に接続されている。トランジスタ
２２のソース・ドレィン・パスはトランジスタ１０、連
結点１４およびＶｃｃライン１７を形成する同じ連続し
たモート（ｍｏａｔ）の一部をなしている。動作を説明
するに、アドレスライン１３が１‘１”、ビットライン
１１が‘‘１”となることによりトランジスタ１０がタ
ーンオンすれば連結点１４に論理“１”が書き込まれる
。

ここでは“１”は約ＶｄｄまたはＶｃｃの正電圧で例え
ば十５Ｖの直流電圧であり、論理“０”はＶｓｓである
。連結点１４の電位が高いときには、連結点１５の電位
は高くなり、抵抗器１８のインピーダンスはゲート２１
の電圧が正の大きな値なので非常に低く保持される。す
なわち、ゲート２１に正の大きな電圧がかかることによ
り抵抗器１８の多結晶シリコン層中の電子が引き付けら
れ、チャンネルが形成される。トランジスタ２２はその
ゲート２３すなわち連結点１５の高電圧によりターンオ
ンする。“１”が記憶されているときには、埋込まれた
注入（打込み）抵抗器１６のインピーダンスは高い。そ
れは、抵抗器の注入（打込み）Ｎ領域とＰ形基板との間
のＰＮ接合に高い逆バイアスがかかり、キャリャに対す
る抵抗が減少するからである。これらの条件の下に、ラ
イン１３のアドレスがＶｓｓとなり且つトランジスタ１
０がしや断状態となった後、抵抗器１８と１６の直列パ
スに流れる電流は比較的小さくなる。これは、抵抗器１
６の値が大きいからである。しかし、連結点１５の電位
はライン１７のＶｃｃ供給電圧付近に保持される。これ
は、デバイス１８のインピーダンスが抵抗器１６のそれ
に比較して低く保持され、トランジスタ２２をオン状態
にし続け、連結点１４とゲート２１の電圧が高くすなわ
ち論理“１”に保持されるからである。連結点１４が正
の“１”レベルに充電されると、抵抗器１８の抵抗値は
下がり、トランジスタ２２のゲート２３は抵抗器１８の
値が変化しないときより速く“１”まで充電され、これ
によりセルに対する書き込みに要する時間を減少でき、
従って特にメモリデバイスに対する「書き込み時間」が
減少する。これは重要なことである。セルに“０”が書
き込まれると、連結点１４はライン１１の電位であるＶ
ｓｓまで放電される。抵抗領域と基板との間のＰＮ接合
の逆バイアスが減少するので抵抗器１６のインピーダン
スは低くなる。連結点１５従ってゲート２１の電圧はＶ
ｓｓに近づき、これにより抵抗器すなわち電界効果トラ
ンジスタは高抵抗状態となる。抵抗器１８に流れる電流
が４・さく、その電圧降下が大きいので、ライン１７の
Ｖｃｃとライン１９のＶｓｓとの間の電圧降下は“１”
が記憶されるときのように抵抗器１６に生じるのではな
く抵抗器１８に生じる。トランジスタ２２はそのゲート
２３に印加される電圧が低いのでオフ状態となる。従っ
て、トランジスタ１０がしや断状態になった後、アドレ
スが零に復帰しても、記憶連結点１４は“０”を記憶し
続ける。第３ａ図、第３ｂ図、第３ｃ図の断面図には第
１図のセルの構成が詳細に示されている。

これらの図には幅が約２．５４×１０‐３伽または５．
０８×１０‐３伽（１または２ミル）程度の非常に小さ
な半導体基板部分が示されている。メモリデバイスは約
０．３２２の（１／２び平方インチ）より４・さい１つ
のシリコンチップ中に約１６３８４個のセルを包含して
いることに留意されたい。ＶｓｓおよびＹアドレスライ
ン１９と１ １は幅が約０．５×１０‐３肌（０．２ミ
ル）で厚さが１ミクロンの金属ストリップを厚い低温度
酸化物層２５に張り付けた構成となっている。金属ライ
ンは、酸化物層２５中の孔を通してその下層にあるモー
ト（ｍｏａｔ）すなわち多結晶層と２２箇所で接触して
いる。Ｖｓｓライン１９は接触領域２７において抵抗器
２０を形成する多結晶シリコンストリップ２６の端部に
接触している。Ｙすなわちビットライン１１は接触領域
２８においてモート（ｍｏａｔ）の一端部と接触してい
る。多結晶シリコンストリップ２６の中央部分の軽く注
入された（打込まれた）リンのドーピピング領域には抵
抗器２０が形成されている。一方このストリップの端部
はリンが多くトープされており、「Ｎ十形」の高い導電
率をもった部分となっている。多結晶シリコンストリッ
プ２６と連結点１４のＮ十モート領域との間の接触領域
２９は抵抗器と連結点を接続するものである。薄い酸化
物被覆３３はトランジスタ１０と２２のゲート絶縁体の
役目をなしているとともに下層にあるＮ十ゲート２１と
「Ｎチャンネル」逆極性トランジスタすなわち抵抗体１
８との間と絶縁する。薄いフィールド酸化物被覆３４は
、すべてのモート（ｍｏａｔ）領域を取り囲んでおり、
Ｐ＋形チャンネル停止領為は注入（打込み）抵抗器１６
が形成される部分をのぞいてすべてのフィールド酸化物
領域の下層に位置している。多結晶シリコン抵抗器１８
はそのゲートがその下のモート（ｍｏａｔ）により形成
れるＮチャンネルトランジスタとして作用し、このトラ
ンジスタはチャンネルガがモート（ｍｏａｔ）内に形成
されゲートが多結晶シリコンス中に形成される通常のＭ
ＯＳトランジスタとは極性が逆である。

抵抗器１８は軽いＮ形すなわちリンがドープされたもの
であり、抵抗器１８を包含している多結晶ストリップ２
９の端部はＮ＋形であり領域３１と同様な多結晶・モー
ト（ｍｏａｔ）接触領域３６においてＶｃｃラインとオ
ーム接触している。次に、第４ａ図乃至第４ｆ図および
第５ａ図乃至第５ｆ図を参照して、第１図および第３ａ
図乃至第３ｃ図に示したＭＯＳ集積回路の製造過程を説
明する。

第４ａ図乃至第４ｆ図および第５ａ図乃至第５ｆ図は第
１図の線分ａ−ａおよびｃ−ｃに沿う断面図であり、ト
ランジスタ１０、フィールド注入（打込み）抵抗器１６
、およびＮチャンネル注入（打込み）多結晶シリコン抵
抗器１８と２０の形態を示す。最初に使用する材料は、
直径約７．６２ｃｍ（３インチ）、厚さ約０．５乃至１
側（２０ミル乃至４０ミル）、抵抗率が約６乃至８オ−
ム・弧の〈１００）面に沿って切断されたＰ形単結晶シ
リコン片である。上述の複数の図中において、チップあ
るいはバー４０により示される部分は幅が約２．５４×
１０‐３伽または５．０８×１０‐３ｘ仇（または２ミ
ル）すなわちシリコン片の１千万分の１という非常に小
さな部分を示す。シリコン片は適当に清浄された後、１
０００ｑｏ程度まで温度が上昇した炉中にて酸素にさら
され、約１０００Ａの厚さの酸化物層４１が作られる。
次に、ｈ（高周波）プラズマリアクトル中のシランとア
ンモニアの雰囲気にさらされ約１０００Ａの厚さのシリ
コン窒化物層４２が形成される。シリコン片の上面全体
にはホトレジストの被覆４３が施され、モート（ｍｏａ
ｔ）の所望のパターンを決定するマスクを介して紫外光
が照射され、反転モートパターン（ｉｎｕｅ岱ｅ ｍｏ
ａｔｐａ比ｅｒ）が形成される。紫外（ｕＶ）光とガラ
スマスクを使用するかわりに、“ベル・ラボラトリーズ
・レコード（ＢｅｌｌＬａかｒａ■ｒｉｅｓＲｅｃｏｒ
ｄ）”の１９７母王３月号の第６９頁乃至７３頁または
“ェレクロニック・プログクッ（Ｅｌｅｃｔｒｏｎｉｃ
Ｐｒｏｄ肌ｔ）’’の１９７７年２月号の第１刀自‘こ
記載されているようにレジストを電子ビームにより照射
してより小さな形状にしてもよい。ホトレジスートを施
すことにより、エッチング媒介物により窒化物が取り除
かれる領域４４が残される。上記エッチング媒介物は窒
化物層４２の照射部分を除去するが、酸化物層４１を除
去せず、またホトレジスト４３とは反応しない。これら
の領域４４において、Ｐ＋チャンネル停止領域が形成さ
れる。次に、シリコン片はイオン注入（打込み）工程に
おかれる。

すなわち、ホトレジスト４３と窒化物４２により被覆さ
れていないシリコン領域４５にほう素原子が注入され（
打込まれ）、後にチャンネル停止部となるべき部分が生
成される。ホトレジストは注入の行われた部分をマスク
するように残しておくことが好ましい。酸化物層４１は
、注入（打込み）の行われている間、注入された（打込
まれた）リンが拡散しないことがないように働き、表面
の損傷を最小にする。この注入（打込み）量は１００Ｋ
ｅＶについて約４×１ぴ２／めである。図に示されてい
るように、領域４５は最終的に得られるデバイスにはそ
のままの形で残ることはない。これは、シリコン片のこ
の部分のあるものはフィールド酸化過程において消費さ
れてしまうからである。次に、ホトレジスト被覆４３が
除去され、別のホトレジスト被覆４６がシリコン片全体
に施され、抵抗器４６となるべき部分をのぞいたすべて
の部分が露光されるように作用するマスクを介して紫外
光が照射される。

現像されると、照射されていないホトレジストのうち第
４ｂ図と第５ｂ図の領域４７に相当する部分が除去され
、チャンネル停止部を構成する領域４５が被覆される。
窒化物層４２は領域４７からエッチングにより取り除か
れるが、前述と同様に酸化物４１は残される。そして、
シリコン片は１００ＫｅＶ以下において約３乃至５×１
び１／ｃ虎のリンが打込まれ、注入（打込み）領域４８
が作られる。エネルギーレベルはしや断電圧を制御し得
るように選択され、より高いエネルギーレベルはより高
いしや断電圧を与えるように選定される。そして、残り
のホトレジスト４６は除去される。１９７３王１月１２
印こジー・アール・モハン・ラオにより出願されたテキ
サス・インスツルメンツに譲渡された米国特許出願第６
４８，５９３号に示されているように、シリコン片は次
に熱処理すなわちアニーリング過程におかれる。

この過程の間、シリコン片は、不活性ガス、より好まし
くは窒素ガス中において約２時間の間約２０００ｏ○の
温度に保持される。この過程により上述のように注入さ
れ（打込まれ）濃縮状態にあるホウ素とリンが再分布し
て所望の効果を得ることができ、また結晶構造中のバル
ク損傷を減少させることができる。このアニール処理に
よりＰ＋とＮ不純物がシリコン表面中により深く入り込
むこととなる。次の処理工程はフィールド酸化物３４の
形成である。

これは、シリコン片を約１０時間９００ｏｏの蒸気すな
わち酸化気体中におくことにより行われる。これにより
第４ｃ図および第５ｃ図に示されるように薄いフィール
ド酸化物領域すなわち層３４が成長し、この領域はシリ
コンの表面まで拡大する。これはシリコンが自らが酸化
するとき‘こ消資されるからである。窒化物層４２はそ
の下の酸化をマスクする。層３４の厚さは約８０００乃
至１０，０００Ａでありその上半分はもとの面の上にあ
り、下半分は下にある。注入（打込み）により形成され
且つアニール処理により調整されたホウ素がドープされ
たＰ＋領域４９とリンがドープされたＮ領域４８は部分
的に消費されるが、さらに酸化表面をなすシリコン前部
に拡散する。これにより、Ｐ＋「チャンネル停止」領域
３５とＮ抵抗領域１６は表面付近に適当に集められ、い
くつかの注入（打込み）デバイスのような結晶構造損傷
特性をもった領域に属さない。窒化物層４２とその下の
酸化物層４１は次の工程においてエッチングにより除去
され、厚さが約８００Ａという薄い別の酸化物層３３が
シリュンの露光領域に成長する。

この層３３は、ゲート２１と多結晶抵抗器（ｐｏｌｙｒ
ｅｓｉｓのｒ）２０の間の譲露体と同様に後にトゥンジ
スタのゲート絶縁体になる。ゲート領域２１はモート（
ｍｏａｔ）の部分のみが露光されるホトレジストマスク
工程を用いてリンの注入（打込み）が行われる。この領
域は多結晶（ｐｏｌｙ）とゲート酸化物により覆われて
いるので後にＮ＋に拡散されることはない。注入（打込
み）量は約１ぴ６である。多結晶シリコン−シリコンす
なわちポリ（ｐｏｌｙ）ーモート（ｍｏａｔ）接触部に
対する窓は次にそのパターンが決定され、ホトレジスト
を用いて酸化物層３３にエッチングにより形成される。
そして、多結晶シリコンの層５０は、９５０ｏｏの水素
中でシランを還元するという標準的な方法によりリアク
トル中のシリコン片全体にわたって′約０．５ミクロン
の厚さで配設される。この多結晶シリコンは後にトラン
ジスタ１０のゲート１２、およびストリップ２６と２９
になる、多結晶シリコンは非常に高い抵抗性を示しすな
わち非常に濃度が低いので、抵抗器１８と２０は抵抗率
を制御することにより形成される。多結晶シリコン層と
この下のゲート酸化物すなわち薄い酸化物層３３は次に
、ホトレジストを塗布し、この目的のために準備された
マスクを介して紫外光を照射し（露光）、現像し多結晶
シリコンのある領域を覆う残りのホトレジストについて
エッチングを行うことによりパターンが形成される。

これにより得られる構造は第４ｅ図および第５ｅ図に示
されているように、残りの多結晶シリコン層の一部分は
、ＭＯＳトランジスタ１ ０のゲート、トランジスタ２
２のゲート２３、およびストリップ２６と３２になり、
また多結晶シリコンの下の薄い酸化物３３は電界効果デ
バイス１８とトランジスタのゲート酸化物となる。これ
ら同機な層はまたシリコン片上の他のすべてのトランジ
スタのゲートとゲート酸化物を形成し、また周辺回路が
必要となるときにはコンデンサを形成する。多結晶シリ
コン（ｐｏｒｙ）のパターン形成完了後は、多結晶シリ
コンに二酸化シリコンの保護キャップが成長され、多結
晶シリコン（ｐｏひ）の上面および側面を含めたすべて
の露光面に被覆５４が作される。被覆５４は約９００℃
の蒸気中に約２時間おかれることにより成長し、約２０
０００乃至３００００Ａの厚さとなり多結晶シリコン部
分を消費する。このキャップの存在により引き続いて抵
抗器１８と２川こ不純物をデポジションすることがなく
またこれら抵抗器中に拡散が行われることがない。残っ
た多結晶シリコン被覆にはリンが注入され（打込まれ）
、抵抗器１８と２０の特性が決定される。

導電率の高い多結晶シリコン（ｐｏｌｙ）領域は後にリ
ンの拡散が行われ多量の不純物が注入される。抵抗器１
８と２０を形成するために、ｌｏｏ乃至１５０ＫｅＶの
下で所望のシート抵抗率に応じて−平方ｃのあたり５×
１び３乃至１×１び４なる量のュンが注入される（打込
まれる）。注入に続いて、シリコンは１０００午○のＮ
２中で３硯砂間アニールされ、リンとホウ素は多結晶シ
リコン中に適当に分布する。次にホトレジストによるマ
スク動作とエッチング動作が行われ、抵抗器１８と２０
をのぞくすべての多結晶シリコン領域の被覆５４が除去
される。

抵抗器を保護するのに使用されるマスクは第１図の破線
５５と５６により示される領域の酸化物を残すように作
用する。これらの領域は抵抗器より非常に広くなってお
り、マスク配列に関する誤差の許容範囲を大きくしてい
る。この結果得られる構造は第４ｅ図と第５ｅ図に示さ
れる通りである。次に、拡散マスクとしてフィールド酸
化物３４、保護キャップ５４、および薄い酸化物３３を
使用して、シリコン片はＮ＋拡散が行われ、第４ｅ図お
よび第５ｅ図に示されるようにリンが拡散してシリコン
平４０中に入りこみ領域１１，１４，１５および２１が
作られる。

リンは露光された多結晶シリコン中に拡散され、大きく
トープされた（多量ほ不純物が注入された）Ｎ＋となり
、導電率が非常に高くなる。多結晶シリコン（ｐｏｌｙ
）は拡散に対してはマスク機能を果さず、Ｎ＋拡散領域
は薄い酸化物３３が存在しない多結晶シリコン（ｐｏｌ
ｙ）の下に作られる。

拡散の深さは約８０００乃至１０，０００Ａである。Ｎ
十拡散領域を互いに接続する導電体として作用し、また
すべてのＭＯＳトランジスタのソースまたはドレィン領
域およびゲート２１として作用する。第４ｆ図または第
５ｆ図に示されているように、次に続くデバイスの製造
行程はリンがドープされた酸化物の層２５のデボジショ
ンである。

これは酸化ではなく一般的な化学的気相デポジション技
術を用いて低温度反応処理により行われる。層２５は約
６０００乃至１０，０００△の厚さでシリコン片全体を
覆う。次に、多結晶シリコン層に接触している領域２７
と２８中の酸化層２５中に窓が開けられる。そして、ア
ルミニウム層がシリコン片全体に配設され、ホトレジス
トマスキングを用いてエッチングにより不要部分を除去
し、金属相互接続部１１と１９の所望パターンが形成さ
れる。続いて、シリコン片を保護酸化物により覆い、こ
の酸化物はパターン形成されボンディングパッドが形成
される。そして、シリコン片はスクラィブされ個々のチ
ップに分離される。各チップは周辺装置であるデコーダ
と入出力回路とともに１腿個のセルのアレイを含んでお
り、チップは密封されたパッケージにマウントされる。
第１図のセルはＶｃｃライン１７とＶｃｃライン１９に
ついて回転することにより隣りに配列されたセルと重り
合う関係にあり、上記ラインと接触部３６と２７は上方
および左方の鏡像セルと共有関係にある。

これと同様に、接触部２８は第１図に示されたセルの下
方の鏡像セルと共有関係にある。以上、図示した実施例
につき本発明を説明したが、上記説明は本発明を限定す
るものではない。

当業者には明らかなように、例示した実施例は種種変形
でき、また別の実施例も考えられる。特許請求の範囲の
記載は本発明の真の範囲内にある実施例および変形例を
包含するものである。Ｎ 発明の効果 以上説明してきたように、本願第１発明によれば、半導
体基板上に絶縁膜を介して重ね合わされた半導体層に第
２トランジスタのゲート領域と第一トランジスタの一方
のソ−ス・ドレィン領域とを互に接続させて形成したた
め、また、本願第２発明によれば半導体基板表面部に第
１トランジスタのゲート領域と第２トランジスタの他方
のソース・ドレィン領域とを互に接続させて形成したた
め、これら第１トランジスタおよび第２トランジスタを
含んで集積回路を構成する場合、一のトランジスタのゲ
ート領域と他のトランジスタのソース・ドレィン領域と
を同一レベルで接続させることができ、異なるレベルに
わたり延在する配線を必要としないので、トランジスタ
間の接続を確実なものにすることができるという効果が
得られる。

さらに、異なるレベルにわたり延在する配線の不要化に
伴い、コンタクトホールの穿設も必要ではなくなるので
、コンタクトホールの穿設に要していた面積をＭＯＳト
ランジスタ数の増加に当てることができ、集積度を向上
させることができるという効果も得られる。図面の簡単
な説明第１図は本発明によるメモリセルの物理的レイア
ウトを示す半導体チップの小さな部分を非常に大きく拡
大した平面図、第２図は第１図のスタティック・メモリ
セルを示す電気回路図、第３ａ図乃至第３ｃ図はそれぞ
れ第１図の半導体装置を線ａ−ａ、ｂ−ｂおよびｃ−ｃ
に沿って切断した正面から見た断面図、第４ａ図乃至第
４ｆ図および第５ａ図乃至第５ｆ図は第１図および第３
ａ図乃至第３ｃ図に示した半導体デバイスを製造するた
めの一連の工程を示す第１図の線ａ−ａまたはｃ−ｃに
沿って切断して正面から見た断面図である。

１８……第１トランジスタ、２１……第１トランジスタ
のゲート領域、２２・・・・・・第２トランジスタ、２
３・・・・・・第２トランジスタのゲート領域、３３・
・・・・・絶縁膜、４０・・・・・・半導体基板、５０
・・・・・・半導体層。

ＪをＪ Ｊ多Ｚ Ｊを３〆 Ｊ多３も Ｊ多．３ぐ Ｊる子 Ｊ倭５

Claims (1)

1. 【特許請求の範囲】 １ 第１導電形の半導体基板と、該半導体基板上に形成
   された絶縁膜と、該絶縁膜上に形成された半導体層とを
   備えた半導体装置において、前記絶縁膜下の前記半導体
   基板表面部に第２導電形のゲート領域を、前記半導体層
   に前記ゲート領域と共に第１トランジスタを構成する１
   対のソース・ドレイン領域をそれぞれ形成すると共に、
   前記半導体層に前記１対のソース・ドレイン領域の一方
   に接続されたゲート領域を、前記半導体表面部に前記半
   導体層中のゲート領域と共に第２トランジスタを構成す
   る第２導電形の１対のソース・ドレイン領域をさらに形
   成したことを特徴とする半導体装置。 ２ 第１導電形の半導体基板と、該半導体基板上に形成
   された絶縁膜と、該絶縁膜上に形成された半導体層とを
   備えた半導体装置において、前記絶縁膜下の前記半導体
   基板表面部に第２導電形のゲート領域を、前記半導体層
   に前記ゲート領域と共に第１トランジスタを構成する１
   対のソース・ドレイン領域をそれぞれ形成すると共に、
   前記半導体層にゲート領域を、前記半導体基板表面部に
   前記半導体層中のゲート領域と共に第２トランジスタを
   構成する第２導電形の一方のソース・ドレイン領域およ
   び前記半導体基板表面部のゲート領域に接続された第２
   導電形の他方のソース・ドレイン領域をさらに形成した
   ことを特徴とする半導体装置。