JPS644348B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置とその製造方法に関するも
のであり、特にMOSIC用の改良された抵抗素子
に関するものである。

初期の半導体ICに於て、抵抗は拡散領域によ
り、即ち米国特許第3138743号に見られるように
エツチングにより決められる半導体基体の一部に
よりつくられた。ICが複雑になるにつれて、抵
抗によつて占められる領域がだんだん高価になつ
てきたので、抵抗を必要としない論理形式が好ま
れた。例えばバイポーラ型のTTLは長い間デイ
ジタル装置に於て標準的だつた。TTLの一つの
特徴は抵抗用に供するバーの面積を最小にしてい
た。I²Lは抵抗を必要としないもつと最近のバイ
ポーラ型である。MOS論理とメモリに於て、ト
ランジスタを負荷装置として用いるか、又は他の
場所で抵抗を用いることが普通必要である。１チ
ツプのデジタルプロセツサ又はメモリで数千のト
ランジスタを含むが抵抗を１個も含まない非常に
複雑なMOS ICの例が、米国特許第3940747号と
第3900722号に示されている。

米国特許第3940747号に述べられている4096ビ
ツトのメモリや米国出願第682687号（1976年５月
３日に出願）で述べられている「16K」即ち
16384ビツトのメモリはダイナミツク型のもので
あつた。なぜならばダイナミツクセルは面積がよ
り少なくてすむからである。しかしながらデジタ
ル装置のある部分では、ダイナミツクメモリに必
要とされるリフレツシユ回路が相いれないものな
ので、スタテイツクメモリが用いられる。スタテ
イツクセルは伝統的に６個のトランジスタででき
た双安定回路即ちフリツプフロツプ回路を採用し
ており、そこではトランジスタが負荷装置として
用いられている。これらのセルはダイナミツクメ
モリ装置の１個のトランジスタのセルよりもはる
かに大きいので、密度はより低い。また消費電力
が大きい、それは蓄積データを維持するために、
アレイ中の各セルの一方の側にいくらかの電流を
流さなければならないからである。

本発明の基本的な目的はIC用の改良された抵
抗素子を供給することである。

他の目的はMOSメモリ装置用の改良された
RAMセルを供給することである。

更に他の目的は半導体ICのトランジスタ用に
小面積で高抵抗の負荷素子を供給することであ
る。

更に他の目的は半導体IC中に小面積の自己リ
フレツシングメモリ素子を供給することであり、
特に低消費電力のそれを供給することである。

更に他の目的はMOSメモリ装置用の改良され
たスタテイツクセルを、特に寸法が小さくて、ク
ロツク入力を必要としないスタテイツクセルを供
給することである。

更に他の目的は半導体ICに小面積の自己リフ
レツシングメモリ素子を、特に低消費電力のもの
でMOS／LSI標準製品とコンパテイブルな工程
によりつくられるものとして供給することであ
る。

本発明の一実施例によれば、抵抗素子がイオン
打込み領域によつて得られ、それは打込み工程の
後成長する厚いシリコン酸化物層の直下に位置す
る。ＮチヤンネルMOS製造工程では酸化物層は
「フイールド酸化物」であろう。抵抗をつくるに
際して抵抗素子を形成すべき領域が最初に適当な
マスクを用いて打込みされ、それからフイールド
酸化物がつくられる。打込み領域の上側表面はフ
イールド酸化物が成長するにしたがつて消費され
る。残りの打込みされた材料は非常に高い固有抵
抗を有する。例えば１cm²当り1MΩの再現性ある
結果が得られた。この技術でつくられた抵抗素子
はスタテイツクRAMセルの負荷装置として用い
られ、それはダイナミツクRAMセルと比較でき
る大きさであり、それに付随するリフレツシユを
一般に用いるダイナミツクRAMセルが伝統的に
必要とされた応用でスタテイツクRAMセルに代
替することを可能ならしめるものである。

本発明の他の実施例によれば、読出し・書込み
トランジスタを含むメモリセルが得られ、そのト
ランジスタはビツトラインと蓄積ノードとの間に
接続され、このトランジスタはアドレスラインに
より制御される。

蓄積ノードはリフレツシユトランジスタを通し
て電源に接続され、このトランジスタのゲートは
非常に遅い速度でクロツクされる。打込み抵抗は
このゲートを蓄積ノードに接続し、この抵抗は
「１」又は「０」が蓄積されるのにしたがつて、
高インピーダンス状態と低インピーダンス状態と
の間を切り替わる。抵抗は打込み工程の後に成長
した厚いシリコン酸化物の直下に位置するイオン
打込み領域により得られる。ＮチヤンネルMOS
製造工程に於て、酸化物は「フイールド酸化物」
であろう。抵抗をつくるに際して、最初に抵抗を
形成する領域に適当なマスクを用いてイオン打込
みがなされ、それからフイールド酸化物がつくら
れる。打込み領域の上側表面はフイールド酸化物
がつくられるにつれて消費される。残りの打込み
された材料は非常に高い固有抵抗を有する。例え
ば１cm²当り1MΩの再現性ある結果が得られた。

本発明の更に他の実施例によると、ビツトライ
ンと蓄積ノード間に接続する読出し・書込みトラ
ンジスタ即ち転送トランジスタを含むメモリセル
が得られる。蓄積ノードはリフレツシユ又は保持
トランジスタを通つて電源に接続し、このトラン
ジスタのゲートはフイードバツクノードである。
フイールド打込みされた抵抗はこのゲートを蓄積
ノードに接続し、この抵抗は「１」か「０」が蓄
積されるのに依然して高インピーダンス状態と低
インピーダンス状態との間を切り替わる。抵抗は
打込み工程後に成長した厚いシリコン酸化物層の
真下に位置するイオン打込み領域により得られ
る。ＮチヤンネルMOSの製造工程では、酸化物
層は「フイールド酸化物」であろう。抵抗をつく
るにあたつて、抵抗素子が形成されるべき部分に
最初に適当なマスクを用いてイオン打込みされ、
それからフイールド酸化物が成長する。打込み領
域の上側表面はフイールド酸化物が成長するにつ
れて消費される。打込みされた材料の残りの部分
は非常に高い固有抵抗を有する。このフイールド
打込み抵抗はゲート接地接合FETとして働らき、
それはフイードバツクノードと電源との間の抵抗
と共に電圧利得を有する接地ゲート増幅段を供給
する。リフレツシユトランジスタは蓄積ノードと
接地との間に接続せる抵抗素子と共にソースホロ
ア段を供給する。２つの段は蓄積ノードが「１」
又「０」のいずれかで安定であるスタテイツクフ
リツプフロツプをつくる。このようにして２個の
普通のMOSトランジスタと１個のフイールド打
込み抵抗が２個の他の抵抗素子と共に、クロツク
電圧を必要としないスタテイツクセルを供給す
る。

本発明の更に他の実施例によれば、ビツトライ
ンと第１の蓄積ノードとの間に接続する読出し・
書込みトランジスタ又は転送トランジスタを含む
メモリセルが得られる。この蓄積ノードはフイー
ルド打込み抵抗と他の抵抗を通つて電源につなが
り、これらの素子間のノードは縦型のＰチヤンネ
ル接合FETのゲートにつながつている。フイー
ルド打込み抵抗は蓄積されるのが「１」か「０」
かにしたがつて高インピーダンス状態と低インピ
ーダンス状態との間を切り替わる。抵抗は打込み
工程後に成長する厚いシリコン酸化物層の真下に
位置するイオン打込み領域により供給される。他
の抵抗はこの方法でつくることができるし、又打
込みされた多結晶シリコンの抵抗でもよい。蓄積
ノードは「０」が蓄積されるとＰチヤンネル装置
を通る導通により接地状態に保たれる。

これらの装置は一緒になつて、蓄積ノードが
「１」か「０」のいずれかで安定しているスタテ
イツクフリツプフロツプをつくる。このようにし
て１個の普通のMOSトランジスタと１個（又は
２個）のフイールド打込み抵抗は縦型のＰチヤン
ネル接合FETと共に、クロツク電圧を必要とし
ないスタテイツクセルを供給する。

本発明の特徴と考えられる新規な主要点は別項
の特許請求の範囲に記載してある。しかしながら
発明それ自体と、他の特徴と利点とは以下の図面
と共に詳細な説明を読めば最も良く理解されるで
あろう。

第１図〜第５図の実施例 第１図には、本発明の抵抗を用いたＮチヤンネ
ルのシリコンゲートMOSスタテイツクRAMセル
１０の物理的レイアウトが示されている。このセ
ルは第１図では勿論非常に大きく拡大したもの
で、実際の大きさは４ミル（101.6ミクロン）角
より小さい、即ち第１図のセルの幅は３ミル
（76.2ミクロン）以下である。第２図に同じセル
の電気的略図を示すが、同じ番号を付してある部
分は同じものを指す。

第１図と第２図のセルは一対の交叉結合駆動ト
ランジスタQ₁とQ₂から成り、各トランジスタは
ソースが接地又はV_SSライン１１に接続され、ド
レインがV_dd即ち正の電源ライン１２に抵抗Ｒ１
又はＲ２を介して接続している。トランジスタＱ
１のドレインのノード１３は導体１４を経由して
トランジスタＱ２のゲートに接続し、同様にトラ
ンジスタＱ２のドレインのノード１６は導体１５
を経由してトランジスタＱ１のゲートに接続し、
双安定回路即ちフリツプフロツプ回路の交叉結合
特性を備えている。Ｄと又はＤ０とＤ１の参照
符号を付した１７と１８のラインは結合トランジ
スタＱ３とＱ４を経由してノード１３と１４につ
ながり、これらのトランジスタの両ゲートはワー
ドアドレスライン１９に接続している。

普通のスタテイツクRAMセルでは、回路はＲ
１とＲ２を除いて第２図と同じであり、Ｒ１とＲ
２はデプレツシヨンモードで働らくMOSトラン
ジスタを用い、そのゲートがそのソース即ちノー
ド１３と１６に接続されている。従来技術で論じ
られたこれらの負荷装置はＱ５とＱ６として引用
されるだろう。即ち従来技術では第２図を表わす
のにＲ１とＲ２の代わりにトランジスタＱ５とＱ
６を用いる。スタテイツクRAMでは負荷装置は
非常に高い抵抗を示すのが好ましい。スタンドバ
イ電流を低くするために、負荷装置Ｑ５とＱ６は
高インピーダンスを有しなければならない。スタ
テイツクモード即ちスタンドバイモードではトラ
ンジスタＱ１又はＱ２の一方が導通する。このこ
とはデータを蓄積するのに必要である。「4K」即
ち4096ビツトのメモリ装置では、すべてのセルが
１又は０を蓄積し、すべてのセルがそのトランジ
スタＱ１とＱ２の一方が導通するので、もしＱ５
とＱ６が高抵抗でなかつたなら消費電力が高くな
るだろう。スイツチングモード中、ノード１３又
はノード１６のどちらかが、V_dd付近迄チヤージ
アツプしなければならないから、負荷装置はオフ
であつてはならない。デプレツシヨン型の負荷ト
ランジスタＱ５とＱ６を「ソースフオロア」モー
ド（即ちゲートをソースに結ぶ）で用いると、ド
レイン・ソース間に流れる電流は次のようにな
る、 I_ds＝K′（Ｗ／Ｌ）V_px ² ここでK′は装置定数、Ｗはチヤンネルの幅、
Ｌはチヤンネルの長さ、V_pxはスレツシヨルド電
圧である。標準的なＮチヤンネルセルフアライン
シリコンゲート工程を用いると、ゲートの酸化膜
の厚さを約800Åにすれば、満足できるI_dsを得る
ためにはV_pxは0.5±0.2Vにしなければならない。
このことは製造上の見地から見るときわめて得難
いものである（V_s＝0Vに対して）。このことのみ
ならず、デプレツシヨン負荷で「V_s」＝5V（即ち
ノード１３と１６に於て）とすれば、Ｑ５とＱ６
を導通させるためにV_pxは約0.1Vでなければなら
ない。これらの制約があるために、普通のスタテ
イツクRAMセルの製造が困難なのである。

V_ddとノード１３と１６間に高抵抗のＲ１とＲ
２を用いると、デプレツシヨン型負荷装置を用い
た場合に比べて、大幅に改良された結果が得られ
る。拡散によつてつくられた抵抗は好ましくな
い、なんとすれば１cm²あたり100KΩ以上の抵抗
をもつ拡散シートは非実用的であり、殆んど不可
能だからである。イオン打込みによりつくられる
表面抵抗も同様に好ましくない。リン打込みの抵
抗を考えると、シート抵抗ρ_sは次の式で表わされ
る、 ρ_s＝１／qμnN又は∫^x _p１／qμnN（ｘ）dx ここでμnは電子の移動度（標準的な材料では約
500cm²／volt・ｓ）、Ｎは１cm³当りのリン不純物原
子の濃度、ｑは単位電荷である。

濃度Ｎ（ｘ）をシリコン表面内への距離ｘの関
数として表わした図を第４図に示す。０はフイー
ルド酸化前の元の表面、Ａは打込み後でフイール
ド酸化前のリン濃度、Ｂはアニールとフイールド
酸化後のリン濃度、Ｃはスライスのアクセプタ濃
度を表わす。１cm²当り1.0×10¹¹の打込みドーズ
量に対して、 １／1.6×10^-19×500×10¹¹＝125KΩ／cm² これは抵抗領域Ｒ１とＲ２の上にフイールド酸化
物を成長させる以前に行なわれる。フイールド酸
化物が成長したとき、打込まれたリンは生のシリ
コンにより深く入り、抵抗が10倍以上になり、本
発明により１cm²あたり約1MΩの抵抗が得られる。
リンはフイールド酸化物の下で再分布し、またい
くらかは酸化物成長により消費されるだろう。

第３図ａ〜ｄには第１図のセルの断面図が示さ
れ、構造の詳細が示されている。セル１０はＰ型
シリコンの基体２０の小部分である。トランジス
タＱ１とＱ２はN⁺拡散領域２１，２２，２３に
より形成され、２１，２２，２３はソースとドレ
イン領域をつくつている。薄いゲート誘電体層２
４とリンをドープした多結晶シリコンストリツプ
２５，２６はこれらのトランジスタのゲートを形
成する。多結晶シリコンストリツプ２５，２６は
交叉結合相互接続１４，１５の一部である。

厚いフイールド酸化物２７はN⁺領域即ちトラ
ンジスタが存在しないすべての部分に存在し、
P⁺のホウ素をドープしたチヤンネルストツパ領
域２８が抵抗Ｒ１とＲ２が形成される領域を除い
たすべてのフイールド酸化物２７の下につくられ
る。絶縁層２９が全上面をおおつて形成され、多
結晶シリコンのフイールド酸化物とN⁺領域をお
おう。ライン１１，１７，１８はこの絶縁層の上
につくられる金属ストリツプである。

第３図はｂに見られるように、本発明により抵
抗Ｒ１はフイールド酸化物２７の直下にイオン打
込みによりリンドープされた領域３０から成る。
このＮ型領域３０はV_ddライン１２を、１２はN⁺
拡散領域の形式をしている、N⁺拡散領域２１の
一端に接続する。抵抗Ｒ１の大きさは（Ｒ２も同
様）第１図の平面図で見られるように約0.2ミル
（5.08ミクロン）×0.3ミル（7.62ミクロン）で、第
３図ｂに見られるように「実効」厚さは約2000〜
8000Åである。リンの拡散はいくらか変則的であ
るから、正確な厚さは決められない。抵抗Ｒ１と
Ｒ２は第３図ｄにも見られるが、ここでは抵抗Ｒ
２はリンを打込まれた領域３７から成る。

第５図ａ〜ｅを参照して、第１図と第３図ａ〜
ｄのＮチヤンネルシリコンゲートセルフアライン
MOS IC装置の製造工程について述べる。最初の
材料はＰ型単結晶シリコンのスライスであり、多
分直径３インチ（76.2cm）、厚さ20ミル（508ミク
ロン）、＜100＞面で切断し、約６〜８Ω−cmの固
有抵抗を有する。第３図ａ又は第５図ａに於て、
ウエフア即ち母体２０はスライスの非常に小さい
部分を表わし、これは断面の代表的なサンプルと
して選ばれたものである。適当なクリーニングの
後、最初にスライスは酸化される。酸化は多分
1000℃の高温で炉中で酸素にさらして行い、約
1000Åの厚さの酸化物層３１をつくる。次にシリ
コン窒化物層３２が形成される、それは米国特許
第3907616号の第２図に示されるrfプラズマ反応
器でシランとアンモニアの雰囲気にさらすことに
よつて行なう。窒化物層を付着させる技術は英国
特許第1104935号やスターリング（Sterling）と
スワン（Swann）によりソリツド・ステート・
エレクトロニクス誌（Solid State Electronics）
（Vol.8，653〜54頁、1965年発行）にも示されて
いる。この層３２を約1000Åの厚さに成長させ
る。ホトレジスト被覆３３が全上面に加えられ、
所望のパターンを定めるマスクを通して紫外光に
さらし、それから現像する。このことによつて、
窒化物が除去さるべき領域３４が残る。スライス
は窒化物のエツチング処理され、窒化物層３２の
露出部が除かれるが、酸化物層３１は除去されな
いし、ホトレジスト３３も反応しない。

スライスは今度はイオン打込み工程にかけら
れ、ホウ素原子がホトレジスト３３と窒化物３２
によりおおわれていないシリコンの領域に打込ま
れる。ホトレジストは除去することはできたが、
好ましくは今度は打込みのマスクの役をするので
適所に残す。ホウ素はＰ型をつくる不純物なの
で、更に高濃度にドープされたP⁺領域３５が表
面にできる。酸化物層３１は打込み期間中適所に
残す。なんとなればそれは打込まれたホウ素原子
が次の熱処理中に表面から外に拡散するのを防ぐ
からである。ホウ素原子の打込みは100KeVで約
４×10¹²／cm²のドーズ量である。

見てわかるように、領域３５は最終的な装置で
は同じ形では存在しない。なんとなれば、スライ
スのこの部分のいくらかは、酸化処理中に消費さ
れてしまうだろうからである。

本発明によれば、次の工程はリン打込みされた
抵抗領域をつくることである。ホトレジスト被覆
３３が除去され、別のホトレジスト被覆３６が全
スライスに加えられ、それからマスクを通して紫
外光で露光する。マスクは第１図の抵抗Ｒ１とＲ
２になる部分を除き全部を露光するようにつく
る。現像すると露光されないホトレジストが第５
図ｂの３７の領域のような領域で除去されるがこ
こは抵抗領域がつくられるところである。この領
域で窒化物層３２がエツチング除去され、酸化物
３１が前と同様に適所に残され、それからスライ
スが約３×10¹¹／cm²のドーズ量で150KeVでリン
打込みされ、打込まれた領域３８をうみだす。残
つているホトレジスト３６はそれから除去され
る。

次の工程はスライスを熱処理すること即ちアニ
ーリング工程であり、その期間スライスは約1000
℃の温度で多分約２時間不活性雰囲気、好ましく
は窒素、中で保たれる。この工程により、ホウ素
の濃度が著しく変わり、結晶構造の総体的な損傷
を軽減するほか望ましい効果をもたらす。Ｎ領域
３８と同様P⁺領域３５が今やシリコン表面によ
り深く浸透した。

次の工程はフイールド酸化物膜の形成であり、
それはスライスを蒸気即ち酸化雰囲気に約900℃
で多分10時間さらすことによつてなされる。これ
により厚いフイールド酸化物領域即ち層２７が成
長し、この領域はシリコン表面から中へ延びる、
なんとなれば酸化するとシリコンが消費されるか
らである。窒化物層３２はその直下の酸化を阻止
する。この層２７の厚さは約8000〜10000Åであ
り、その半分は元の表面の上方で半分が下方であ
る。打込みにより形成され、アニール工程で修正
されたホウ素ドープされたP⁺領域３５とリンド
ープされたＮ領域３８は部分的に消費されるだろ
うが、また酸化面に先んじて更にシリコンの中へ
拡散するだろう。この結果、P⁺領域２８とＮ抵
抗領域３０はアニール工程がない場合と比べて、
より深く、より一様で満足できる表面濃度を有す
る。また領域２８と３０は打込まれた装置の結晶
構造損傷特性を拡大しない。

窒化物層３２とその下の酸化物層３１を次の工
程としてエツチング除去し、約800Åの別の薄い
酸化物層をシリコンの露光部分に成長させる。多
結晶シリコンとシリコンとのコンタクトのための
窓がパターン化されホトレジストを用いてエツチ
ングされる。多結晶シリコンの層を標準的な技術
を用いて反応器中で付着する。多結晶シリコンと
ゲート酸化物層即ち薄い酸化物層が次にホトレジ
スト層を加えてパターン化され、この目的のため
に用意したマスクを通して紫外光で露光し、現像
し、多結晶シリコンのある部分をマスクする残り
のホトレジストを用いてエツチングする。その結
果得られた構造を第５図ｄに示すが、ここで残つ
ている多結晶シリコン層の一部はMOSトランジ
スタＱ３のゲート３９となり、その下の薄い酸化
物膜はトランジスタのゲート酸化物膜４０であ
る。スライス上のすべての他のトランジスタに対
してもまたこれらの同じ層がゲートとゲート酸化
物膜を供給し、必要なところにはキヤパシタを供
給する、キヤパシタが必要なところでは、薄い酸
化物膜が誘電体層であり、単に導体として働らく
多結晶シリコン層はキヤパシタの一方のプレート
となる。

多結晶シリコン３９と薄い酸化物４０を拡散マ
スクとして用いて、今度はスライスをN⁺拡散に
かける、それによつてリンがシリコンスライス２
０の内に拡散して領域１２，２１，２２，２３を
つくる。拡散の深さは約8000〜10000Åである。
N⁺拡散領域は各種の領域を接続する導体として
の働らきをし、またすべてのMOSトランジスタ
のソース又はドレイン領域としての機能をもつ。

第３図ｂに見られるように、装置の製造はリン
ドープした酸化物の他の層２９を付着することに
よつて続けられる。酸化によるよりもむしろ、こ
の場合は低い温度の反応工程で、普通の化学蒸着
技術を用いて行なわれる。約6000Åの層２９がつ
くられて、全スライスをおおう。次いで、酸化物
層２９の適所に窓があけられ、そこでコンタクト
がシリコンの領域又は多結晶シリコン層（第３図
ｂには見えない）に対して、ホトレジストマスキ
ングとエツチングを用いてつくられる。それから
アルミニウム層を全スライスに付着して、ホトレ
ジストマスキングを用いてエツチング除去し、金
属の相互接続１１，１７，１８の所望のパターン
をつくる。

領域３０又は３７の抵抗は基体のバイアスとソ
ースのバイアスに依然する。しばしばＮチヤンネ
ルのシリコンゲート装置は基体に−３〜−５ボル
トのバイアスをかけるが、これは標準的なやり方
である。基体バイアスが増すと抵抗が増すという
効果が生じる。なんとなれば「チヤンネル」即ち
電流通路が少数キヤリア（この場合電子）を減少
させる傾向をもつからである。「ソース」のバイ
アス即ちV_sも同様な効果を有する。ソースバイ
アスにより抵抗の一端（V_dd側）から他端（ノー
ド１３又は１６）にかかる電圧が表わされる。例
えば第２図の回路に於て、スタテイツク状態では
一方のトランジスタがオンで他方がオフであるか
ら、ノード１３又は１６の一方の電圧はほぼV_dd
で他方はほぼV_ssである。即ちこの抵抗Ｒ１又は
Ｒ２にかかる電圧はソースバイアスとして引用さ
れ、ソースバイアスV_sが増すと抵抗が増す。

第１の例では、上述のような窒素アニール工程
を用いて、V_ddを5.5Vとし、基体バイアス即ち
V_bbを０とし、各0.2ミル（5.08ミクロン）幅で1.0
ミル（25.4ミクロン）長さの抵抗を５個平行に並
べて（１cm²当りの抵抗を測定）、２×10¹¹のドー
ズ量により得られる抵抗は約3.5〜7MΩに変わ
り、３×10¹¹のドーズ量に対して0.7〜1MΩ、４
×10¹¹のドーズ量に対して250〜300KΩ（すべて
150KeV）に変わつた。

第２の例では、窒素アニール工程なしで、基体
バイアスを−3Vとし、他の条件は先の例と同様
にしたら、抵抗は10×10¹¹のドーズ量とV_s＝０に
対して約35KΩで、V_s＝5Vに対して約50KΩだ
つた。７×10¹¹／cm²のドーズ量では、V_s＝０に対
して40KΩでV_s＝５に対して100〜150KΩだつ
た。５×10¹¹のドーズ量ではV_s＝０に対して90〜
100KΩの抵抗が、V_s＝５では２〜3MΩの抵抗が
得られた。

第３の例では、第１の例と同じ条件にし、10×
10¹¹のドーズ量に対して、V_s＝5Vでは抵抗は約
30KΩである。７×10¹¹のドーズ量では、V_s＝０
に対して約40KΩの抵抗が、V_s＝5Vに対して約
100〜150KΩの抵抗が得られる。５×10¹¹のドー
ズ量では、V_s＝０に対して100KΩ、V_s＝5Vに対
して約250〜300KΩの抵抗が得られる。２×10¹¹
のドーズ量では、V_s＝０に対して１〜1.5MΩ、
V_s＝5Vに対してはスケールオーバ恐らく100MΩ
以上の抵抗が得られる。

第６図〜第９図の実施例 第６図には本発明の他の実施例である自己リフ
レツシングRAMセルが略図で示され、同じセル
が第７図でMOSICのレイアウトで示され、同じ
部分に同じ参照番号を付してある。

セルは第１のトランジスタ１０を含み、１０は
そのソース・ドレイン路がセンス又はビツトライ
ン１１とノード１２に接続し、そのゲート１３は
書込み又はアドレスライン１４に接続している。
装置はＮチヤンネル技術でつくられ、典型的な論
理レベルは論理「０」に対してゼロ又はV_ss（接
地）であり、論理「１」に対して約12V又は概ね
V_ddである。したがつて、アドレスラインが高レ
ベルのときトランジスタ１０は導通し、ビツト／
センスライン１１上のデータは書込み操作のため
にノード１２に転送されるか、又はノード１２の
電圧又は電荷が読出し操作のために読出しライン
１１に転送されるだろう。ノード１２はトランジ
スタ１６のソース・ドレイン路により一定の電圧
即ちV_ddラインに接続し、トランジスタ１６のゲ
ート即ちノード１７はゲートキヤパシタ１８の一
方の電極に接続している。ゲートキヤパシタの上
側電極即ち一定の電極はクロツクライン１９に接
続している。ライン１９にかかるクロツク電圧の
くり返し速度はメモリ装置のサイクルタイム又は
アクセスタイムよりもはるかに遅い。というのは
ライン１９上のクロツクはノード１７の電位をリ
フレツシユする働らきをするにすぎないからであ
る。例えばクロツクは多分1KHzで約100KHz迄の
ものでよい。セルのクリテイカルな素子はノード
１７とノード１２を結ぶ打込みされた抵抗２０で
ある。ノード１２は半導体材料で拡散されたN⁺
領域で、蓄積ノードである。

抵抗２０は上述の如くフイールド酸化物の下に
埋込まれている。この装置は非常に高いシート抵
抗を示し、ソース電圧の変化に対して抵抗変化を
示す。

第６図と第７図のセルの動作に於て、ノード１
２と１７間の電圧がスレツシユルド電圧V_t（通常
約0.8V）より低い間、トランジスタ１６はオフ
であることに注目してよい。論理「０」がセルに
書込まれると、ノード１２はV_ssになり、V_ss即ち
論理「０」を保つだろう。なんとなれば、トラン
ジスタ１６がオフに保たれるからである、即ちゲ
ード即ちノード１７がV_tに充電する傾向は抵抗
２０を通じて消費されるだろう。その抵抗の各端
の電圧が低いからその抵抗は最小であろうからで
ある。一方論理「１」がセルに書込まれると、ノ
ード１２は一旦約（V_dd−V_t）又は（V_dd−2V_t）
（それは約＋10Vである）に充電する。充電はア
ドレスライン１４に正の電圧が加えられると完全
にオンになるトランジスタ１０を通して行なわれ
る。イオン打込みされた抵抗は約＋５〜＋7Vの
カツトオフ電圧を有する。ノード１７は約（５〜
7V＋Vφ）の値に充電する。もしノード１２の電
荷が洩れると、ノード１７と１２間の電圧はV_t
よりも依然として高く、そこでトランジスタ１６
がオンになり、ノード１２をライン１５からV_dd
に充電する。もしノード１７の電荷が洩れると、
クロツクφによりVφのレベルに充電され、もし
Vφがノード１２の電圧よりも高い即ち論理１と
すると、ノード１２の電圧は高レベルのままだろ
う。ノード１７の電圧が高いとき、ゲートキヤパ
シタ１８は高い値になるだろうことに注目すべき
である、なんとなればゲート酸化物の直下のシリ
コンが消費されて即ち変換されて、広い面積の下
側プレートをつくるからである。しかしながら、
「０」が蓄積されると、上側プレート即ちノード
１７の電圧が低くなり、静電容量の値が非常に低
くなり、クロツクφが高レベルになつたときφラ
イン１９とノード１７を結ぶ電圧が殆んどなくな
る。

次に第７図とその断面図第８図ａ〜ｈを参照す
ると、本発明に従つてつくられたRAMの構造が
よく理解されるだろう。１個のセルのみを示した
が、通常1024個、4096個、16384個のセルのアレ
イがシリコンの１チツプの上につくられるが、一
緒にアドレスバツフア、デコーダ、入出力制御、
クロツク発生回路がメモリアレイを補助するもの
としてつくられる。

したがつて第７図と第８図ａ〜ｈのセルがＰ型
半導体チツプ２２の小部分に形成される。第７図
の平面図に示したセルの大きさは一辺が約１〜２
ミル（25.4〜50.8ミクロン）である。ビツト／セ
ンスライン１１とV_dd電源ライン１５は細長いN⁺
拡散領域で、一方アドレスライン１４とφライン
１９はアルミニウムを付着したストリツプであ
る。第８図ｃに見られるように、トランジスタ１
０と１６がN⁺拡散領域２２′，２３，２４により
形成され、２２ａ，２３，２４はソースとドレイ
ンをつくり、これらはライン１１と１５のN⁺領
域の延長である。トランジスタ１０と１６のゲー
トは酸化物膜２６の領域の上にある多結晶シリコ
ン層１３と２５により形成される。多結晶シリコ
ンのゲート層１３はライン１４の金属ストリツプ
の直下に延長し、そこではアドレスラインとゲー
ト間のコンタクトが接触領域２７上でなされる。
第８図ｅに見られるように、キヤパシタ１８が多
結晶シリコンの領域２８によつて形成される。２
８はトランジスタ１６のゲートをつくる同じ層２
５の延長である。多結晶シリコン領域２８の直下
に薄い酸化物被覆２６が中間層があり、元のＰ型
シリコン表面の部分２９がキヤパシタ１８の下側
プレートを形成する。下側プレートへの接続は
N⁺拡散領域３０によつてなされ、３０はコンタ
クト部３１で金属ライン１９に接触している。２
８の部分の電圧が約＋V_ddのとき、２９の部分で
デプレツシヨン層即ち変換層が形成されて、N⁺
領域３０に接続し、大きい値のキヤパシタをつく
る。２８の部分の電圧がV_ssのとき、その直下の
部分は変換されないで、２８の部分と領域３０間
の静電容量はきわめて小さい。ゲート２５の多結
晶シリコン層もまた３２の部分に延長していて、
３２ではN⁺拡散領域３３へのコンタクトがなさ
れる。領域３３は抵抗２０の一方の端子の役をな
し、領域２３は他端の役をなす。抵抗２０はフイ
ールド酸化物層３４の直下に埋まつており、３４
はN⁺拡散領域が形成される所、コンタクトがつ
くられるところ、又は薄い酸化膜２６が用いられ
る所を除いたチツプの全面をおおう。シリコン酸
化物の別の層３５はチツプをおおつて、多結晶シ
リコンや金属のような各種の導電性材料間の絶縁
をする、即ちこの層３５は望まないMOSトラン
ジスタがつくられる傾向を軽減し、また導体間の
静電容量を軽減するに充分なだけ厚い。第７図の
セルの大きいアレイのレイアウトに於ては、右側
の隣接セルはV_ddライン１５を共有するのでセル
はライン１５に関して鏡像になるだろう。同様に
このセルの上の隣接セルはφライン１９を共有す
るので、ライン１９に関して鏡像になるだろう。
一辺約150〜200ミル（3.81〜5.08ミリ）のチツプ
の中に実装密度4096のセルが達成しうる。

抵抗２０は接合FETに似ている、そしてその
抵抗は基体のバイアスとソース電圧に依然する。
しばしばＮチヤンネルシリコンゲートICは基体
に−３〜−5Vのバイアスをかけるが、これは標
準的な実例である。基体のバイアスが増すと抵抗
２０の抵抗値が増すという効果がある。なんとな
れば接合が逆バイアスされると、「チヤンネル」
即ち電流路が少数キヤリア（この場合電子）を消
滅させる傾向を有するからである。「ソース」バ
イアス即ちV_sは同様な効果をもつ。ソースバイ
アスというのは抵抗の一端（ノード１７）から他
端（ノード１２）にかかる電圧、即ちノード１２
と１７にかかる電圧を意味する。

例えば、第６図の回路で、論理「１」が蓄積さ
れるとノード１２と１７にかかる電圧は概ねV_dd
になる（抵抗を電流が流れて起る電圧降下は最小
である）。抵抗の下にあるPN接合にかかる電圧
は実質的にはカツトオフになる、即ち抵抗電流路
をピンチオフにし、抵抗を非常に高く、恐らく
10MΩ、にする。ゼロが蓄積されるとと、節点１
２と１７にかかる電圧は概ねV_ssになり、デプレ
ツシヨン領域は抵抗２０の中に延びなく、その抵
抗は低い。「１」を蓄積した状態では高抵抗であ
り、ノード１７をVφ電源から変えるのに要する
消費電力は低い。

第６図と第７図の回路に於て、蓄積したゼロを
読出すとき、トランジスタ１６はオフだから、ビ
ツトライン１１はノード１２からの変化を受けな
いだろう。しかし蓄積された「１」を読出すと
き、トランジスタ１６はオンだから、ビツトライ
ン１１はトランジスタ１０と１６のソース・ドレ
イン路を経由してV_ddライン１５に接続し、殆ん
ど全論理レベルに、恐らく（V_dd−2V_t）又は約
10Vに、なるだろう。これは約100〜200ミリボル
トしか生じない普通のダイナミツク１トランジス
タセルと対照的である。

メモリアレイ中のビツトライン１１は予備充電
の必要はない、しかし代わりに読出しサイクルの
始めにV_ssに放電しなければならない。メモリア
レイに対するサイクル時間は約１ミリ秒〜10マイ
クロ秒であるVφフロツクタイミングに比べて恐
らく500ナノ秒であろう。即ちVφはメモリのアク
セス時間よりも20〜2000倍遅い因子である。Vφ
の電圧レベルは好ましくはV_ddよりは少なくとも
1V_t高い、Vφが高くなればより遅くなりうる。
抵抗２０の特性はカツトオフ電圧即ちピンチオフ
電圧がV_ddより低いように選ばれる。これは不純
物濃度と接合深さによつて決まる。抵抗２０の大
きさは幅が約0.2〜0.3ミル（5.08〜7.62ミクロン）
で、長さが約0.4〜0.7ミル（10.16〜17.78ミクロ
ン）であり（第７図にはそのようなのが示されて
いる）、第８図ｄ又はｆに見られるように「実効」
厚さは約2000〜8000Åである。リンの拡散はいく
らか変則的だから正確な厚さはよくわからない。
第４図の濃度図によれば、PN接合を逆バイアス
することによつて生ずるデプレツシヨン領域は、
ずつとシリコンとシリコン酸化膜の境界迄伸びて
いて、装置をカツトオフ即ちピンチオフにする。
注意したように、このことは約５〜7Vで起る。

次に第９図ａ〜ｅを参照して、第７図と第８図
ａ〜ｈのＮチヤンネルシリコンゲートセルフアラ
インMOS IC装置の製造工程を述べる。第９図ａ
〜ｅは第７図の線５―５に沿つた断面図を表わす
もので、トランジスタと抵抗の形成を図示するよ
うに断面を選んである。最初の材料はＰ型単結晶
シリコンのスライスで多分直径３インチ（76.2ミ
リ）で、厚さ20〜40ミル（0.508ミリ〜1.016ミ
リ）で、＜100＞面で切断し、固有抵抗は約６〜８
Ω−cmのものである。第７，８，９図で、チツプ
即ちバー２２はスライスの非常に小さい部分を表
わし、その幅は多分２又は３ミル（50.8又は76.2
ミクロン）である。適当なクリーニングの後、ス
ライスは多分1000℃の高温で炉中で酸素にさらす
ことによつて酸化し、約1000Åの厚さの酸化物層
３８をつくる。次に約1000Åの厚さのシリコン窒
化物層３９がrfプラズマ反応器中でシランとアン
モニアの雰囲気にさらすことによつて形成され
る。ホトレジスト被覆４０がスライスの全上面に
加えられて、所望のパターンを決めるマスクを通
して紫外光で露光して、現像する。これによつて
領域４１が残る、４１は窒化物エツチングにより
エツチング除去されるところであり、それにより
酸化物層３９の露出部が除去されるが、酸化物層
３８は除去しないしホトレジスト４０とも反応し
ない。

スライスは今度はイオン打込み工程にかけら
れ、リン原子がホトレジスト４０と窒化物３９に
よつておおわれていない４２の部分に打込まれ
て、抵抗をつくる。ホトレジストは除去すること
ができたのだが、好ましくは適所に残す、という
のはそれは打込みをマスクするからである。酸化
物層３８は打込み中適所に残す、なんとなればそ
れは次の熱処理期間中に、打込まれたリン原子が
表面から外へ拡散するのを防ぐからである。この
打込みは約５×10¹⁰／cm²のドーズ量で70〜
150KeVで行なわれる。用いるエネルギーレベル
によリカツトオフ電圧を制御するが、高いエネル
ギーレベルを用いると高いカツトオフ電圧にな
る。

見てわかるように、領域４２は最終的な装置で
は同じ形では存在しない。なんとなればスライス
のこの部分のいくらかはフイールド酸化工程で消
費されてしまうだろうからである。

次にホトレジスト被覆４０が除去されて、別の
ホトレジスト被覆４３が全スライスに加えられ、
トランジスタ、N⁺拡散領域、キヤパシタとなる
部分を除くすべての部分を露光するマスクを通し
て紫外光で露光する。現像すると、露光されない
ホトレジストが第９図ｂの４４の部分で除去され
る。抵抗領域２０がつくられる領域４２がおおわ
れる。窒化物３９が領域４４でエツチング除去さ
れ、酸化物３８が前と同じように適所に残され、
それからスライスは約４×10¹²／cm²のドーズ量で
100KeVでホウ素打込みにかけられる。

ホウ素はＰ型導電性にする不純物だから、更に
高濃度にドープされたP⁺領域４５が表面につく
られる。残りのホトレジスト４３がそれから除去
されるだろう。

次の工程はスライスを熱処理即ちアニーリング
工程にかけることである、その期間スライスは不
活性の雰囲気、好ましくは窒素、中で多分約２時
間約1000℃に保たれる。この工程により、ホウ素
とリンの濃度が著しく変化し、結晶構造の総体的
損傷を軽減することとは別に好ましい効果があ
る。P⁺領域４５とＮ領域４２と同様今度は更に
深くシリコン表面に浸透した。

第７図の装置を形成する次の工程は、フイール
ド酸化物３４の生成であり、それはスライスを多
分10時間約900℃で蒸気又は酸化雰囲気にさらす
ことによつて行なわれる。このことによつて、厚
いフイールド酸化物領域即ち層３４が第９図ｃに
示すように成長し、この領域はシリコン表面の中
へ延長する、なぜならばシリコンはそれが酸化す
るとき消費されるからである。窒化物層３９はそ
の直下の酸化を阻止する。この層３４の厚さは約
8000〜10000Åであり、その半分は元の表面の上
にあり、半分はその下にある。打込みにより形成
され、アニール工程により修正されたホウ素をド
ープしたP⁺領域４５とリンをドープしたＮ領域
４２は部分的に消費されるが、酸化面に先立つて
シリコンにより深く拡散する。このようにして
P⁺「チヤンネルストツプ」領域４６とＮ抵抗領域
２０は、アニール工程なしで得られるものと比べ
て、より深く、より一様で好ましい表面濃度を有
するものが結果として得られるだろう。また領域
４６と２０は従来の打込み装置の結晶構造損傷特
性を拡大させないだろう。

第９図ｄに於て、次の工程として、窒化物層３
９とその下の酸化物層３８がエツチングで除去さ
れて、約800Åの別の薄い酸化物層２６がシリコ
ンの露出部の上に成長する。この層２６は後でト
ランジスタのゲート絶縁体とキヤパシタの誘電体
となる。多結晶シリコンとシリコンとのコンタク
ト用の窓がパターン化され、ホトレジストを用い
てエツチングされる。多結晶シリコンの層を標準
的な技術を用いて反応器中で全スライスの上に付
着する。多結晶シリコンとゲート酸化物即ち薄い
酸化物層が次にホトレジストの層を加えることに
よつてパターン化され、この目的のために用意し
たマスクを通して紫外光で露光し、現象し、それ
から多結晶シリコンのある部分をマスクする残り
のホトレジストでエツチングする。その結果得ら
れる構造が第９図ｄに見られるもので、残りの多
結晶シリコンの層の一部が後でMOSトランジス
タ１０のゲート１３になり、その直下の酸化物２
６はトランジスタのゲート酸化物である。これら
の同じ層によりまたスライス上の他のすべてのト
ランジスタのゲートとゲート酸化物が得られる、
キヤパシタも同様である。そしてそこでは薄い酸
化物２６は誘電体の層であり、多結晶シリコンの
層はキヤパシタの上側プレートである。

薄い酸化物２６とフイールド酸化物３４を拡散
マスクとして用いて、スライスは今度はN⁺拡散
にかけられる、そこではリンが第９図ｅに見られ
るようにシリコンスライス２２に拡散され、１
１，１５，２２，２３，２４，３３の領域をつく
る。リンは露出された多結晶シリコンに拡散す
る。だからそれは高濃度にドープされ、非常に導
電性になる。多結晶シリコンは拡散をマスクしな
いから、領域３３は多結晶シリコンの直下につく
られる。拡散の深さは約8000〜10000Åである。
N⁺拡散領域は導体として作用し、各種の領域を
一緒に接続し、またすべてのMOSトランジスタ
のソース又はドレイン領域としても作用する。

第８図ａ〜ｈに見られるように、リンをドープ
した酸化物の他の層３５を付着することによつ
て、装置の製造が続けられる。このことは酸化す
ることよりもむしろ普通の化学蒸着技術を用いて
低温反応過程により行なわれる。約6000Åの層３
５がつくられ、全スライスをおおう。次いで、酸
化物層３５の２７と３１の部分に窓があけられ
る、ここはホトレジストマスキングとエツチング
を用いてコンタクトがシリコンの領域に対して、
又は多結晶シリコンの層に対してつくられるとこ
ろである。それからアルミニウムの層を全スライ
スに付着し、ホトレジストマスキングを用いてエ
ツチング除去し、金属の相互接続１４と１９の所
望のパターンを得る。

第１０図〜第１４図の実施例 第１０図には本発明の他の実施例であるメモリ
セルを示し、それは一対のMOSトランジスタ１
０と１１と１対のフイールド打込みされた抵抗１
２と１３と、好ましくは打込みされた多結晶シリ
コンの抵抗１４とを含む。トランジスタ１１は転
移装置即ち入出力装置で、ビツトライン１５と蓄
積ノード１６の間に接続している。アドレスライ
ン１７はトランジスタ１１のゲート１８ａに接続
している。トランジスタ１０は支持装置として作
用し、電源ライン１８と蓄積ノード１６との間に
接続している。トランジスタ１０のゲート１９は
フイードバツクノードド２０につながり、２０に
対しフイールド打込みされた抵抗１２と抵抗１４
が接地ゲート接合FET増幅器の入力として作用
する。抵抗１３は接地又はV_ssライン２１に接続
され、トランジスタ１０と抵抗１３を含むソース
ホロア段に対する負荷インピーダンスとして働ら
き、ノード１６はその出力である。セルはV_ddと
V_ssライン１８と２１に関して鏡像をつくること
により、アレイ状に複製することができるだろ
う。したがつて隣接セルはV_ddとV_ss導体を共有
する。

第１１図とその断面図である第１２図ａ〜ｃに
於て、第１０図のメモリセルを組込んだMOSセ
ルのレイアウトを示す。半導体バーの非常に小さ
な部分２３が見えるが、メモリ装置は1/10平方イ
ンチ（64.5平方ミリ）よりも小さい１個のシリコ
ンチツプ上に通常恐らく4096又は16384個のセル
を含むだろうことが理解されよう。V_ddとV_ssラ
イン１８と２１はアドレスライン１７と同様に金
属ストリツプでチツプの上面のシリコン酸化絶縁
層２４の上にある。ビツトライン１５はシリコン
チツプ内で長く伸びたN⁺拡散領域で、このN⁺領
域の一部はトランジスタ１１のソース２５を供給
する。トランジスタ１１のゲート１８ａはドープ
された多結晶シリコン層で、これは金属と多結晶
シリコンのコンタクト２６で金属ライン１７に接
続している。トランジスタ１０は一続きのN⁺拡
散モウト（掘）２７により形成され、２７はN⁺
拡散領域２８と共にトランジスタ１１のドレイン
とノード１６を形成し、２８は金属とモウトのコ
ンタクト部２９迄伸びている。ゲート１９はドー
プされた多結晶シリコン領域３０によつて形成さ
れ、３０はまたノード２０の多結晶シリコンとモ
ウトとのコンタクト部を横切つて延長して、打込
まれた領域３１の抵抗１４を形成し、金属と多結
晶シリコンのコンタクト部３２で終つている。モ
ウトを囲んでいる厚いフイールド酸化物３４の直
下の打込まれた領域３３はN⁺領域３５とN⁺モウ
ウト領域２７の延長との間に抵抗１２をつくる。
同様にして、打込まれた領域３６はフイールド酸
化物３４と金属ライン１７の下の抵抗１３をつく
る。領域３６はN⁺拡散モウト領域３７で終端し、
金属とモウトのコンタクト３８が３７と金属V_ss
ライン２１とでなされる。フイールド打込みされ
る抵抗１２と３１は前述の方法でつくられる。打
込まれた多結晶シリコン抵抗１４は以下に述べる
方法でつくられる。

第１０図と第１１図のメモリセルの動作に於
て、抵抗１２は接合FETとして働らく。なんと
なればそれはそのソース電圧即ちノード１６に表
われる電圧に依然する抵抗値を示すからである。
ノード１６の電圧が高い（「１」が蓄積されてい
る）とき、基体と打込まれた領域３１間の逆バイ
アスされた接合によりつくられたデプレツシヨン
領域は広く、装置により示される見かけの抵抗は
非常に高く、多分１cm²当り1MΩ以上であろう。
ノード１６の電圧が低い（論理「０」が蓄積され
ている）とき、見かけの抵抗は何桁も低い。この
ように働らく抵抗１２と抵抗１４は、電圧利得を
有する接地ゲート接合FET増幅段として働らき、
ノード１６は入力であり、ノード２０は出力であ
る。抵抗１３と一緒にトランジスタ１０はソース
ホロア段として働らき、ノード２０は入力とな
り、ノード１６は出力となる。接地ゲート段はソ
ースホロアを通つた損失を補償するに充分な直流
電圧利得を有するから、回路はどちらの状態でも
安定であり、スタテイツクフリツプフロツプとし
て働らく。

ライン１７をアドレスすることによつて「１」
が蓄積されると、トランジスタ１１をオンにし、
「１」即ちビツトライン１５のV_dd電圧からノー
ド１６を充電する。このことによつて抵抗１２は
非常に高いインピーダンスを示すようになり、抵
抗１４を通る電流は非常に小さくなり、ノード２
０は概ねV_dd即ちスレツシヨルドV_t以上になり、
トランジスタ１０をオンに保つ。

トランジスタ１０が導通するとノード１６は
V_dd線１８から充電し、ノード１６を高レベルに
保ち、「１」が保持される。

ビツトライン１５がV_ssレベルでトランジスタ
１１がアドレスされると「０」が蓄積され、ノー
ド１６がビツトラインに放電する。ノード１６が
V_ssレベルになると、抵抗１２のインピーダンス
が低くなり、抵抗１４を流れる電流と電圧降下が
大きくなり、ノード２０がV_t以下になり、トラ
ンジスタ１０をオフにし、「０」レベルがノード
１６に保持される。また負荷装置１３が低抵抗状
態となり、ノード１６は低インピーダンスでV_ss
ライン２１につながり、更に「０」レベルになる
傾向を強める。

次に第１３図２ａ〜ｆを引用して、Ｎチヤンネ
ルシリコンゲートセルフアラインMOS IC（第１
１図及び第１２図ａ〜ｃの装置）について述べ
る。第１３図ａ〜ｆは第１１図の線４―４に沿つ
た断面図を表わし、トランジスタ、フイールド打
込みされた抵抗１２、打込まれた多結晶シリコン
の抵抗１４の形成を図示するように断面を選んで
ある。最初の材料はＰ型単結晶シリコンのスライ
スであり、多分直径３インチ（76.2ミリ）で、厚
さ20〜40ミル（0.508〜1.016ミリ）で、＜100＞面
で切断され、固有抵抗は６〜８Ω―cmである。第
１１図、第１２図、第１３図ではチツプの図示部
即ちバー４０はスライスの非常に小さな部分、お
そらく２〜３ミル（50.8〜76.2ミクロン）の幅の
ものを表わす。適当なクリーニングの後、スライ
スは多分1000℃の高温で炉中で酸素にさらすこと
によつて酸化され、約1000Åの厚さの酸化物層４
１をつくる。次に約1000Åの厚さのシリコン窒化
物の層４２が、rfプラズマ反応器中でシランとア
ンモニアの雰囲気にさらすことによつて形成され
る。ホトレジストの被覆４３がスライスの全上面
に加えられ、所望のパターンを定めるマスクを通
して紫外光で露光し、現像する。これにより領域
４４が残るが、ここは窒化物エツチングによりエ
ツチング除去されるところで、窒化物層４２の露
出部は除去されるが、酸化物層４１は除去され
ず、ホトレジスト４３と反応しない。この領域４
４で抵抗１２がつくられる。

スライスは今度はイオン打込み工程にかけら
れ、リン原子がホトレジスト４３と窒化物４２に
おおわれていないシリコンの部分４５に打込まれ
て、抵抗をつくる。ホトレジストは除去すること
ができたのだが、それは打込みのマスクとなるの
で好ましくは適所に残す。酸化物層４１は打込み
中適所に残す、なんとなればそれは次の熱処理中
に打込まれたリン原子が表面から外へ拡散するの
を防ぐからである。この打込みは70〜150KeV
で、約５×10¹⁰／cm²のドーズ量で行なわれる。用
いるエネルギーレベルを選択すると、カツトオフ
電圧を制御することができ、エネルギーレベルを
高くすればするほど、カツトオフ電圧の高いもの
が得られる。

見てわかるように、領域４５は最終的な装置で
は同じ形で存在しない、なんとなればスライスの
この部分のいくらかはフイールド酸化処理中に消
費してしまうからであろう。

次にホトレジスト被覆４３が除去されて、別の
ホトレジスト被覆が全スライスに加えられ、後で
モウト即ちトランジスタとN⁺拡散領域になる部
分を除く全部を露光するマスクを通して紫外光を
照射する。現像すると第１３図ｂの領域４７で露
光されないホトレジストが除去される。抵抗１２
が後でつくられる領域４５がおおわれる。４７の
部分の窒化物層４２がエツチング除去され、酸化
物４１が前述の如く適所に残され、それからスラ
イスは約４×10¹²／cm²のドーズ量で100KeVでホ
ウ素打込みにかけられる。高濃度にドープされた
P⁺領域４８が表面につくられ、ついにチヤンネ
ルストツプ領域ができる。残りのホトレジスト４
６がそれから除去されるだろう。

次の工程はスライスを熱処理即ちアニーリング
工程にかけることであり、その期間スライスは不
活性雰囲気中、好ましくは窒素、で多分約２時間
約1000℃の温度に保たれる。この工程により打込
まれたホウ素とリンの濃度が著しく変わるが、こ
れは結晶構造の総体的損傷を軽減するほかに好ま
しい効果を有する。Ｎ領域４５と同様P⁺領域４
８はアニール後シリコン表面により深く浸透した
ことであろう。

次の工程はフイールド酸化物３４の形成であ
り、これはスライスをおそらく10時間約900℃の
蒸気又は酸素雰囲気にさらすことによつて行なわ
れる。これによつて厚いフイールド酸化物領域即
ち層３４が第１３図ｃに見られるように成長し、
この領域はシリコン表面の中に延長する。なんと
なればシリコンは酸化すると消費するからであ
る。窒化物層４２はその直下の酸化をマスクす
る。この層３４の厚さは約8000〜10000Åであり、
その約半分は元の表面の上方で半分は下方にあ
る。ホウ素をドープしたP⁺領域４８とリンをド
ープしたＮ領域４５は、打込みにより形成されア
ニール工程で修正されたのだが、部分的に消費さ
れるだろうが、酸化面よりも先にシリコンに更に
深く拡散する。このようにして「チヤツネルスト
ツプ」領域４９とＮ抵抗領域１２はその結果とし
て、アニール工程のない場合と比べて表面でより
深く且つより一様でより好ましい濃度を有する。

また領域４９と１２は従来の打込みされた装置
の結晶構造損傷特性を拡大しない。

窒化物層４２とその下の酸化物層４１は次の工
程としてエツチングにより除去され、約800Åの
薄い酸化物層５０がシリコンの露出部分に成長す
る。この層５０は後で必要ならばキヤパシタの誘
電体と同様トランジスタのゲート絶縁体となる。
多結晶シリコンとシリコンとのコンタクト用の窓
がパターン化され、ホトレジストを用いて酸化物
層５０でエツチングされる。多結晶シリコンの層
を標準的な技術を用いて反応器中で全スライスに
付着させるが、これは約930℃で水素中でシラン
を約0.5ミクロンの厚さに分解して、トランジス
タのゲートとストリツプ３０となる多結晶シリコ
ンをつくりだす。

引続き第１３図ｃを参照すると、全多結晶シリ
コン被覆がリン打込みにかけられて、抵抗１４の
特性をつくる。高い導電性を示すことになる多結
晶シリコンの領域が後でリン拡散にかけられ、そ
の部分が高濃度にドープされる。

抵抗を定めるために、この打込みは100〜
150KeVで、５×10¹³〜１×10¹⁴原子／cm²のドー
ズ量で行なわれるが、これは所望のシートの固有
抵抗に依然する。

この打込みに続いて、スライスは30分間1000℃
で窒素中でアニールされ、多結晶シリコン中にリ
ンを適度に分布させる。

次に多結晶シリコンとその下のゲート酸化物即
ち薄い酸化物層がホトレジストの層を加えるとこ
とによつてパターン化され、この目的のために用
意されたマスクを通して紫外光を照射し、現像し
て、多結晶シリコンのある部分をマスクしている
残りのホトレジストでエツチングする。その結果
得られた構造が第１３図ｄに見られるが、残りの
多結晶シリコンの層の一部はMOSトランジスタ
１１のゲート１８ａとなるものを供給し、その下
の薄い酸化物５０はトランジスタのゲート酸化物
である。これらの同じ層がまたキヤパシタと同様
にスライス上のすべての他のトランジスタのゲー
トとゲート酸化物を供給する。多結晶シリコンを
パターン化した後、二酸化シリコンの保護膜が多
結晶シリコンの上に成長し、上面と側面を含む多
結晶シリコンのすべての露出面に被覆５１をつく
る。被覆５１は多分２時間蒸気中で約900℃で成
長し、約3000Åの厚さであつて、多結晶シリコン
の一部を消費する。保護膜は抵抗に不純物が付着
すること又は抵抗への拡散を防ぐ。

次にホトレジストマスクとエツチングの操作を
用いて、抵抗１４を除く多結晶シリコンのすべて
の領域上の被覆５１を除く。抵抗を保護するのに
用いるマスクにより第１１図で点線３１で定める
領域上の酸化物を残す、これは抵抗よりもはるか
に広く、マスク合わせの許容誤差に余裕をもたせ
る。この結果得られる構造が第１３図ｄに示され
ている。

薄い酸化物５０、保護膜５１、フイールド酸化
物３４を拡散膜として用いて、今度はスライスは
N⁺拡散にかけられる。これによつてリンが第１
３図ｅに見られるようにシリコンスライス４０の
中に拡散し、領域１５，２５，２７，３５，３７
をつくる。リンは露出された多結晶シリコンの中
へ拡散するので、それは高濃度にドープされて非
常に良好な導電性を示す。多結晶シリコンは拡散
をマスクしないので、N⁺領域３５が多結晶シリ
コンの直下にできる。拡散の深さは約8000〜
10000Åである。N⁺拡散領域は導体として働ら
き、各種の領域を一緒に接続するし、またすべて
のMOSトランジスタのソース又はドレーン領域
としても働らく。

第１３図ｆに見られるように、装置の製造はリ
ンをドープした酸化物の別の層２４を付着するこ
とによつて続けられる。酸化よりもむしろ、この
ことは普通の化学蒸着技術を用いる低温反応過程
によりなされる。層２４は約6000Åであり、全ス
ライスをおおう。次いで領域２９，３２，３８の
部分の酸化物層２４に窓があけられるが、ここは
接触子がシリコンの領域に又は多結晶シリコンの
層に対してつくられるところである。それからア
ルミニウムの層を全スライスに付着し、ホトレジ
ストマスキングを用いてエツチング除去し、金属
相互接続１７，１８，２１の所望のパターンをつ
くる。

第１４図ａとｂを参照すると、金属と多結晶シ
リコン及び金属とモウトのコンタクトをV_ddライ
ン１８になす別の方法が示されている。第１４図
ａの部分は第１１図のセルの上側の部分で、他の
すべての部分は第１１図と全く同様である。トラ
ンジスタ１０の上のN⁺拡散モウト５５は金属線
１８の直下に伸びている。トランジスタ１０のゲ
ート１９を形成する多結晶シリコンのストリツプ
はN⁺モウト部３５を横切つて伸びてフイールド
打込みされた抵抗１２に接触し、それから続いて
抵抗１４をモウト５５の上の部分５６の上且つコ
ンタクト部５７の直下に供給する。同じコンタク
ト穴が多結晶シリコンとモウトの上に設けられ
て、コンタクト部５７が両者を接続する。多結晶
シリコンの抵抗１４用のマスク外部ライン５８は
不規則な形をしていて、金属ライン１８の下にあ
る。このようなやり方で、レイアウトの空間が節
約されるので、より高密度のアレイが得られる。

第１５図〜第２４図の実施例 第１５図を参照すると、本発明の他の実施例に
よるメモリセルが示され、それは普通のＮチヤン
ネルMOSトランジスタ１０、フイールド打込み
された抵抗１１、縦型Ｐチヤンネル接合FET１
２、この例では打込まれた多結晶シリコン型の抵
抗１３とを含む。トランジスタ１０は転送即ち入
出力装置でビツトライン１４と蓄積ノード１５の
間に接続している。アドレスライン１６がトラン
ジスタ１０のゲート１７に接続している。

トランジスタ１１は高インピーダンスモード又
は低インピーダンスモードのいずれかで動作し、
それはノード１５に蓄積されるのが「１」か
「０」かによる。そして抵抗１３を通して正の
「V_cc」電源ライン１８に接続していて、Ｐチヤン
ネルトランジスタ１２のゲートであるノード１９
にも接続している。セルはV_ccライン１８に関し
て鏡像をつくることにより、アレイ状に複製する
ことができよう。

第１６図と、その断面図第１７図ａ〜ｇに於
て、MOSセルのレイアウトが第１５図のメモリ
セルを具体化して示してある。半導体バーの非常
に小さい部分２０が見えるが、1/10平方インチ
（64.516平方ミリ）よりも小さい１個のシリコン
チツプ上に4096又は16384又は他の２のべき乗の
セルが通常含まれることが理解されよう。V_ccと
アドレスライン１６と１８は金属ストリツプで、
チツプの上面のシリコン酸化物の絶縁層２１の上
にある。ビツトライン１４はシリコンチツプ内で
長く延びたＮ＋拡散モウト領域であり、このＮ＋
領域の一部はトランジスタ１０のソース２２を供
給する。トランジスタ１０のゲート１７はドープ
した多結晶シリコン層で、金属と多結晶シリコン
とのコンタクト部２３で金属線１６を接続してい
る。Ｎ＋拡散モウトの延長部はトランジスタ１１
の打込まれた領域の一端と、金属とモウトのコン
タクト部２４と共に、トランジスタ１０のドレイ
ンとノード１５を形成する。トランジスタ１２の
ソース２６への接続部２５はアルミニウムストリ
ツプで形成され、アルミニウムストリツプはノー
ド１５の金属とモウトコンタクト部２４からソー
ス２６に延長している。トランジスタ１２のドレ
イン２７はソース２６の下にある元のＰ型の材料
である。この装置のゲート２８はモウトで形成さ
れるＮ＋のカラー領域である。抵抗１３は多結晶
シリコンのストリツプ３０のイオン打込みされた
領域２９内に形成され、３０は一端が金属と多結
晶シリコンのコンタクト部３１で、他端が多結晶
シリコンとモウトの接続部３２で終つている。モ
ウトを囲んでいる厚いフイールド酸化物３３の直
下のイオン打込みされた領域はノード１５のＮ＋
領域をゲート２８のカラー状のＮ＋モウト領域と
の間に電界効果抵抗１１をつくる。

第１５図〜第１７図のメモリセルの動作におい
て、抵抗１１はＮチヤンネルの接合FETとして
働らき、そのソース電圧即ちノード１５と１８に
表われる電圧に依然する抵抗値を示す。ノード１
５に表われる電圧が高い正のレベル、約＋10〜＋
12V（「１」が蓄積されている）、になるとき、基
体２０と抵抗１１の打込まれた領域との間の逆バ
イアスされた接合によつてつくられるデプレツシ
ヨン領域は広く、装置によつて示される見かけの
抵抗は非常に高く、多分１cm²あたり数百ＭΩであ
ろう。ノード１５に表われる電圧が低い、即ち概
ねV_ss（論理「０」が蓄積される）のとき、見かけ
の抵抗が何桁も低くなる。このように働らく抵抗
１１と抵抗１３とトランジスタ１２とにより、ノ
ード１９は安定な「１」又は「０」レベルのいず
れかになる。トランジスタ１２はそのゲート２８
が高い正のレベルのとき高インピーダンスを示
す、なんとなればそのチヤンネル３４がカラー状
のＮ＋ゲート２８とＰ型基体との間のＰ―Ｎ接合
から延長しているデプレツシヨン領域（結果とし
て生ずる）によつてピンチ・オフになるからであ
る。ノード１９とゲート２８が接地レベルのと
き、デプレツシヨン領域は消えて、トランジスタ
１２のインピーダンスは非常に小さくなりノード
１５と１９は抵抗１１、導体２５、トランジスタ
１２を通つて接地レベルに放電する。この路を電
流が流れて抵抗１３で電圧降下が生じ、ノード１
９は概ねV_ssに保たれる。このようにして回路は
いずれかの状態で安定であり、スタテイツク型の
フリツプフツプとして働らく。

第１５図又は第１６図に於て、ライン１６をア
ドレスすることにより「１」が蓄積され、トラン
ジスタ１０がオンになり、ノード１５を「１」か
らビツトライン１４に表われる。V_dd電圧に充電
する。これによつて抵抗１１が非常に高いインピ
ーダンスを示すようになり、抵抗１３を通る電流
が非常に少なくなつて、ノード１９はライン１８
の電圧に又は概ねその電圧になり、トランジスタ
１２をオフにする。抵抗１１とトランジスタ１２
が高インピーダンス状態になり、ノード１９を高
レベルに保つと、ノード１９が正の電源ライン１
８から充電し、「１」が保持される。

第１５図と第１６図に於て、ビツトライン１４
がV_ssでトランジスタ１０がアドレスされ、ノー
ド１５がビツトラインに放電すると「０」が蓄積
される。ノード１５がV_ssレベルのとき、抵抗１
１のインピーダンスは低く、抵抗１３を通る電流
とその電圧降下は大きいのでノード１９は低レベ
ルになり、トランジスタ１２をオンにし、抵抗１
１、導体２５、トランジスタ１２を通る電流によ
つて「０」レベルがノード１９に保持される。

またノード１５はトランジスタ１２の低インピ
ーダンスによりV_ssに接続し、抵抗１１を低イン
ピーダンスに保ち、更に「０」レベルになる傾向
を強める。

第１８図ａ〜ｅを参照すると、第１６図と第１
７図ａ〜ｇのIC回路装置の製造方法について説
明する。第１８図ａ〜ｅは第１６図の線４―４に
沿つた断面図を表わし、縦型トランジスタ１２と
フイールド打込みされた抵抗１１を示すように断
面を選んである。第１９図ａ〜ｅは第１６図の線
ｄ―ｄ断面の一部で、打込まれた多結晶シリコン
の抵抗１３を図示している。第２０図ａ〜ｅは第
１６図の線ｇ―ｇ断面で、MOSトランジスタ１
０の形成を示す。最初の材料はＰ型単結晶シリコ
ンのスライスで、多分直径３インチ（76.2ミリ）
で、厚さ20〜40ミル（0.508〜1.016ミリ）で、＜
100＞面で切断され、固有抵抗は約６〜８Ω−cm
である。第１６図、第１７図、第１８図に於て、
チツプの図示部即ちバー２０はスライスの非常に
小さい一部分を示したにすぎず、多分２〜３ミル
（50.8〜76.2ミクロン）の幅である。適当なクリ
ーニングの後、スライスは多分1000℃の高温の炉
中で酸素にさらすことによつて酸化され、約1000
Åの酸化物層４１をつくる。次に約1000Åの厚さ
のシリコン窒化物層４２がrfプラズマ反応器中で
シランとアンモニアの雰囲気にさらされてつくら
れる。ホトレジストの被覆４３がスライスの全上
面に加えられて、それから所望のパターンを定め
るマスクを通して紫外光で露光され、現像され
る。このことにより領域４４が残るが、４４は窒
化物エツチングにより除去さるべきところで、エ
ツチングにより窒化物層４２の露出部は除去され
るが、酸化物層４１は除去されず、ホトレジスト
４３は反応を起こさない。この領域４４で抵抗１
１が形成されることになる。

今度はスライスをイオン打込み工程にかける。
これによつてリン原子がホトレジスト４３と窒化
物４２によりおおわれていないシリコンの露出部
４４に打込まれ、フイールド打込みされた抵抗１
１となる領域４５をつくる。ホトレジストは取り
除くことはできるのだが、打込みをマスクするの
で好ましくは適所に残す。打込み中酸化物層４１
を適所に残す、なんとなればそれは次の熱処理中
に打込まれたリン原子が表面から外へ拡散するの
を防ぐからである。この打込みは70〜150kevで、
約５×10¹⁰／cm²のドーズ量で行なわれる。エネル
ギーレベルを選択することによりカツトオフ電圧
を制御するが、高いエネルギーほど高いカツトオ
フ電圧になる。

見てわかるように、領域４５は最終的な装置で
は同じ形では存在しない、なんとなればスライス
のこの部分のいくらかはフイールド酸化過程で消
費されてしまうからでる。

次にホトレジスト被覆４３が除去されて、別の
ホトレジスト被覆４６が全スライスに加えられ、
モウト即ちビツトライン、トランジスタ、Ｎ＋拡
散領域となるべき部分を除く全部を露光するマス
クを通して紫外光で露光する。現像すると、露光
されないホトレジストが第１８図ｂ、第１９図
ｂ、第２０図ｂの領域４７で除去される。抵抗１
２がつくられる領域４５がおおわれる。窒化物層
４２が領域４７でエツチング除去され、酸化物４
１が前述のように適所に残され、それからスライ
スは100kevで約４×10¹²／cm²のドーズ量でホウ素
打込みにかけられる。高濃度にドープされたＰ＋
領域（図示せず）が表面につくられ、最終的にチ
ヤンネル・ストツプ領域が得られる。残りのホト
レジスト４６がそれから除去されるだろう。

次の工程はフイールド酸化物３３の形成であ
る。それはスライスを多分10時間約900℃の蒸気
又は酸化雰囲気中にさらすことによつて行なわれ
る。このことにより第１８図ｃ、第１９図ｃ、第
２０図ｃに見られるように厚いフイールド酸化物
層３３が成長する。この層はシリコンの表面の中
へ延長する、なんとなればシリコンは酸化するに
つれて消費されるからである。窒化物層４２はそ
の直下の酸化を阻止する。この層３３の厚さは約
8000〜10000Åで、その約半分は元の表面の上方
で半分は下方にある。ホウ素をドープされたＰ＋
チヤンネルストツプ領域とリンをドープされたＮ
領域４５（打込みにより形成され、通常アニール
工程で修正される）は部分的に消費されるがまた
酸化面よりも先になつてシリコンの中へ更に拡散
する。その結果Ｎ抵抗領域１１は表面でより深
く、よく一様で許容可能な濃度となり、高温工程
を用いない場合に比べて結晶構造の損傷がより少
なくなる。

窒化物層４２とその下の酸化物層４１は次の工
程としてエツチングにより除去され、約800Åの
別の薄い酸化物層５０がシリコンの露出部につく
られる。この層５０は後で必要ならば装置の他の
部分に於てキヤパシタの誘電体と同様にMOSト
ランジスタのゲート絶縁物となる。それから多結
晶シリコンとシリコンのコンタクト部２４，３２
等用の窓がホトレジストを用いて酸化物層５０の
中にパターン化されエツチングされる。多結晶シ
リコンの層を標準的技術を用いて反応器中で全ス
ライス上に付着するが、これは約930℃で水素中
でシランを分解して、約0.5ミクロンの厚さにつ
くる。この多結晶シリコンはMOSトランジスタ
のゲート１７とストリツプ３０になる。

第１８図ｃ、第１９図ｃ、第２０図ｃを見る
と、今度は全多結晶シリコン被覆がリン打込みに
かけられ抵抗１３の特性をつくる。高導電性を示
すことになる多結晶シリコンの領域は後でリン拡
散にかけられ、それらを高濃度にドープする。

抵抗を決めるために、この打込みは100〜
140kevで、５×10¹³〜１×10¹⁴cm²のドープ量で行
なわれるが、所望のシートの固有抵抗に依然す
る。この打込みに続いて、スライスは窒素中で30
分間1000℃でアニールされて、リンが多結晶シリ
コン中に適当に分布する。

多結晶シリコンとその下のゲート酸化物即ち薄
い酸化物層５０が次にホトレジスト層を加えてパ
ターン化され、この目的のために用意したマスク
を通して紫外光で露光で、現像して、それから多
結晶シリコンのある部分をマスクしている残りの
ホトレジストでエツチングする。その結果得られ
る構造が第１８図ｄ、第１９図ｄ、第２０図ｄに
示されるが、残りの多結晶シリコン層の一部が
MOSトランジスタ１０のゲート１７、ストリツ
プ３０、接続部２５となる。ゲート１７の真下の
酸化薄膜５０はトランジスタのゲート酸化物であ
る。

これらの同じ層がまたコンデンサと同じくスラ
イス上の他のすべてのトランジスタにゲートとゲ
ート酸化物を供給する。多結晶シリコンのパター
ン化後、二酸化シリコンの保護膜が多結晶シリコ
ンの上に生成し、上面と側面を含む多結晶シリコ
ンの全露出表面に被覆５３をつくる。被覆５３は
蒸気中で約900℃で多分２時間でつくられ、約
3000Åの厚さとなり、多結晶シリコンの一部を消
費する。保護膜は不純物の抵抗１３への付着又は
抵抗への拡散を防ぐ。

次にホトレジストマスクとエツチング操作を用
いて抵抗１３とソースコンタクト部２６を除いた
多結晶シリコンのすべての領域上の被覆５３を除
去する。

抵抗を保護するのに用いるマスクは第１６図で
点線５４で定める部分の酸化物を残す。この部分
は抵抗よりもはるかに広く、マスク合わせにおけ
る許容誤差の余裕をとるためである。その結果得
られる構造は第１９図ｄに見られる。

拡散マスクとして薄い酸化物５０、保護膜５
３、フイールド酸化物３３を用いて、今度はスラ
イスはＮ＋拡散にかけられる。それによつてリン
が第１８図ｅ、第１９図ｅ、第２０図ｅに見られ
るようにシリコンスライスス中に拡散され、領域
１４，２２，２８ができる。リンは露出された多
結晶シリコンの中へ拡散し、そこは高濃度にドー
プされて高導電性になる。多結晶シリコンは拡散
をマスクしないから、Ｎ＋領域が多結晶シリコン
の直下につくられ、そこには酸化物被覆５０又は
保護膜５３は存在しない。拡散の深さは約8000Å
である。Ｎ＋拡散領域は各種の領域を接続する導
体として働らき、またすべてのMOSトランジス
タのソース又はドレイ領域としても働く。

リンをドープした酸化物の別の層２１を付着す
ることによつて、製造工程はつづく。これは酸化
よりもむしろ、普通の化学蒸着技術を用いて低温
反応過程によつて行なわれる。層２１は約6000Å
で全スライスをおおう。第１８図ｅに見られるよ
うに、ホトレジストマクとエツチング操作によ
り、トランジスタ１２用のソースコンタクト部２
６の位置の酸化物被覆に窓があけられ、浅いＰ型
拡散（２又は３ラインの深さ）が行なわれて、コ
ンタクト領域５２をつくり、接触開口と共にセル
フアラインする。次いで別のホトレジストとエツ
チングにより、２３と３１の領域で酸化物層２１
に窓があけられるが、そこは多結晶シリコン層と
のコンタクトがなされるところである。それから
アルミニウムの層を全スライスに付着し、ホトレ
ジストマスキングを用いてエツチング除去し、所
望の金属相互接続１６と１８及びストリツプ２５
をつくる。

第２１図と第２２図には本発明の別の実施例が
示され、転送トランジスタがノード１５の代わり
にノード１９に接続されている点を除いて第１５
図、第１６図の例と全く同じである。即ち、トラ
ンジスタ１０のソース・ドレーン路がＮ＋拡散モ
ウト部分５５により縦型Ｐチヤンネルトランジス
タ１２のゲート２８に接続している。別のＮ＋拡
散モウト部分５６が加えられて、ノード１５とし
て働らき、そこではフイールドド打込み抵抗１１
の一端と多結晶シリコン接続２５間のコンタクト
部２４がつくられる。動作に於て、ライン１６に
正の電圧をかけてセルをアドレスすると、ノード
１９が充放電し、ビツトライン１４の論理レベル
になる。もしビツトラインが「１」の場合には、
トランジスタ１２がオフになり、抵抗１１は高イ
ンピーダンス状態を呈する。抵抗１３による電圧
降下は殆んどないか全くないので、ノード１９は
正の電源ライン１８からら「１」レベルに保持さ
れる。もしビツトラインが「０」レベルだつたな
らば、ノード１９が放電し、トランジスタ１２が
低インピーダンス状態になり、（抵抗１１も同様
であろう）、電流が抵抗１３、抵抗１１、接続部
２５、トランジスタ１２から接地に向かつて流れ
るだろう。したがつて抵抗１３による電圧降下は
大きくなり、ノード１９は概ねV_ssに保持される。

第２３図と第２４図に示す実施例では、第１６
図〜第２２図に示した打込み多結晶シリコン抵抗
の代わりに、抵抗１１と全く同様に抵抗１３はフ
イールド打込みされた抵抗である。フイールド酸
化物３３の下に埋まつている打込み領域はケート
２８をＮ＋拡散モウト部分５７に接続し、それに
金属とモウトのコンタクト５８がなされて、正の
電源ライン１８に接続する（前述の金属と多結晶
シリコンコンタクト３１の代わりである）。この
実施例の利点は打込み多結晶シリコンの抵抗を形
成する工程が必要ないという点で、工程の複雑さ
が最小になることである。またソースコンタクト
部２６をより高濃度に打込むことができ、酸化保
護膜５４の直下のその抵抗を低くすることができ
る。正の電源ライン１８の金属部５９を抵抗１３
のところ迄延長して、V_cc電圧からの電界のため
に抵抗１３のV_px（カツト・オフ電圧）を上げる
ことができる。フイールド打込み抵抗１３のV_px
は抵抗１１のV_pxよりも高くすべきである。この
ことを達成する別の方法は抵抗１３にもう少し打
込みして、抵抗１１よりもV_pxを高くすることで
あろうが、これには別のマク工程が必要であろ
う。

図示した実施例を引用して本発明を説明してき
たが、この記述は限定的な意味に解すべきでな
い。この記述を参照すると、この分野の熟達した
技術者には多くの変形例が明らかになるだろう。
したがつて別項の特許請求の範囲の記載はそのよ
うなどんな変形例も本発明の範囲に含まれること
を意図したものである。

【図面の簡単な説明】

第１図は半導体チツプの小さな部分を拡大した
平面図で、本発明の抵抗を用いたRAMセルの物
理的レイアウトを示す。第２図は第１図のRAM
セルの電気的な略図である。第３図ａからｄは
夫々第１図の線ａ―ａ，ｂ―ｂ，ｃ―ｃ，ｄ―ｄ
に沿つて断面したセルの立面図である。第４図は
打込みされた抵抗に関して、リンの濃度を距離の
関数として表わした図である。第５図ａからｅは
製造工程の次の状態における第１図と第３図ａか
らｄの半導体装置の断面の立面図である。第６図
は本発明の他の実施例によるRAMセルの電気的
略図である。第７図は半導体チツプの小部分を拡
大した平面図で、本発明による打込み抵抗を用い
た第６図のRAMセルの物理的なレイアウトを示
す。第８図ａからｈは夫々第７図の線ａ―ａ，ｂ
―ｂ，ｃ―ｃ，ｄ―ｄ，ｅ―ｅ，ｆ―ｆ，ｇ―
ｇ，ｈ―ｈに沿つて断面したセルの立面図であ
る。第９図ａからｅは、第７図の線５―５に沿つ
た第７図と第８図ａからｈの半導体装置の断面の
立面図で、製造工程の引続く状態を示す。第１０
図は本発明の更に他の実施例によるスタテイツク
メモリセルの電気的略図である。第１１図は半導
体チツプの小部分の拡大図で、本発明によるフイ
ールド打込みされた抵抗を用いた第１０図のセル
の物理的レイアウトを示す。第１２図ａからｃは
夫々第１１図のセルの線ａ―ａ，ｂ―ｂ，ｃ―
ｃ、に沿つた断面の立面図である。第１３図ａか
らｆは第１１図の線４―４に沿つた第１１図と第
１２図ａからｃの半導体装置の断面の立面図で、
製造工程の引続く状態を示す。第１４図ａとｂは
第１１図のセルに用いることができる代替の接触
レイアウトの平面図と立面図を示す。第１５図は
本発明の更に他の実施例によるスタテイツクメモ
リセルの電気的略図を示す。第１６図は半導体チ
ツプの小部分の拡大平面図で、本発明によるフイ
ールド打込みされた抵抗と縦型の接合FETを用
いた第１５図のセルの物理的レイアウトを示す。
第１７図ａからｆは夫々第１６図のセルを線ａ―
ａ，ｂ―ｂ，ｃ―ｃ，ｄ―ｄ，ｅ―ｅ，ｆ―ｆで
断面した立面図を示す。第１８図ａからｅ、第１
９図ａからｅ、第２０図ａからｅは、第１６図と
第１７図ａからｇの半導体装置の断面の立面図
で、夫々第１６図の線ｆ―ｆ，ｄ―ｄ，ｇ―ｇに
沿つて断面したもので、製造工程の引続く状態を
示す。第２１図と第２２図は夫々、第１５図と第
１６図のセルに対する代替回路の電気的略図と、
セルのレイアウトの平面図を示す。第２３図と第
２４図は第１５図と第１６図のセルに用いること
ができる代替抵抗素子の平面図と立面図である。

Claims (1)

1. 【特許請求の範囲】 １ 各々がソース・ドレイン経路とゲートを有す
   るMOS型の第１と第２のトランジスタ、ロジツ
   クレベル源と第１のノードとの間に結合された前
   記第１のトランジスタのソース・ドレイン経路、
   別のロジツクレベル源に結合された前記第１のト
   ランジスタのゲート、第１のノードと電源との間
   に結合された前記第２のトランジスタのソース・
   ドレイン経路、間欠電圧源に結合する前記第２の
   トランジスタのゲート、また前記第２のトラジス
   タのゲートに結合される第２のノードと第１のノ
   ードとを結合するインピーダンス手段を有し、こ
   のインピーダンス手段が第１と第２のノードに現
   われる電圧が比較的低い時に低インピーダンス状
   態を示し、また第１と第２のノードに現われる電
   圧が比較的高い時に高インピーダンス状態を示
   し、半導体物質の中の領域であり、更にイオン打
   ち込みにより形成され、低不純物濃度を有し、厚
   い熱酸化物層の真下に埋め込まれている半導体材
   料の基体の中に形成された半導体集積回路。 ２ アドレスライン、データライン、蓄積ノー
   ド、前記データラインと前記蓄積ノードとを結合
   する電流路を有し、また前記アドレスラインによ
   つて制御される第１の被制御スイツチング装置、
   電源、前記蓄積ノードと前記電源とを結合し、そ
   の制御素子がリフレツシユノードに結合されてい
   る第２の被制御スイツチング装置、前記蓄積ノー
   ドとリフレツシユノードとを結合する抵抗手段、
   またイオン打ち込み領域で厚い熱酸化物層の真下
   に埋まつている前記抵抗手段、および前記リフレ
   ツシユノードへ間欠電圧を与える手段を有する蓄
   積セル。 ３ 特許請求の範囲第２項記載の蓄積セルに於い
   て、前記抵抗手段はその端子間電圧が参照電位近
   傍から概ね電源の近傍値に変化する時大きい抵抗
   変化を示し、間欠電圧を与える手段はコンデンサ
   手段を含む蓄積セル。 ４ 特許請求の範囲第３項記載の蓄積セルに於い
   て、前記第１と第２の被制御スイツチング装置は
   MOS型のトランジスタであり、また前記抵抗手
   段は接合形電界効果トランジスタに似ており、か
   つ上記セルは半導体集積回路内にありまた前記抵
   抗手段は低不純物濃度の半導体材料の細長い領域
   で形成され、カツトオフ電圧が５ボルト以上７ボ
   ルト以下である蓄積セル。 ５ 各々がソース・ドレイン経路とゲートを有す
   るMOS型の第１と第２のトランジスタ、ロジツ
   クレベル源と第１のノードとの間に結合された前
   記第１のトランジスタのソース・ドレイン経路、
   別のロジツクレベル源に結合された前記第１のト
   ランジスタのゲート、第１のノードと電源との間
   に結合された前記第２のトランジスタのソース・
   ドレイン経路、第２のノードへ結合された前記第
   ２のトランジスタのゲート、第１のノードと第２
   のノードを結合し、第１と第２のノードに現われ
   る電圧が比較的低い時に低インピーダンス状態を
   示し、また第１と第２のノードに現われる電圧が
   比較的高い時に高インピーダンス状態を示す第１
   のインピーダンス手段、第２のノードと電源とを
   結合する第２のインピーダンス手段、第１のノー
   ドと参照電位とを結合する第３のインピーダンス
   手段を有し、前記第１のインピーダンス手段は電
   界効果トランジスタのゲート接地で機能し、半導
   体材料の中の領域であり、イオン注入により形成
   され、低不純物濃度を有し、厚い熱酸化物層の真
   下に埋め込まれており、前記第１のインピーダン
   ス手段と前記第２のインピーダンス手段は第１の
   ノードを入力とし第２のノードを出力とする電圧
   利得を有するゲート接地増幅器を提供し、前記第
   ２のトランジスタと前記第３のインピーダンス手
   段は第２のノードを入力とし第１のノードを出力
   とするソースホロアを提供し、また前記ロジツク
   レベル源はメモリアレイのビツトラインであり、
   別のロジツクレベル源はメモリアレイのアドレス
   ラインであり、また第１のノードは論理「１」ま
   たは「０」を保持することができる蓄積ノードで
   ある半導体集積回路。 ６ アドレスライン、データライン、蓄積ノー
   ド、前記データラインと前記蓄積ノードとを結合
   する電流路を有し、また前記アドレスラインによ
   つて制御される第１の被制御スイツチング装置、
   電源、前記蓄積ノードと前記電源とを結合する第
   ２の被制御スイツチング装置、前記蓄積ノードと
   リフレツシユノードとを結合する電圧制御される
   抵抗手段、前記第２の被制御スイツチング装置の
   制御素子と結合するリフレツシユノード、前記電
   源と前記リフレツシユノードとを結合するための
   第１のインピーダンス手段、また前記蓄積ノード
   と参照電位とを結合する第２のインピーダンス手
   段を有し、前記抵抗手段は前記蓄積ノードの電圧
   に応動し、前記抵抗手段はその端子間電圧が参照
   電位近傍から概ね電源の近傍値へ変化したとき大
   きな抵抗値の変化を示し、前記被制御スイツチン
   グ装置はMOS型トランジスタであり、また前記
   抵抗手段はフイールド打ち込みされた接合形電界
   効果トランジスタであり、蓄積セルは半導体集積
   回路の中にあり、また前記抵抗手段は低不純物濃
   度の半導体材料の延長領域により作られ、前記第
   ２のインピーダンス手段と前記第２の被制御スイ
   ツチング装置はリフレツシユノードを入力とし前
   記蓄積ノードを出力とするソースホロアを供給
   し、前記抵抗手段と前記第１のインピーダンス手
   段は前記蓄積ノードを入力としリフレツシユノー
   ドを出力とする電圧利得を有するゲート接地増幅
   器を供給し、ソースホロア段とゲート接地増幅器
   は蓄積ノードに論理「１」または「０」のどちら
   かを保持し安定であるスタテイツク・フリツプ・
   フロツプ回路を供給する蓄積セル。 ７ ソース・ドレイン経路とゲートを有する
   MOS型トランジスタ、第１のノードとロジツク
   レベル源との間を結合するソース・ドレイン経路
   を有する前記MOS型のトランジスタ、別のロジ
   ツクレベル源と結合する前記MOS型トランジス
   タのゲート、第１のノードと第２のノードの間を
   結合する電流路を有するイオン打ち込みした電界
   効果抵抗、第２のノードと電源とを結合するイン
   ピーダンス手段、ソース・ドレイン経路を有し、
   且つゲートを有する縦型に配向された電界効果ト
   ランジスタ、第２のノードと結合する前記電界効
   果トランジスタのゲート、第１のノードと参照電
   位を前記電界効果トランジスタのソース・ドレイ
   ン経路を通して結合する手段を有し、第１と第２
   のノードに現われる電圧が比較的に低いとき前記
   電界効果抵抗と前記電界効果トランジスタは共に
   低インピーダンス状態になり、第１と第２のノー
   ドに現われる電圧が比較的に高いとき前記電界効
   果抵抗と前記電界効果トランジスタは共に高いイ
   ンピーダンス状態になり、前記電界効果抵抗はイ
   オン打ち込みによつて作られる半導体材料の中に
   位置する低不純物濃度を有する領域であり、前記
   インピーダンス手段を形成する領域は厚い熱酸化
   物層の真下に埋まつていて、かつ厚い電界効果層
   の真下にイオン打ち込みによつて形成される第２
   の電界効果抵抗である半導体集積回路。 ８ アドレスライン、データライン、第１と第２
   の蓄積ノード、前記データラインと第１の蓄積ノ
   ードに結合する電流路、アドレスラインにより制
   御する第１の被制御スイツチング装置、電源、第
   ２の蓄積ノードと電源を結合するインピーダンス
   手段、第１の蓄積ノードと第２の蓄積ノードとを
   結合する電圧制御される抵抗手段、第２の被制御
   スイツチング装置の制御素子とを結合する第２の
   蓄積ノード、第１の蓄積ノードと参照電位とを結
   合する前記第２の被制御スイツチング装置を有
   し、前記抵抗手段は低不純物濃度の半導体材料の
   中にイオン打ち込みの延長領域により作られ、ま
   た熱成長酸化物層の厚い領域の真下にある領域で
   ある蓄積セル。 ９ 特許請求の範囲第８項記載の蓄積セルに於い
   て、前記抵抗手段は第１の蓄積ノードに現われる
   電圧に応動し、前記抵抗手段はその端子間電圧が
   参照電位近傍から概ね電源の近傍値へ変化したと
   き大きな抵抗値の変化を示し、前記第１の被制御
   スイツチング装置はMOS型トランジスタであり、
   また前記第２の被制御スイツチング装置は縦型に
   配向された電界効果トランジスタであり、蓄積セ
   ルは半導体の中にあり、また前記第２の被制御ス
   イツチング装置は第２の蓄積ノードに現われる電
   圧が概ね参照電位近傍から電源電圧の近傍値に変
   化したときに大きな抵抗変化を示し、蓄積セルは
   安定して論理「１」または「０」を第１と第２の
   蓄積ノードに保持し、前記第１の被制御スイツチ
   ング装置はＮチヤンネル形のMOS型トランジス
   タであり、前記抵抗手段はＮチヤンネルの接合形
   電界効果トランジスタに似ており、前記第２の被
   制御スイツチング装置はＰチヤンネルの電界効果
   トランジスタであり、前記インピーダンス手段は
   厚いフイールド酸化物が重畳したイオン打ち込み
   単結晶シリコン片であり、かつ厚い熱成長酸化物
   の真下に打ち込みされた層でしかも抵抗手段に似
   ている蓄積セル。