JPS5828744B2 - シリコンゲ−ト型集積回路デバイスおよびその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体デバイスおよびそのデバイスの製造方法
に関係し、より詳しくはＭＯ８集積回路の改良抵抗素子
に関係する。

従来の半導体集積回路では、ジャック・ニス・キルビー
（Ｊａｃｋ Ｓ、 Ｋ１１ｂｙ ）に付与されテキサ
スインスツルメント社に譲渡された米国特許第３１３８
７４３号に説明されているように抵抗は拡１領域または
エツチングにより形成された半導体基板の一部分により
提供された。

集積回路の部品の密度が高くなるにつれて、抵抗が占め
る面積は制限され、したがって若干の抵抗を用いるか全
く抵抗を用いない論理形式が好まれた。

たとえばバイポーラ技術でのＴＴＬすなわちトランジス
ター・トランジスターロジックとＩ２Ｌすなわち集積イ
ンジェクション論理は抵抗に与えられたバー上の面積を
小さくする特徴を備えていた。

ＭＯ８論理およびメモリーではトランジスターは負荷装
置すなわち実質上抵抗として用いられる。

複雑なＭＯ８回路どれもが単一チップディジタルプロセ
ッサまたはメモリー内に数千のトランジスターを含むが
抵抗を全く含まないような例はテキサスインスツルメン
ト社に譲渡された２つの米国特許すなわちクオ（Ｋｕｏ
）とキタガワ（Ｋｉｔａｇａｗａ ）に付与された米
国特許第３９４０７４７号とＪ、Ｈ。

レイモンドＪｒ、 （Ｊ、 Ｈ，Ｒａｙｍｏｎｄ Ｊｒ
、 ）に付与された米国特許第３９９８６０４号に示さ
れている。

米国特許第３９４０７４７号に記載されている４０９６
ビツトメモリーまたはＮ、キタガワ（Ｎ。

Ｋｉｔａｇａｗａ ）により１９７６年３月３日付で出
願された米国特許出願第６８２６８７号に記載されてい
るｌ−１６ＫＪすなわち１６３８４ビツトメモリーのよ
うな高密度ＭＯＳメモリーデバイスはダイナミック１−
トランジスターセルが面積では最小なのでダイナミック
型である。

しかしディジタル装置のい（つかの部分ではダイナミッ
クメモリーに必要なリフレッシュ回路は両立しないか望
ましいものではなく、それゆえスタティックメモリーが
適切である。

従来スタティックセルは負荷装置としてディプレッショ
ン・負荷ＭＯＳトランジスターが用いられている６−ド
ランジスターバイステーブル回路を用いる。

これらのセルはダイナミックメモリーチバイスの１−ト
ランジスターセルよりずっと大きいので、密度はより低
い。

また記憶されたデータを維持するように配列内の各セル
の１方の側面を電流が若干流れる必要があるので電力消
費は大きい。

したがって改善されたＮ・チャンネルシリコン・ゲート
半導体デバイスとその製造方法を提供することが本発明
の主な目的である。

本発明のもう１つの目的は集積回路用の接触と相互接続
装置の改善したものを提供することである。

本発明の一実施例によれば、Ｎ・チャンネルシリコン・
ゲートＭＯ８集積回路デバイスおよびその製造方法はＮ
＋モート領域と金属化レベルだけでなく多結晶シリコン
（ポリシリコン）の２つのレベルを用いており、それら
すべては相互接続でき互いに他と接触できる。

特に第２レベル多結晶シリコン層（以下第２レベルポリ
と略称）はトランジスターを形成せずにＮ＋モート領域
に重なることができる。

本発明の重要な特徴は特許請求の範囲に説明されている
。

しかし本発明の他の特徴および利点と同様本発明そのも
のは添付した図面を参照した以下の説明によって最もよ
く理解できるであろう。

第１図を参照すると、本発明の特徴を利用したＮ・チャ
ンネルシリコンゲートＭＯＳスタティックＲＡＭセルの
物理的なレイアウトが示されている。

当然そのセルは第１図では大きく拡大されており、実際
にはだいたい９．７Ｘ１０ ”ｃｒｊ、から１２．９
Ｘ１０−６ｃｒ１ｆ、の面積にすぎず、第１図のセルの
大きい方の寸法は約５．ｌＸ１０”ＣＩｒＬ足らずであ
る。

そのセルは第１図と同じ参照番号の部品を備えた電気回
路図として第２図にも示されている。

第１図と第２図のセルは１組のクロスとして結合された
ドライバトランジスターＱ１とＱ２から構成されており
、それらトランジスターの各々は接地ラインすなわちＶ
８ｓ ライン１２である細長いＮ十拡散ストリップに結
合されたＮ十領域の形でソース１０または１１を備えて
いる。

各トランジスターは抵抗Ｒ１あるいはＲ２を介してＶｃ
ｃすなわち正電源ライン１５にノードＮ１とＮ２を通っ
て電気的に接続されたＮ＋ドレイン領域１３あるいは１
４を備える。

抵抗Ｒ１とＲ２は本発明のこの実施例の特徴にしたがい
第２レベルポリ内にイオン注入することにより形成され
る。

ｖｏｃ供給ライン１５は第２レベルポリの高濃度にドー
プされた細長い領域である。

トランジスターＱ２のドレイン１３におけるノードすな
わち接触領域１６はトランジスターＱ１のゲート１７と
１つのポリシリコン導体１８中のノードＮ２とを形成す
る第１のレベルポリシリコンストリップに結合される。

同様に第１のレベルのポリシリコン導体２０はトランジ
スターＱ２のポリゲート２１をトランジスタＱ１のドレ
イン１４におけるノードＮ１に接続し、バイステーブル
すなわちフリップ・フロップ回路のクロスカップリング
結合を提供する。

本発明の一実施例の特徴にしたがって、データライン２
３と２４（通常はＤとＤあるいはＤＯとＤｌのように略
記される）を提供する金属ストリップは第２レベルポリ
層を含む金属からモートへの接触部２５と２６および結
合トランジスターＱ３とＱ４を介してノードＮ１とＮ２
に結合される。

トランジスターＱ３とＱ４のゲート２７と２８は第１の
レベルのポリシリコンストリップである語アドレスライ
ン２９（実際にはその一部）に接続される。

第３ａ図から第３ｄ図までを参照すると、第１図のセル
の断面図により構造の詳細が示されている。

セルはＰ型シリコンの基板３０の小さな一部分である。

トランジスターＱｌ 、Ｑ２ 、Ｑ３およびＱ４はＮ十
拡散領域１０，１１，１２，１３および１４がｖ８８
ラインとトランジスターのソースおよびドレイン領域を
形成している細長いモート領域に形成される。

またモート内のＮ十領域３２と３３は金属からモートへ
の接触部２５と２６のうちのより下の部分を形成する。

薄いシリコン酸化物ゲート誘電体層３４とリンドープの
第ルベルホリシｌＪコン領域１７，１８，２０゜２１．
２７，２８および２９はトランジスターのゲート、相互
接合部およびアドレスラインを形成する。

ゲート１７と２１を形成するポリシリコンストリップは
クロス・カップリングの相互接続を含む細長いストリッ
プの一部分である。

厚いフィールド酸化物３５はＮ十拡散領域あるいはトラ
ンジスターを含むモートが存在しない領域すべてにあり
、Ｐ＋ボロンドープチャンネル・ストップ領域３６がフ
ィールド酸化物３５のすべての領域の下に形成される。

絶縁層３７はポリシリコン、フィールド酸化物３５およ
びＮ十領域の上にある上部表面全体にわたって形成され
る。

ライン２３と２４はこの絶縁層３７の上にある金属スト
リップである。

第３ａ図、第３ｂ図および第３ｃ図で明らかなように、
本発明の実施例の特徴にしたがい、抵抗Ｒ１とＲ２はＶ
。

Ｃライン１５から延びている第２レベルの多結晶シリコ
ンストリップ３８と３９のうちのリンイオン注入された
部分から構成されている。

抵抗Ｒ１とＲ２を除いてはライン１５だゆでなくストリ
ップ３８と３９の残りの部分もリンで高濃度にドープさ
れ、その結果それらは導電性が高い。

抵抗Ｒ１あるいはＲ２の大きさは第１図の平面図で見た
面積は約０．３８ Ｘ １０ ”ｃＴＬＸＯ，７６Ｘ
１０ ”ｃｍであり、第３ａ図〜第３ｃ図の断面図で
見た厚さは約５０００オングストロームすなわち０．５
ミクロンである。

抵抗は第２レベルポリライン２０の上にあるように見え
るが、実際にはトランジスターのゲート２１の上にある
。

これによりチップ上の空間のかなりの節約となる。

抵抗が形成される第２レベルポリもまたトランジスター
のゲートを形成せず、したがってそれはあまり重要でな
い。

さらに第２レベルポリを用いると■。

０ラインをＶ８８ラインの上にお（ことが可能で、付加
的な空間を保てる。

第１図〜第３図のセルの大きさは米国特許出願第７２７
１１６号に開示されたように単一レベルポリに注入され
た抵抗を用いたスタティックセルの大きさの約３分の１
とすることが可能である。

第２レベルポリ（またはその下の薄い酸化物）が拡散マ
スクとして働かないことが重要な特徴であり、拡散マス
クである薄い酸化物３４によってモート内のＮ十拡散範
囲を決めるものは第２レベルポリである。

したがって、第２レベルポリラインはトランジスターを
形成せずにモートと交差できる。

Ｃ−にクオ（Ｃ−ＫＫｕｏ ）により１９７６年１月１
２日付で出願された米国特許出願第６４８５９４号また
はり、Ｓ、ウオール（Ｌ、Ｓ。

Ｗａｌｌ ）により１９７６年１２月２７日付で出願さ
れた米国特許出願第７５４１４４号に開示されているよ
うな従来の技術による二重レベルポリ工程では、第２レ
ベルポリはＮ十拡散の境界を定めるのに用いられ、その
結果第ルベル、第２レベルのどちらもＮ十拡散モートと
交差できないのでどちらのレベルも相互結合の可転性レ
ベルとはならない。

ここで示した実施例では、相互結合の４つのレベルカ使
え、第ルベルポリがＮ＋モートと交差できないことが唯
一の制限である。

第１図〜第３図の装置を製造する工程に関して詳細に説
明したように、種々の層の厚さは典型的には金属化レベ
ルとモートレベルの間の段差が１００００オングストロ
ームから１５０００オングストロームまであるようなも
のである。

これは許容できる歩留まりと矛盾する。

この大きさの段差によって金属からモートへの接触部の
端で金属に不連続部ができる。

このため第２レベル多結晶シリコンの分離領域４０が接
触領域２５または２６に位置し、その結果段差は約５０
００オングストローム減少し歩留まりは増加する。

これまでは、特に２重レベルポリ構造においては金属か
らモートへの接触は避けられてきた。

抵抗Ｒ１とＲ２はそれらの電気抵抗が第２レベルポリ１
８および２０の電圧すなわち第ルベルポリと第２レベル
ポリとの間の酸化物層４１が薄いと仮定した時のノード
Ｎ１およびＮ２の電圧に依存するので電界効果トランジ
スターとして働く。

前記酸化物層は１例では約３０００オングストロームで
よい。

抵抗Ｒ１およびＲ２の各々の大きさは２進数「１」レベ
ルが５ボルトでｒＯＪレベルが接地すなわちＶＳ２と仮
定してそれらに対応するノードＮ１とＮ２に２進級ｒＯ
Ｊが記憶された時には少くとも約５００キロオームであ
るが、２進級「１」が記憶された時はそれらのより大き
な値の約３０％以下に切り換わる。

抵抗の大きさはさらに「ソース」電圧に影響され、さら
に米国特許出願第７２７１１６号に開示されているよう
に、その両端の電圧の関数として変化するだろう。

第３ａ図のゲート２１の電圧が正に大きくなればなるほ
ど、抵抗Ｒ１の大きさは小さくなる。

これはスタティックセルの大きな配列内の電力消費を減
少させるように働き、各セルは「１」またはｒＯＪを記
憶するオントランジスターおよびオフトランジスターを
１つづつ備え、オントランジスターはパワードレインを
小さくするようにそれに直列の大きな電気抵抗を持ち、
一方オフトランジスターは直列に小さな電気抵抗を持ち
セルがアドレスされる際それにより対向するトランジス
ターのゲートにほぼいっばいの論理レベル電圧を提供し
出力ライン２３または２４にはほぼいっばいの論理レベ
ル電圧（Ｑ３またはＱ４に対する直圧降下ｖｔを差し引
いたもの）を提供する。

「１」状態にあるノードＮ１あるいはＮ２は低抵抗を介
してほぼｖｏｏ まで放電する。

抵抗Ｒ１およびＲ２が１メガオームであるとすると電流
消費はセルあたり１マイクロアンペアでありすなわち１
６０００の配列の場合１６ミリアンペアで、電力消費は
８０ミリワツトである。

抵抗Ｒ１およびＲ２は２０メガオームをこえる値まで大
きくしうる。

ここで第４ａ図〜第４ｅ図を参照すると、第１図および
第３ａ図〜第３ｄ図のＮ・チャンネル、シリコンゲート
、セルフ・アライン、２重レベルポリ、ＭＯ８集積回路
デバイスを製造する工程が説明されている。

最初の材料はＰ型単結晶シリコンのスライスであり、直
径は７．６ｃｒＩＬ（３インチ）で５１Ｘ１０−３ｃｒ
ｔｔ（２０ミル）の厚さで、＜１００＞面でカットされ
約６〜８β・傭の抵抗率である。

第３ａ図または第４ａ図で、ウエーファすなわち本体３
０は前記スライスの極（小さな部分であり、横方向の寸
法は約３．８Ｘ１０−３ｃｍ。

（１，５ミル）であり代表的サンプル断面として選択さ
れている。

最初適切な清浄後に、スライスは約１０００オングスト
ロームの厚さの酸化物層４１を生成するように約１００
０℃の高温で炉の中で酸素にさらすことにより酸化され
る。

次に約１０００オングストロームの厚さの窒化シリコン
Ｓｉ３Ｎ４の層４２がｒｆ リアクタ内でシランとアン
モニアの気体にさらすことにより形成される。

フォトレジストのコーティング４３が上部表面全体に施
され、それから所望のパターンを形成するマスクを介し
て紫外光に露光され、現像されて、それにより、窒化物
がエツチングされフィールド酸化物３５が生成される領
域４４を残す。

その代りにＢｅ１ｌ Ｌａｂｏｒａｔｏｒｉｅｓ Ｒｅ
ｃｏｒｄ １９７６年り月出版Ｐ、６９〜７２および
Ｅ １ｅｃｔｒｏｎｉ ｃＰｒｏｄｕｃｔｓ Ｉ ９７
７年り月出版Ｐ、１７に説明されているように、フォト
レジストを露光するのに紫外光の代りに電子ビームリン
グラフィを用いガラスマスクを用いるとより小さな形状
したがってより小さなセルが得られる。

スライスにプラズマエッチが施され、それにより露光さ
れたフォトレシスト層４３により覆われていない窒化物
層４２０部分が除去される酸化物層４１は除去されずフ
ォトレジスト４３は何の影響もうけない。

スライスは次にイオン注入工程を受け、そこでボロン原
子がフォトレジスト層４３および窒化物層４２で覆われ
ていないシリコン領域４４に注入される。

フォトレジスト層はインブラントマスクとしてそのまま
残される。

ボロンはＰ型の導電性をつくる不純物であり、したがっ
てより高濃度にドープされたＰ十領域４５が表面に形成
される。

酸化物層４１は次の加熱処理の間に注入されたボロン原
子が表面から外方拡散するのをさまたげるので注入間そ
のまま残される。

ボロン注入は１００ＫｅＶにおいて約４ Ｘ １０１２
／ｃｒｉ、の投置である。

注入後にフォトレジスト層４３は取り除かれる。

図面で見るように、スライスの領域４５のいくらかは酸
化処理で消耗されるので、領域４５は完成デバイスでは
同じ形状で存在しない。

注入された領域４５は最終的にはＰ＋チャンネルストッ
プ領域３６を形成する。

Ｇ、 Ｒ，マハン・ラオ（Ｇ、 ＲｌＭｏｈａｎ Ｒａ
ｏ ）により１９７５年１月１２日付で出願されテキサ
スインスツルメント社に譲渡された米国特許出願第６８
４５９３号に説明されているように、次の工程はスライ
スを熱処理すなわち焼なましすることであり、その工程
の間スライスは好ましくは窒素のような不活性気体中で
約２時間約１０００℃の温度に保持される。

この工程によりボロン濃度は著るしく変化し、結晶構造
のバルク欠陥の減少に関係ない望しい効果が得られる。

Ｐ十領域４５はこの焼なましの工程の間でシリコン表面
内部により深く浸入する。

次の工程はフィールド酸化物を形成することであり、ス
ライスを蒸気または酸化気体中に約９５０℃の温度でお
よそ１０時間おくことにより実行される。

第４ｂ図に見られるように、この工程により厚いフィー
ルド酸化物領域すなわち層３５が成長し、酸化するにつ
れてシリコンが消耗されるので酸化物領域はシリコン表
面内部に拡がっていく。

窒化物層４２はその下の酸化物層をマスクする。

前記層３５の厚さは約５ｏｏｏ〜１００００オングスト
ロームであり、そのうちの半分は元の表面より上にあり
、半分は表面以下にある。

先に注入され焼なまし工程で変形されたボロンドープＰ
＋領域４５は＝部消耗されるが、酸化前線の先に立って
さらにシリコン内部に拡散する。

したがってＰ十領域３６は焼なましの工程をせずに得ら
れるものと比較するとより深く、より均一かつ許容しう
る濃度のものとなる。

また領域３６は注入デバイスの特徴である結晶構造ダメ
ージがない。

窒化物層４２およびその下にある酸化物層４１はエツチ
ングにより次の工程の時取り除かれ、約８００オングス
トロームのもう１つの薄いシリコン酸化物層３４が露光
されるべきシリコンの領域上に成長する。

この時、図面には表わされていないが集積回路のトラン
ジスタに適切なスレッショールドまたは作動パラメータ
ーを実現するように２つのイオン注入工程が実行される
。

第１に、薄い酸化物エンハンスメントモードトランジス
ターのスレッショールド電圧を調節するためにボロンが
５０ＫｅＶですべてのモート領域に約２．５ Ｘ １０
”原子／ｃｒＡの投置まで注入され、それにより基板バ
イアス電圧は必要とされない。

それから、セル配列にではなく周辺回路にあるディプレ
ッションロードトランジスターのチャンネル領域を露光
するようにフォトレジスト層が付加されパターン化され
る。

これらの領域は１５０ＫｅＶで約Ｉ Ｘ １０１２／ｃ
ｒ；１の投置にリン注入される。

このリン注入は周辺回路に高速度デバイスを形成するよ
うに選ばれる。

米国特許出願第７２７１１６号に説明されているように
、セル配列中の抵抗Ｒ１およびＲ２の代りにティプレジ
ョンロードトランジスターを用いるとすると、その時低
いスタンドバイ電力消費を達成することは周辺回路での
速度よりもずっと重要な要素であり、アクセス時間に関
する速度は悪くなる。

さらに第２レベルポリに抵抗Ｒ１およびＲ２を用いると
当然セルの大きさは減少される。

モート接触部への第ルベルポリシリコンの窓４６が、ノ
ードＮ１およびＮ２における接触領域のような選択領域
のゲート酸化物層３４を取り除くフォトレジストを用い
てパターン化されエツチングされる。

次に標準的な技術たとえば約９３０℃で水素内のシラン
を分解することにより多結晶シリコンの層を反応炉内の
スライス全体にわたって０．４〜０．６ミクロンの厚さ
に被着し、パターン化された第ルベルポリシリコンを形
成し、これはフォトレジストを用いてストリップ１８，
２０およびライン２９を形成するようにパターン化され
る。

出来上りの構造が第４Ｃ図に示されている。第ルベルポ
リをパターン化するフォトレジストを用いると同時に露
光された領域全域にわたって薄い酸化物層３４が取り除
かれ、トランジスターゲート領域（図示されていないが
、フートストラップ回路の場合のように周辺回路に必要
であるコンデンサー領域も加えて）の酸化物層だけが残
される。

拡散マスクとしてフィールド酸化物だけでなく残りの第
ルベルポリシリコンコーティングおよび薄い酸化物３４
を用いて、スライスにＮ十拡散が実施される。

リンを被着し、それからすべてのＮ十領域１１，１２，
１３，１４，３２，３３等を形成するようにシリコンス
ライス３０内にリンが拡散される。

拡散の深さは約８０００〜１００００オングストローム
である。

Ｎ十拡散領域は種々の領域を一体に結合する導体として
働き、さらにすべてのトランジスターのソース領域また
はドレイン領域としての働きもする。

この拡散によりゲート１７および２１、ストリップ１８
および２０、ライン２９等のようなすべての露光ポリシ
リコン領域は高導電性となる。

ポリからモートへの接触領域Ｎ１およびＮ２において、
Ｎ十拡散はポリに浸入し、酸化物層３４が以前に取り除
かれているのでその下にあるＰ−型シリコンをＮ＋型に
変換させる。

酸化物コーティング３４が取り除かれる時、これら接触
領域を形成するのに用いられたマスクは第１図で点線４
７および４８で示されている。

それらはかなりの誤ったアラインメントを許容するよう
に実際の接触領域よりもずっと大きなものになっている
。

酸化物は熱的に酸化することにより第ルベルポリ上に成
長し約２０００〜３０００オングストロームの厚さの層
４９を形成する。

それと同時に、モート領域の露光シリコンが酸化され、
層４９はＮ十領域１０，１１，１２，１３，１４，３２
゜３３等の上に拡がる。

抵抗Ｒ１およびＲ２におけるトランジスター効果を利用
するつもりなら歩留まりを犠牲にすることになるが酸化
物層４９はより薄いほうがよくだいたい１０００オング
ストロームがよい。

酸化物は約２０００オンゲスロームまで成長させること
により抵抗の下だけ厚くされ、抵抗Ｒ１およびＲ２があ
る位置の酸化物を取り除くようにフォトンシストを用い
て酸化物をパターン化し、それから１０００オングスト
ロームまで成長させる。

この様にして、チップの厚い酸化物領域が最小に保たれ
、薄い酸化物の全面積は歩留まりに影響する重要な要素
の１つになる。

第４ｄ図に示されているように、酸化物層４９は接触領
域２５および２６とノードＮ１およびＮ２の所の接触領
域すなわちすべての第２ポリから第１ポリへの接触領域
すなわち第２ポリからモートへの接触領域を開くように
フォトレジストを用いてパターン化される。

ここで第２レベルのポリシリコンが第ルベルの場合のよ
うな方法を用いて約０．５ミクロンの厚さで被着される
。

第２レベルポリシリコンコーテイング全体に抵抗Ｒ１お
よびＲ２の特性を形成するリン注入を実施する。

高導電性のポリシリコンの領域にはそれらを高濃度にド
ープするリン拡散の処理が後になってなされる。

抵抗特性を決定するため、抵抗の所望のシート抵抗率に
依存してこの注入工程は１００〜１５０ＫｅＶで５×１
０１３〜１×１０１４原子／ｃｒＡの投置まで実行され
る。

抵抗に対するリン注入に続いて、スライスはＮ２気体中
でｉｏｏ。

℃の温度で３０分間焼なましされるが、これはリンをポ
リシリコン中に適切に分布させるためのものである。

ビーン等（３ｅａｎ ｅｔ ａｌ ）により１９６９
年４月出りＪｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ
Ｐｌｙｓｉｃｓ第４０巻第５号Ｐ、２３５８〜２３５９
に報告されているように、ポリシリコンの抵抗率は見か
げ上Ｐ型の２．Ｉ Ｘ １０１１〜５．８ｘ １０１１
／Ｃｉの濃度および明らかに３３〜４３０ｃｄ／Ｖ−８
ｅｃの移動度のものでは５Ｘ１０５．Ｇ）−ｎである。

ポリシリコンでは、厚さが１ミクロン以下に減少すると
き、結晶粒界に沿って伝導がおこり、その場合抵抗率は
低くともｉｏ５．ｃ・備と高いである。

その時シート抵抗はＣＲ８）ＸＣＩ／ｄ）すなわち１０
５ＸＩ（０，５Ｘ１０ ’） でありこれは約２×
１０８に１．、／ｃｒｒｔである。

これは温度に関しては不安定すぎ、抵抗高抵抗でありす
ぎる。

リン注入は２５℃において約１〜５ＭＱ／ｃａの理想的
な大きさの抵抗率をもたせるように働く。

抵抗率がより小さいとセルの寸法が大きすぎ、より大き
いと不安定、不再現性および過剰な醒圧依存になる。

第２レベルシリコンコーテイングは次にパターン化され
る。

それはフォトレジストの層を付加し、このために準備さ
れたマスクを介して紫外光に露光し、現像し、それから
ポリシリコンの所定の領域をマスクしている残りのフォ
トレジストでエツチングすることによりなされる。

出来上った構造が第４ｅ図に示されており、残ったポリ
シリコン層の一部はＶ。

０ ライン１５と、抵抗Ｒ１およびＲ２とノードＮ１お
よびＮ２における接触部を備えた延長部分３８および３
９となる。

また金属からモートへの接触部の段を減少する分離領域
４０はこのパターン化工程により適当な位置に残される
。

前記米国特許出願第７２７１１６号に反して、ポリシリ
コンのこの層はトランジスターゲートを形成せず、実際
にはトランジスターゲートの上にある。

第２レベルポリシリコンをパターン化した後に、２酸化
シリコンの保護キャップがポリシリコン上に成長し、上
部と側面を含めてポリシリコンのすべての露出表面上に
コーティング５０を形成する。

コーティング５０は蒸気巾約９００℃で約２時間成長し
、ポリシリコンの一部を消費して約３０００オングスト
ロームの厚さのものを形成する。

キャップの働きは不純物が抵抗の上に被着したり抵抗内
に拡散しないようにすることである。

それからフォトレジストマスク・エツチング工程が抵抗
Ｒ１およびＲ２上のものを除いたポリシリコンの全領域
上のコーティング５０を取り除くように行なわれる。

抵抗を保護するために残される酸化物を画定するように
用いられるマスクは第１図に点線５１および５２で示さ
れており、それらは抵抗よりもずっと広く、それにより
マスクアラインメントの誤差に大きな余裕を与える。

それからマスクされた第２レベルポリにはリン被着およ
び拡散がなされ、それにより酸化物５０に覆われていな
い領域を高導電性にする。

第３ａ図に示されているように、リンドープ酸化物の薄
い層３７を被着させることによりデバイスの製造は続行
される。

それは酸化によるよりもむしろ従来の化学蒸着（ＣＶＤ
）技術を用いた低温反応過程により実行される。

約１００００オングストロームの厚さの層３７が形成さ
れスライス全体を覆う。

この被着に続いて「高密度化」工程が実行され、そこで
スライスは酸化物中の微少な穴すなわち細孔をなくすた
めに９５０℃で加熱される。

次に、フオトレジスト工程により領域２５および２６の
酸化物層３７に窓が開けられ、そこには金属から第２レ
ベルポリシリコン分離領域４０へしたがってモート領域
３２および３３への接触部が形成される。

この工程は分離領域４０が適切な位置にない場合には考
えられない。

図示されていないが配列内でなく周辺回路内の場合に金
属から第２レベルポリへの接触部が必要とされる位置の
薄い酸化物層３７に窓が同時に開けられ、それら金属か
らポリへの接触部にたいして領域４０のような第２レベ
ルポリの分離領域も段差を少くするように適切な位置に
残されている。

それかラアルミニウムの層がスライス全体に被着され、
適切なパターンの金属ストリップ２３および２４を形成
するようにフォトレジストマスクを用いて選択的にエツ
チングされる。

多数個のセルからなる第１図の配列では、チップ上のレ
イアウトは図示されたセルの右側にセルを形成するよう
に軸５５についてセルを鏡映しセルの左側にセルを形成
するように軸５６についてセルを鏡映することによりス
ペースをかなり節約している。

図のセルの下にセルを形成するようにセルは軸５７につ
いて鏡映される。

したがって隣り合ったセルはマスクホール５１および５
２とモート領域のエッヂ１０および１１だげでなくｖｃ
ｏライン１５とＶＳＳライン１２も共有する。

接触部２５および２６は前後にずらされセルは軸５８に
ついて反転鏡映され、それにより第５図のレイアウトが
配列に形成され、したがって接触部２５および２６は第
１図の軸５８の上方にある隣接セルと共有される。

モートは分離モート領域よりもセルの行全体に共有され
た複雑な連続的図形を形成する。

２１４個すなわち１６３８４個のセルの配列は１２８行
×１２８列のセルを含むが、６４本のＮ十拡散−Ｅ−）
Ｖｓｓ ライン１２と６４本のポリＶ。

Ｃライン１５を必要とするだけである。

接触部２５および２６は共有されるので、８１９２セツ
トが必要とされる。

本発明の詳細な説明された工程および構造は完全な可転
性接触および相互結合配置を提供する。

従来の２重レベルポリないしは他の類似した工程と比較
して、金属から第２ポリへの、金属から第１ポリへの、
（第２ポリの不連続領域４０を介しての）金属からモー
トへの、第２ポリから第１ポリ、第２ポリからモートへ
のもしくは第１ポリからモートへの接触ができる。

米国特許出願第７２７１１６号に説明されているように
抵抗Ｒ１およびＲ２のようなもう１つの抵抗を第ルベル
ポリに形成でき、したがって抵抗は両方のレベルに存在
する。

また抵抗Ｒ１およびＲ２のトランジスター作用は抵抗が
第ルベルポリにある場合の実施例では存在し、その際第
２レベルポリはゲートとして働く。

特定の実施例を参照して本発明を説明してきたが、その
説明は制限した意味に取られることを意味しない。

本発明の他の実施例だけでなくここで説明した実施例の
種々の変形も本発明の説明を参照すると当業者には明ら
かなものである。

したがって添付した特許請求の範囲がいかなる本発明の
真の範囲に入るようなどんな変形または実施例も含むこ
とが期待される。

【図面の簡単な説明】

第１図は半導体チップの小さな部分を大きく拡大した平
面図であり本発明の特徴を用いたスタティックＲＡＭセ
ルの物理的レイアウトを示している。 第２図は第１図のセルの電気回路図である。第３ａ図〜
第３ｄ図は第１図のセルの断面図であり、それぞれ第１
図のラインａ−ａ、ｂ−ｂ、ｃ−Ｃおよびｄ−ｄに沿っ
て切った断面図である。 第４ａ図〜第４ｅ図は第１図と第３ａ図の半導体デバイ
スの断面図であり、第１図のラインａ −ａに沿って切
った断面であり、製造工程の連続した状態である。 第５図は配列中の第１図のセルのレイアウトの平面図で
ある。 参照番号の説明、１０，１１・・・・・・ソース、１２
′°・・・・ＶｓＳ・ライン、 １３，１４・・・・・
・ドレイン１５・・・・・・正電源ライン、１６・・・
・・・接触領域、１７・・・・・・ゲート、１８・・・
・・・ポリシリコン導体、２０・・・・・・第ルベルポ
リシリコン導体、２１・・・・・・ポリゲート、２３，
２４・・・・・・データライン、２５，２６・・・・・
・接触部、２７，２８・・・・・・ゲート、２９・・・
・・・語アドレスライン、３０・・・・・・シリコン基
板、３２゜３３・・・・・・Ｎ十領域、３４・・・・・
・シリコンゲート酸化物層、３５・・・・・・フィール
ド酸化物、３６・・・・・・チャンネルストップ領域、
３７・・・・・・絶縁層、３８゜３９・・・・・・シリ
コンストリップ、４０・・・・・・分離領域、４１・・
・・・・酸化物層、４２・・・・・・窒化物層、４３・
・・・・・コーティング、４５・・・・・・Ｐ十領域、
４６・・・・・・窓、４９・・・・・・酸化物層、５０
・・・・・・コーティング。

Claims (1)

1. 【特許請求の範囲】 １ （ａ） トランジスタのソースまたはドレイン
   を提供する高濃度不純物領域の周辺部において少（とも
   一部が半導体基板に埋込まれた厚いフィールド酸化物を
   有し、上記不純物領域を上記半導体基板内において選択
   的に結合する高不純物ドープ領域を有する形式の複数の
   シリコンゲート型電界効果トランジスタと； （ｂ） 上記トランジスタのシリコンゲートを形成し
   、上記不純物領域の少（ともひとつに電気接続される第
   ルベルの多結晶シリコンと； （ｅ） 絶縁層を介し上記第ルベルの多結晶シリコン
   の少くとも一部の上に形成され、上記第ルベルの多結晶
   シリコンと電気接続され、上記シリコンゲート型トラン
   ジスタの負荷素子を提供するようイオン注入してなる抵
   抗領域と、上記抵抗領域より高濃度にドープされてなる
   導電領域とを含む第２レベルの多結晶シリコンと；（ｄ
   ） 上記第２レベルの多結晶シリコンの上に形成して
   なる上部絶縁層と； を有するシリコンゲート型集積回路デバイス。 ２（ａ）半導体基板に少くとも一部が埋込まれた厚いフ
   ィールド酸化物を形成する工程と；（ｂ） 上記フィ
   ールド酸化物の一部の上と上記半導体基板表面の一部の
   上とに延在し、シリコンゲート型電界効果トランジスタ
   の為のシリコンゲートを提供する第ルベルの多結晶シリ
   コンのパターンを形成する工程と； （ｅ） 上記トランジスタのソースまたはドレインを
   提供する高濃度不純物領域を形成する工程と；（ｄ）
   上記第ルベルの多結晶シリコンの上記シリコンゲート
   の上に形成されるが、上記第ルベルの多結晶シリコンの
   接触領域を露出するような絶縁層のパターンを形成する
   工程と； （ｅ） 上記絶縁層上に形成され、端部が上記第ルベ
   ルの多結晶シリコンの上記接触領域と接触するように第
   ２レベルの多結晶シリコンのパターンを形成する工程と
   ； （ｆ） 上記第２レベルの多結晶に選択的にイオン注
   入し、上記トランジスタの負荷素子を提供する抵抗領域
   を低いドープレベルをもって形成し、上記第ルベルの多
   結晶シリコンの上記接触領域と接触する部分を含む導電
   領域を高いドープレベルをもって形成する工程と； （ｇ） 上記第２レベルの多結晶シリコンの上に上部
   絶縁層を形成する工程と； を有するシリコンゲート型集積回路デバイスの製造方法
   。