JPH0214565A - ランダム・アクセス・メモリ - Google Patents
ランダム・アクセス・メモリInfo
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- JPH0214565A JPH0214565A JP1090315A JP9031589A JPH0214565A JP H0214565 A JPH0214565 A JP H0214565A JP 1090315 A JP1090315 A JP 1090315A JP 9031589 A JP9031589 A JP 9031589A JP H0214565 A JPH0214565 A JP H0214565A
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- transistor
- polycrystalline silicon
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- channel transistor
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- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 27
- 239000000463 material Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 13
- 238000000151 deposition Methods 0.000 description 6
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- 238000010586 diagram Methods 0.000 description 3
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- 238000007254 oxidation reaction Methods 0.000 description 3
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はCMO3(相補型MO3)ランリスタ)を用い
た半導体RAM (ランダム・アクセス・メモリ)に関
するものである。
た半導体RAM (ランダム・アクセス・メモリ)に関
するものである。
従来CMO3RAMに用いられているメモリのセルを第
1図に示す。Pチャネルトランジスタ3゜4、及びNチ
ャネルトランジスタ5.6より・成るインバータのルー
プ接続によるフリップフロップに対しアドレス線ADR
により0N−OFFを制御されるNチャネルトランジス
タ(トランスフ1ゲート)を介してデータの入出力線で
あるBIT、及び丁下下に接続されている。メモリ・セ
ルのリード状態ではフリップフロップからデータ線へ、
又ライト状態の時はデータ線からフリップフロップへ信
号がトランスファゲートがONした時伝達する。このC
MOSメモリ・セルの特徴としてはフリップフロップを
構成するインバータは安定状態では、CMO3であるこ
とによりパワーは微少しか必要とせず、従ってメモリに
格納されているデータの保持には殆んど電力が消費され
ないことと、又動作状態においても、N−MOSに比し
パワーの消費が少ないことであり、低電力動作というこ
とでかなり多方面に活用されている。
1図に示す。Pチャネルトランジスタ3゜4、及びNチ
ャネルトランジスタ5.6より・成るインバータのルー
プ接続によるフリップフロップに対しアドレス線ADR
により0N−OFFを制御されるNチャネルトランジス
タ(トランスフ1ゲート)を介してデータの入出力線で
あるBIT、及び丁下下に接続されている。メモリ・セ
ルのリード状態ではフリップフロップからデータ線へ、
又ライト状態の時はデータ線からフリップフロップへ信
号がトランスファゲートがONした時伝達する。このC
MOSメモリ・セルの特徴としてはフリップフロップを
構成するインバータは安定状態では、CMO3であるこ
とによりパワーは微少しか必要とせず、従ってメモリに
格納されているデータの保持には殆んど電力が消費され
ないことと、又動作状態においても、N−MOSに比し
パワーの消費が少ないことであり、低電力動作というこ
とでかなり多方面に活用されている。
一方このCMOSメモリの欠点としてはそのセルサイズ
が大きく、従ってN−MOSのRAMに比し同じチップ
サイズに格納されるメモリの容量が小さく、大容量化が
むずかしいことにある。この根本原因は0MO3である
ために平面的にPチャネルトランジスタを作成するスペ
ース、及びNチャネルを絶縁しかつ基板となるP−ウェ
ルを作成、分離するスペースが必要となることにある。
が大きく、従ってN−MOSのRAMに比し同じチップ
サイズに格納されるメモリの容量が小さく、大容量化が
むずかしいことにある。この根本原因は0MO3である
ために平面的にPチャネルトランジスタを作成するスペ
ース、及びNチャネルを絶縁しかつ基板となるP−ウェ
ルを作成、分離するスペースが必要となることにある。
本発明は上記の欠点を除去するものであり、Pチャネル
トランジスタを、それと同等の働きをする多結晶シリコ
ン膜を用いた薄膜トランジスタで置き換えると同時にこ
の薄膜トランジスタをインバータのペアとなるNチャネ
ルトランジスタ上に配置することによりメモリ・セルの
サイズを大幅に低減化することを目的とする。
トランジスタを、それと同等の働きをする多結晶シリコ
ン膜を用いた薄膜トランジスタで置き換えると同時にこ
の薄膜トランジスタをインバータのペアとなるNチャネ
ルトランジスタ上に配置することによりメモリ・セルの
サイズを大幅に低減化することを目的とする。
第2図(a)は本発明によるメモリ・セルの平面パター
ン図例、0))にはABの断面図を示す。選択酸化マス
クの境界18内にソース・ドレイン領域となる部分が存
在する。選択酸化によるフィールド膜形成後にゲート酸
化膜を成長させてから第1層目の多結晶シリコンと基板
30の接続をするためのコンタクトホール10,11の
開孔をした後に第1層目の多結晶シリコン19,20,
21.27(斜線部のパターン)をデポジションした後
に全面にPイオンを打込んでソース・ドレイン31゜3
2.33を形成する。この後第2フイールド膜36をデ
ポジション、ゲートとなる多結晶シリコン19.20上
の第2フイールド膜を除去し、前記多結晶シリコン19
.20上を熱酸化して1膜トランジスタのゲート絶縁膜
を形成する。その後筒1Nと第2層目の多結晶シリコン
を接続するコンタクトホール12,13.14を開孔し
薄膜トランジスタのチャネル、及びソース、ドレインを
形成する第2層目の多結晶シリコン22.23(点部の
パターン)をデポジションし選択的にP1拡散をする。
ン図例、0))にはABの断面図を示す。選択酸化マス
クの境界18内にソース・ドレイン領域となる部分が存
在する。選択酸化によるフィールド膜形成後にゲート酸
化膜を成長させてから第1層目の多結晶シリコンと基板
30の接続をするためのコンタクトホール10,11の
開孔をした後に第1層目の多結晶シリコン19,20,
21.27(斜線部のパターン)をデポジションした後
に全面にPイオンを打込んでソース・ドレイン31゜3
2.33を形成する。この後第2フイールド膜36をデ
ポジション、ゲートとなる多結晶シリコン19.20上
の第2フイールド膜を除去し、前記多結晶シリコン19
.20上を熱酸化して1膜トランジスタのゲート絶縁膜
を形成する。その後筒1Nと第2層目の多結晶シリコン
を接続するコンタクトホール12,13.14を開孔し
薄膜トランジスタのチャネル、及びソース、ドレインを
形成する第2層目の多結晶シリコン22.23(点部の
パターン)をデポジションし選択的にP1拡散をする。
更に第3フイールド膜35をデポジションした後にコン
タクトホール15,16を開孔後Af−S i層24,
25.26を形成する。
タクトホール15,16を開孔後Af−S i層24,
25.26を形成する。
この結果N゛拡散ii31を(−)電源VSSに接続さ
れたソース、32をドレイン、多結晶シリコン20をゲ
ートとするNチャネルトランジスタと多結晶シリコン層
22において(+)電源■。。に接続されたソース55
、チャネル54、ドレイン56、多結晶シリコン20を
ゲートとするPチャネルトランジスタが形成され、各々
のドレインがダイオードを介して接続される0MO3の
インバータが構成できる。
れたソース、32をドレイン、多結晶シリコン20をゲ
ートとするNチャネルトランジスタと多結晶シリコン層
22において(+)電源■。。に接続されたソース55
、チャネル54、ドレイン56、多結晶シリコン20を
ゲートとするPチャネルトランジスタが形成され、各々
のドレインがダイオードを介して接続される0MO3の
インバータが構成できる。
第5図に第2図に示したセルパターンの回路図を示す。
Nチャネルトランジスタ40〜43はバルクシリコン単
結晶中に又、Pチャネルトランジスタ44.45は多結
晶薄膜トランジスタとして形成され、ダイオード46.
47はPチャネルとNチャネルトランジスタの多結晶シ
リコンにより接続点に発生するダイオードであり、この
ダイオードはメモリの動作上は障害とならない。
結晶中に又、Pチャネルトランジスタ44.45は多結
晶薄膜トランジスタとして形成され、ダイオード46.
47はPチャネルとNチャネルトランジスタの多結晶シ
リコンにより接続点に発生するダイオードであり、この
ダイオードはメモリの動作上は障害とならない。
本発明の特徴は第2図Φ)に示した如<CMOSインバ
ータを構成するに際し、1つのゲート電極を共通にして
、ゲート電極の下側にNチャネルのトランジスタ、ゲー
ト電極の上側にPチャネルトランジスタを配置し、その
ドレイン同志を接続する方法を用いることにあり、従来
平面配置であったPチャネルとNチャネル領域が立体配
置されるので、セルサイズは飛躍的に縮少し、同一チッ
プサイズでのメモリ容量は急増する。
ータを構成するに際し、1つのゲート電極を共通にして
、ゲート電極の下側にNチャネルのトランジスタ、ゲー
ト電極の上側にPチャネルトランジスタを配置し、その
ドレイン同志を接続する方法を用いることにあり、従来
平面配置であったPチャネルとNチャネル領域が立体配
置されるので、セルサイズは飛躍的に縮少し、同一チッ
プサイズでのメモリ容量は急増する。
一般に多結晶シリコン層は単結晶シリコンに比し、移動
度が極端に低く、トランジスタ特性に劣悪で、特にOF
Fリークが多いことが知られている。しかし発明者らは
この特性の改善に努力した結果次のことがわかった。第
3図に示すように多結晶シリコンのデポジション温度を
700 ’C以下にすると移動度が改善され、特に50
0°C近辺では10に近い特性が得られた。又OFFリ
ークの改善には多結晶シリコンを熱酸化して作るゲート
膜の製造方法に依存し、高温でドライ酸化の方式が最も
良かった。又多結晶シリコンの層のデポジション温度が
高くても、レーザによるアニーリングを実施すると移動
度、OFFリークの改善が可能である。
度が極端に低く、トランジスタ特性に劣悪で、特にOF
Fリークが多いことが知られている。しかし発明者らは
この特性の改善に努力した結果次のことがわかった。第
3図に示すように多結晶シリコンのデポジション温度を
700 ’C以下にすると移動度が改善され、特に50
0°C近辺では10に近い特性が得られた。又OFFリ
ークの改善には多結晶シリコンを熱酸化して作るゲート
膜の製造方法に依存し、高温でドライ酸化の方式が最も
良かった。又多結晶シリコンの層のデポジション温度が
高くても、レーザによるアニーリングを実施すると移動
度、OFFリークの改善が可能である。
第4図は500°Cで多結晶シリコンをデポジションし
、更にチャネル部にイオン打込みによりPイオンをライ
トドープし、ゲート酸化膜を1100°Cで形成して得
られたメモリ・セルに用いるものと同じサイズのトラン
ジスタの特性を示す。特性はメモリに応用するについて
十分である。
、更にチャネル部にイオン打込みによりPイオンをライ
トドープし、ゲート酸化膜を1100°Cで形成して得
られたメモリ・セルに用いるものと同じサイズのトラン
ジスタの特性を示す。特性はメモリに応用するについて
十分である。
本発明はCMO3RAMに用いるメモリ・セルを構成す
るインバータのPチャネルとNチャネルのトランジスタ
を共通のゲート電極の上下に配置するものであり、同じ
デザインルールで構成した従来のセルの約2分の1のサ
イズとなり5μmルールでは従来4Kb i tが限度
であったが、本発明の実施により16Kb i tにも
手が届くようになった。
るインバータのPチャネルとNチャネルのトランジスタ
を共通のゲート電極の上下に配置するものであり、同じ
デザインルールで構成した従来のセルの約2分の1のサ
イズとなり5μmルールでは従来4Kb i tが限度
であったが、本発明の実施により16Kb i tにも
手が届くようになった。
第1図はCMO3RAMのセル図である。第2図(a)
は本発明によるCMO3RAMの平面図で、第2図(b
)は断面図を示す、第3図は多結晶シリコンの移動度と
デポジションの温度の関係を示す図、又第4図は本発明
により得られた多結晶シリコントランジシスタの特性図
である。第5図は第2図の回路図である。 第1図 第5図 第2図(’a) 第2図 (た) 第3図 第4図 手続補正書 (自発) 平成 元年 4月10日付提出の特許1!1(15)2、発明の名称 メ モ リ ・ セ ル3、補正す
る者 事件との関係 出願人 東京都新宿区西新宿2丁目4番1号 (236)セイコーエプソン株式会社 代表取締役 中 村 恒 也 4、代理人 5゜ 補正の対象 手続補正書 1、発明の名称を「メモリ・セル」と補正する。 2、特許請求の範囲を別紙の如く補正する。 3、明細書第1真下から4〜3行目 rcMO3〜を用いた」までを削除する。 4、明細書第3頁7〜13行目 「本発明は〜を目的とする。」までを以下の如く補正す
る。 「本発明は上記の欠点を除去するものであり、Pチャネ
ルトランジスタを多結晶シリコン膜を用いた負荷素子に
置き換えると同時にこの多結晶シリコン膜をインバータ
のペアとなるNチャネルトランジスタ上に配置し、更に
二〇Nチャネルトランジスタのソース領域、ゲート電極
、ドレイン領域が順次配置される延長線上にトランスフ
ァーゲートとなる伝送用トランジスタを配置し、多結晶
シリコン及び伝送用トランジスタ上にビット線配線材を
配置したことにより、メモリ・セルのサイズを大幅に低
減化することを目的とする。」 5、明細書第3頁15行目 「示す。」とあるを [示す。本発明の実施例では負荷素子となる多結晶シリ
コン膜をPチャネルの薄膜トランジスタとして形成した
例に基づいて説明をする。」と補正する。 6、明細書第7頁3〜6行目 「本発明は〜ものであり、」とあるを 「本発明はメモリ・セルを構成するインバータの負荷素
子となる多結晶シリコンをNチャネルトランジスタ上に
配置し、且つNチャネルトランジスタのソース領域、ゲ
ート電極、ドレイン領域が順次配置される延長線上に伝
送用トランジスタを配置し、多結晶シリコン及び伝送用
トランジスタ上にビット線の配線材を配置したので、メ
モリ・セルを構成する要素が1ライン上に積層配置され
ることとなって、平面的な面積が削減されるため、」と
補正する。 7、明細書第7頁13行目 rcMO3RAMJ とあるを rMO3RAMJ と補正する。 以 上
は本発明によるCMO3RAMの平面図で、第2図(b
)は断面図を示す、第3図は多結晶シリコンの移動度と
デポジションの温度の関係を示す図、又第4図は本発明
により得られた多結晶シリコントランジシスタの特性図
である。第5図は第2図の回路図である。 第1図 第5図 第2図(’a) 第2図 (た) 第3図 第4図 手続補正書 (自発) 平成 元年 4月10日付提出の特許1!1(15)2、発明の名称 メ モ リ ・ セ ル3、補正す
る者 事件との関係 出願人 東京都新宿区西新宿2丁目4番1号 (236)セイコーエプソン株式会社 代表取締役 中 村 恒 也 4、代理人 5゜ 補正の対象 手続補正書 1、発明の名称を「メモリ・セル」と補正する。 2、特許請求の範囲を別紙の如く補正する。 3、明細書第1真下から4〜3行目 rcMO3〜を用いた」までを削除する。 4、明細書第3頁7〜13行目 「本発明は〜を目的とする。」までを以下の如く補正す
る。 「本発明は上記の欠点を除去するものであり、Pチャネ
ルトランジスタを多結晶シリコン膜を用いた負荷素子に
置き換えると同時にこの多結晶シリコン膜をインバータ
のペアとなるNチャネルトランジスタ上に配置し、更に
二〇Nチャネルトランジスタのソース領域、ゲート電極
、ドレイン領域が順次配置される延長線上にトランスフ
ァーゲートとなる伝送用トランジスタを配置し、多結晶
シリコン及び伝送用トランジスタ上にビット線配線材を
配置したことにより、メモリ・セルのサイズを大幅に低
減化することを目的とする。」 5、明細書第3頁15行目 「示す。」とあるを [示す。本発明の実施例では負荷素子となる多結晶シリ
コン膜をPチャネルの薄膜トランジスタとして形成した
例に基づいて説明をする。」と補正する。 6、明細書第7頁3〜6行目 「本発明は〜ものであり、」とあるを 「本発明はメモリ・セルを構成するインバータの負荷素
子となる多結晶シリコンをNチャネルトランジスタ上に
配置し、且つNチャネルトランジスタのソース領域、ゲ
ート電極、ドレイン領域が順次配置される延長線上に伝
送用トランジスタを配置し、多結晶シリコン及び伝送用
トランジスタ上にビット線の配線材を配置したので、メ
モリ・セルを構成する要素が1ライン上に積層配置され
ることとなって、平面的な面積が削減されるため、」と
補正する。 7、明細書第7頁13行目 rcMO3RAMJ とあるを rMO3RAMJ と補正する。 以 上
Claims (1)
- (1)CMOSインバータを相互接続しフリップフロッ
プを構成するCMOSメモリ・セルにおいて、共通とな
るゲート電極の上側に一方の導電型の薄膜トランジスタ
を、前記ゲート電極の下側のバルクシリコン上に他方の
導電型のトランジスタを作成し、前記の各々のトランジ
スタのドレイン同志を接続したCMOSインバータより
構成されることを特徴とするCMOSメモリ・セル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1090315A JPH0214565A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1090315A JPH0214565A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55135634A Division JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0214565A true JPH0214565A (ja) | 1990-01-18 |
JPH0421348B2 JPH0421348B2 (ja) | 1992-04-09 |
Family
ID=13995097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1090315A Granted JPH0214565A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0214565A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04252072A (ja) * | 1991-01-28 | 1992-09-08 | Toshiba Corp | 半導体装置 |
US5491654A (en) * | 1993-08-13 | 1996-02-13 | Nec Corporation | Static random access memory device having thin film transistor loads |
KR20130006340A (ko) * | 2011-07-08 | 2013-01-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
JPS5036351A (ja) * | 1973-08-04 | 1975-04-05 | ||
JPS53148398A (en) * | 1977-05-31 | 1978-12-23 | Texas Instruments Inc | Mos ic device |
JPS5575900U (ja) * | 1978-11-17 | 1980-05-24 | ||
JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
JPS5862771A (ja) * | 1981-10-12 | 1983-04-14 | Oki Electric Ind Co Ltd | 図形認識装置 |
-
1989
- 1989-04-10 JP JP1090315A patent/JPH0214565A/ja active Granted
Patent Citations (6)
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Cited By (5)
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JP2013038398A (ja) * | 2011-07-08 | 2013-02-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9490241B2 (en) | 2011-07-08 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a first inverter and a second inverter |
Also Published As
Publication number | Publication date |
---|---|
JPH0421348B2 (ja) | 1992-04-09 |
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