JPH0435903B2 - - Google Patents
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- JPH0435903B2 JPH0435903B2 JP55135634A JP13563480A JPH0435903B2 JP H0435903 B2 JPH0435903 B2 JP H0435903B2 JP 55135634 A JP55135634 A JP 55135634A JP 13563480 A JP13563480 A JP 13563480A JP H0435903 B2 JPH0435903 B2 JP H0435903B2
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- region
- transistor
- layer
- drain
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- Expired - Lifetime
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の接続の構造に関するも
のである。例えば、従来のOMOSRAMに用いら
れているメモリーのセルを第１図に示す。Ｐチヤ
ンネルトランジスタ３，４、及びＮチヤンネルト
ランジスタ５，６より成るインバータのループ接
続によるフリツプフロツプに対しアドレス線
ADRによりON−OFFを制御されるＮチヤンネ
ルトランジスタ（トランスフアゲート）１，２を
介してデータの入出力線であるBIT、及びに
接続されている。メモリセルのリード状態ではフ
リツプフロツプからデータ線へ、又ライト状態の
時はデータ線からフリツプフロツプへ信号がトラ
ンスフアゲートがONした時伝達する。この
CMOSメモリセルの特徴としてはフリツプフロ
ツプを構成するインバータは安定状態では、
CMOSであることによりパワーは微少しか必要
とせず、従つてメモリに格納されているデータの
保持には殆んど電力が消費されないことと、又動
作状態においても、Ｎ−MOSに比しパワーの消
費が少ないことであり、低電力動作ということで
かなり多方面に活用されている。
のである。例えば、従来のOMOSRAMに用いら
れているメモリーのセルを第１図に示す。Ｐチヤ
ンネルトランジスタ３，４、及びＮチヤンネルト
ランジスタ５，６より成るインバータのループ接
続によるフリツプフロツプに対しアドレス線
ADRによりON−OFFを制御されるＮチヤンネ
ルトランジスタ（トランスフアゲート）１，２を
介してデータの入出力線であるBIT、及びに
接続されている。メモリセルのリード状態ではフ
リツプフロツプからデータ線へ、又ライト状態の
時はデータ線からフリツプフロツプへ信号がトラ
ンスフアゲートがONした時伝達する。この
CMOSメモリセルの特徴としてはフリツプフロ
ツプを構成するインバータは安定状態では、
CMOSであることによりパワーは微少しか必要
とせず、従つてメモリに格納されているデータの
保持には殆んど電力が消費されないことと、又動
作状態においても、Ｎ−MOSに比しパワーの消
費が少ないことであり、低電力動作ということで
かなり多方面に活用されている。
一方このCMOSメモリーの欠点としてはその
セルサイズが大きく、従つてＮ−MOSのRAMに
比し同じチツプサイズに格納されるメモリの容量
が小さく、大容量化がむずかしいことにある。こ
の根本原因はCMOSであるために平面的にＰチ
ヤンネルトランジスタを作成するスペース、及び
Ｎチヤンネルを絶縁しかつ基板となるＰ−ウエル
を作成、分離するスペースが必要となることにあ
る。
セルサイズが大きく、従つてＮ−MOSのRAMに
比し同じチツプサイズに格納されるメモリの容量
が小さく、大容量化がむずかしいことにある。こ
の根本原因はCMOSであるために平面的にＰチ
ヤンネルトランジスタを作成するスペース、及び
Ｎチヤンネルを絶縁しかつ基板となるＰ−ウエル
を作成、分離するスペースが必要となることにあ
る。
そこで、従来ではインバータを構成する一方の
トランジスタを薄膜トランジスタで構成し、基板
に形成したトランジスタの上部に積層配置するこ
とにより、インバータのサイズを縮小することが
提案されているが、基板中に形成されるトランジ
スタのソース、ドレイン等の拡散層と多結晶シリ
コン層で形成されるトランジスタのソース、ドレ
インは、Ａ１等の配線材料を使つて接続されてい
た。Ａ１は多結晶シリコンより上層配線となるの
で、Ａ１と基板の拡散層のコンタクトホール、Ａ
１配線、Ａ１と多結晶シリコンのコンタクトホー
ルは平面的に異なる領域に形成されることとな
り、さらに、Ａ１のコンタクトホールは大きな余
分の面積が必要であるので、大幅なサイズの縮小
はできていなかつた。
トランジスタを薄膜トランジスタで構成し、基板
に形成したトランジスタの上部に積層配置するこ
とにより、インバータのサイズを縮小することが
提案されているが、基板中に形成されるトランジ
スタのソース、ドレイン等の拡散層と多結晶シリ
コン層で形成されるトランジスタのソース、ドレ
インは、Ａ１等の配線材料を使つて接続されてい
た。Ａ１は多結晶シリコンより上層配線となるの
で、Ａ１と基板の拡散層のコンタクトホール、Ａ
１配線、Ａ１と多結晶シリコンのコンタクトホー
ルは平面的に異なる領域に形成されることとな
り、さらに、Ａ１のコンタクトホールは大きな余
分の面積が必要であるので、大幅なサイズの縮小
はできていなかつた。
本発明は、以上の問題を解決するため、半導体
基板中に互いに離間して設けられた拡散層からな
る第１導電型のソースおよびドレインを構成する
第１領域を有するMOS型トランジスタと、前記
半導体基板上方に形成され多結晶シリコン層から
なる第２導電型のソースおよびドレインを構成す
る第２領域を有する薄膜トランジスタと、前記第
２領域と部分的に重ねて接続されて、前記第１領
域と前記第２領域とを互いに電気的に接続させる
第１導電型の多結晶シリコン層を有することを特
徴とするものであり、それにより、サイズの大幅
な縮小を図つたものである。
基板中に互いに離間して設けられた拡散層からな
る第１導電型のソースおよびドレインを構成する
第１領域を有するMOS型トランジスタと、前記
半導体基板上方に形成され多結晶シリコン層から
なる第２導電型のソースおよびドレインを構成す
る第２領域を有する薄膜トランジスタと、前記第
２領域と部分的に重ねて接続されて、前記第１領
域と前記第２領域とを互いに電気的に接続させる
第１導電型の多結晶シリコン層を有することを特
徴とするものであり、それにより、サイズの大幅
な縮小を図つたものである。
第２図ａは、本発明により構成されたメモリセ
ルの平面パターン図例、ｂにはABの断面図を示
す。選択酸化マスクの境界１８内にソース・ドレ
イン領域となる部分が存在する。選択酸化による
フイールド膜形成後にゲート酸化膜を成長させて
から第一層目の多結晶シリコンと基板３０の接続
をするための考案のコンタクトホール１０，１１
の開孔をした後に第１層目の多結晶シリコン１
９，２０，２１，２７（斜線部のパターン）をデ
ポジシヨンした後に全面にＰイオンを打込んでソ
ース・ドレイン３１，３２，３３を形成する。こ
の後第２フイールド膜３６をデポジシヨン、ゲー
トとなる多結晶シリコン１９，２０上の第２フイ
ールド膜を除去し、前記多結晶シリコン１９，２
０上を熱酸化して薄膜トランジスタのゲート絶縁
膜を形成する。その後第１層と第２層目の多結晶
シリコンを接続するコンタクトホール１２，１
３，１４を開孔し薄膜トランジスタのチヤンネ
ル、及びソース・ドレインを形成する第２層目の
多結晶シリコン層２２，２３（点部のパターン）
をデポジシヨンし選択的にP+拡散をする。更に
第３フイールド膜３５をデポジシヨンした後にコ
ンタクトホール１５，１６を開孔後Ａ−Si層２
４，２５，２６を形成する。この結果N+拡散層
３１を（−）電源Vssに接続されたソース、３２
をドレイン、多結晶シリコン２０をゲートとする
Ｎチヤンネルトランジスタと多結晶シリコン層２
２において（＋）電源VDDに接続されたソース
５５、チヤンネル５４、ドレイン５６、多結晶シ
リコン２０をゲートとするＰチヤンネルトランジ
スタが形成される。Ｎチヤンネルトランジスタの
N+拡散層３２からなるドレインと、Ｐチヤンネ
ルトランジスタの多結晶シリコン層５６からなる
ドレインとの接続は、コンタクトホール１４内に
おいて、多結晶シリコン層５６が、N+拡散層３
２に接続されたN+である第１層の多結晶シリコ
ン層２７と重合して接続される。この接続は、
P+の多結晶シリコン層５６とN+の多結晶シリコ
ン層拡散層２７とによりPN接合ダイオードが構
成された接続となる。したがつて、この実施例に
おいては、各々のドレインがダイオードを介して
接続されるCMOSのインバータが構成できる。
ルの平面パターン図例、ｂにはABの断面図を示
す。選択酸化マスクの境界１８内にソース・ドレ
イン領域となる部分が存在する。選択酸化による
フイールド膜形成後にゲート酸化膜を成長させて
から第一層目の多結晶シリコンと基板３０の接続
をするための考案のコンタクトホール１０，１１
の開孔をした後に第１層目の多結晶シリコン１
９，２０，２１，２７（斜線部のパターン）をデ
ポジシヨンした後に全面にＰイオンを打込んでソ
ース・ドレイン３１，３２，３３を形成する。こ
の後第２フイールド膜３６をデポジシヨン、ゲー
トとなる多結晶シリコン１９，２０上の第２フイ
ールド膜を除去し、前記多結晶シリコン１９，２
０上を熱酸化して薄膜トランジスタのゲート絶縁
膜を形成する。その後第１層と第２層目の多結晶
シリコンを接続するコンタクトホール１２，１
３，１４を開孔し薄膜トランジスタのチヤンネ
ル、及びソース・ドレインを形成する第２層目の
多結晶シリコン層２２，２３（点部のパターン）
をデポジシヨンし選択的にP+拡散をする。更に
第３フイールド膜３５をデポジシヨンした後にコ
ンタクトホール１５，１６を開孔後Ａ−Si層２
４，２５，２６を形成する。この結果N+拡散層
３１を（−）電源Vssに接続されたソース、３２
をドレイン、多結晶シリコン２０をゲートとする
Ｎチヤンネルトランジスタと多結晶シリコン層２
２において（＋）電源VDDに接続されたソース
５５、チヤンネル５４、ドレイン５６、多結晶シ
リコン２０をゲートとするＰチヤンネルトランジ
スタが形成される。Ｎチヤンネルトランジスタの
N+拡散層３２からなるドレインと、Ｐチヤンネ
ルトランジスタの多結晶シリコン層５６からなる
ドレインとの接続は、コンタクトホール１４内に
おいて、多結晶シリコン層５６が、N+拡散層３
２に接続されたN+である第１層の多結晶シリコ
ン層２７と重合して接続される。この接続は、
P+の多結晶シリコン層５６とN+の多結晶シリコ
ン層拡散層２７とによりPN接合ダイオードが構
成された接続となる。したがつて、この実施例に
おいては、各々のドレインがダイオードを介して
接続されるCMOSのインバータが構成できる。
第５図に第２図に示したセルパターンの回路図
を示す。Ｎチヤンネルトランジスタ４０〜４３は
バルクシリコン単結晶中に又、Ｐチヤンネルトラ
ンジスタ４４，４５は多結晶薄膜トランジスタと
して形成され、ダイオード４６，４７はＰチヤン
ネルとＮチヤンネルトランジスタの多結晶シリコ
ンにより接続点に発生するダイオードであり、こ
のダイオードはメモリーの動作上は障害とならな
い。
を示す。Ｎチヤンネルトランジスタ４０〜４３は
バルクシリコン単結晶中に又、Ｐチヤンネルトラ
ンジスタ４４，４５は多結晶薄膜トランジスタと
して形成され、ダイオード４６，４７はＰチヤン
ネルとＮチヤンネルトランジスタの多結晶シリコ
ンにより接続点に発生するダイオードであり、こ
のダイオードはメモリーの動作上は障害とならな
い。
本発明の特徴は第２図ｂに示した如くCMOS
インバータを構成するに際し、１つのゲート電極
を共通にして、ゲート電極の下側にＮチヤンネル
のトランジスタ、ゲート電極の上側にＰチヤンネ
ルトランジスタを配置し、そのドレイン同志を接
続する方法を用いることにあり、従来平面配置で
あつたＰチヤンネルとＮチヤンネル領域が立体配
置されるので、セルサイズは飛躍的に縮少し、同
一チツプサイズでのメモリー容量は急増する。
インバータを構成するに際し、１つのゲート電極
を共通にして、ゲート電極の下側にＮチヤンネル
のトランジスタ、ゲート電極の上側にＰチヤンネ
ルトランジスタを配置し、そのドレイン同志を接
続する方法を用いることにあり、従来平面配置で
あつたＰチヤンネルとＮチヤンネル領域が立体配
置されるので、セルサイズは飛躍的に縮少し、同
一チツプサイズでのメモリー容量は急増する。
一般に多結晶シリコン層は単結晶シリコンに比
し、移動度が極端に低く、トランジスタ特性に劣
悪で、特にOFFリークが多いことが知られてい
る。しかし発明者らはこの特性の改善に努力した
結果次のことがわかつた。第３図に示すように多
結晶シリコンのデポジシヨン温度を700℃以下に
すると移動度が改善され、特に500℃近辺では１
０に近い特性が得られた。又OFFリークの改善
には多結晶シリコンを熱酸化して作るゲート膜の
製造方法に依存し、高温でドライ酸化の方式が最
も良かつた。又多結晶シリコンの層のデポジシヨ
ン温度が高くても、レーザによるアニーリングを
実施すると移動度、OFFリークの改善が可能で
ある。
し、移動度が極端に低く、トランジスタ特性に劣
悪で、特にOFFリークが多いことが知られてい
る。しかし発明者らはこの特性の改善に努力した
結果次のことがわかつた。第３図に示すように多
結晶シリコンのデポジシヨン温度を700℃以下に
すると移動度が改善され、特に500℃近辺では１
０に近い特性が得られた。又OFFリークの改善
には多結晶シリコンを熱酸化して作るゲート膜の
製造方法に依存し、高温でドライ酸化の方式が最
も良かつた。又多結晶シリコンの層のデポジシヨ
ン温度が高くても、レーザによるアニーリングを
実施すると移動度、OFFリークの改善が可能で
ある。
第４図は500℃で多結晶シリコンをデポジシヨ
ンし、更にチヤンネル部にイオン打込みによりＰ
イオンをライトドープし、ゲート酸化膜を110℃
で形成して得られたメモリ・セルに用いるものと
同じサイズのトランジスタの特性を示す。特性は
メモリに応用するについて十分である。
ンし、更にチヤンネル部にイオン打込みによりＰ
イオンをライトドープし、ゲート酸化膜を110℃
で形成して得られたメモリ・セルに用いるものと
同じサイズのトランジスタの特性を示す。特性は
メモリに応用するについて十分である。
以上のような構成とすることにより下記の如き
効果を得ることができる。
効果を得ることができる。
半導体基板に形成されたMOS型トランジス
タの第１領域と多結晶シリコンで形成された薄
膜トランジスタの第２領域を、MOS型トラン
ジスタの第１領域と同一導電型の多結晶シリコ
ン層を介して接続しているので、Ａ１の接続配
線やＡ１の大きなコンタクトホールを使わずに
済み、プロセスが簡単で、半導体装置のサイズ
も縮小できる。
タの第１領域と多結晶シリコンで形成された薄
膜トランジスタの第２領域を、MOS型トラン
ジスタの第１領域と同一導電型の多結晶シリコ
ン層を介して接続しているので、Ａ１の接続配
線やＡ１の大きなコンタクトホールを使わずに
済み、プロセスが簡単で、半導体装置のサイズ
も縮小できる。
ここで多結晶シリコン同士を接続するに際
し、多結晶シリコンのPN接合ダイオードが形
成される。しかし、接合面の多結晶シリコン
は、結晶粒塊や結晶性の乱れによりキヤリアが
通り易くなつており、ダイオードの電圧−電流
（Ｖ−）特性の曲線の傾きは大きく、そのた
めダイオードにおける電圧降下を小さくするこ
とができる。
し、多結晶シリコンのPN接合ダイオードが形
成される。しかし、接合面の多結晶シリコン
は、結晶粒塊や結晶性の乱れによりキヤリアが
通り易くなつており、ダイオードの電圧−電流
（Ｖ−）特性の曲線の傾きは大きく、そのた
めダイオードにおける電圧降下を小さくするこ
とができる。
なお、薄膜トランジスタの第２領域をMOS
型トランジスタの第１領域と直接接続すること
も考えられるが、MOS型トランジスタの第１
領域は一般的に単結晶シリコンであり、この場
合、単結晶−多結晶のダイオードができてしま
う。このダイオードは、Ｖ−特性の曲線の傾
きが小さく、電圧降下が大きいため、確実な動
作を保証できない。したがつて、本発明の構成
がサイズの縮小と動作の確実性をともに達成で
きる構成である。
型トランジスタの第１領域と直接接続すること
も考えられるが、MOS型トランジスタの第１
領域は一般的に単結晶シリコンであり、この場
合、単結晶−多結晶のダイオードができてしま
う。このダイオードは、Ｖ−特性の曲線の傾
きが小さく、電圧降下が大きいため、確実な動
作を保証できない。したがつて、本発明の構成
がサイズの縮小と動作の確実性をともに達成で
きる構成である。
MOS型トランジスタの第１領域と薄膜トラ
ンジスタの第２領域とを互いに電気的に接続さ
せる第１導電型の多結晶シリコン層が、第２領
域と部分的に重ねて接続されたことにより、同
一の多結晶シリコン層内で直列的なPN接合を
構成するのに比べて、接合面積を広くでき、よ
り低い抵抗とすることができる また、上述した直列的なPN接合を構成する
には、２つの領域を形成するに際して、正確な
マスク合わせが必要であるのに対して、本発明
によれば、PN接合を構成する多結晶シリコン
層が重合して形成されるから、正確なマスク合
わせを必要としない効果がある。
ンジスタの第２領域とを互いに電気的に接続さ
せる第１導電型の多結晶シリコン層が、第２領
域と部分的に重ねて接続されたことにより、同
一の多結晶シリコン層内で直列的なPN接合を
構成するのに比べて、接合面積を広くでき、よ
り低い抵抗とすることができる また、上述した直列的なPN接合を構成する
には、２つの領域を形成するに際して、正確な
マスク合わせが必要であるのに対して、本発明
によれば、PN接合を構成する多結晶シリコン
層が重合して形成されるから、正確なマスク合
わせを必要としない効果がある。
第１図はCMOSRAMのセル図である。第２図
ａは本発明によるCMOSRAMの平面図ｂは断面
図を示す。第３図は多結晶シリコンの移動度とデ
ポジシヨンの温度の関係を、又第４図は本発明に
より得られた多結晶シリコントランジスタの特性
である。第５図は第２図の回路図である。
ａは本発明によるCMOSRAMの平面図ｂは断面
図を示す。第３図は多結晶シリコンの移動度とデ
ポジシヨンの温度の関係を、又第４図は本発明に
より得られた多結晶シリコントランジスタの特性
である。第５図は第２図の回路図である。
Claims (1)
- 半導体基板中に互いに離間して設けられた拡散
層からなる第１導電型のソースおよびドレインを
構成する第１領域を有するMOS型トランジスタ
と、前記半導体基板上方に形成され多結晶シリコ
ン層からなる第２導電型のソースおよびドレイン
を構成する第２領域を有する薄膜トランジスタ
と、前記第２領域と部分的に重ねて接続されて、
前記第１領域と前記第２領域とを互いに電気的に
接続させる第１導電型の多結晶シリコン層を有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55135634A JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55135634A JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Related Child Applications (9)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090315A Division JPH0214565A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
| JP1090316A Division JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
| JP1090314A Division JPH0214564A (ja) | 1989-04-10 | 1989-04-10 | Ｃｍｏｓメモリ・セル |
| JP1090318A Division JPH0221656A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
| JP1090317A Division JPH0221655A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
| JP3008518A Division JPH04211166A (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタ |
| JP3008517A Division JPH04211165A (ja) | 1991-01-28 | 1991-01-28 | ランダム・アクセス・メモリ |
| JP3008520A Division JP2562383B2 (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタ |
| JP3008519A Division JP2602125B2 (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5760868A JPS5760868A (en) | 1982-04-13 |
| JPH0435903B2 true JPH0435903B2 (ja) | 1992-06-12 |
Family
ID=15156387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55135634A Granted JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5760868A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714009B2 (ja) * | 1987-10-15 | 1995-02-15 | 日本電気株式会社 | Ｍｏｓ型半導体記憶回路装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS5036351A (ja) * | 1973-08-04 | 1975-04-05 | ||
| JPS5562771A (en) * | 1978-11-02 | 1980-05-12 | Toshiba Corp | Integrated circuit device |
| JPS5691470A (en) * | 1979-12-25 | 1981-07-24 | Toshiba Corp | Semiconductor |
-
1980
- 1980-09-29 JP JP55135634A patent/JPS5760868A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS5036351A (ja) * | 1973-08-04 | 1975-04-05 | ||
| JPS5562771A (en) * | 1978-11-02 | 1980-05-12 | Toshiba Corp | Integrated circuit device |
| JPS5691470A (en) * | 1979-12-25 | 1981-07-24 | Toshiba Corp | Semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5760868A (en) | 1982-04-13 |
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