JP2562383B2 - 薄膜トランジスタ - Google Patents

薄膜トランジスタ

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JP2562383B2
JP2562383B2 JP3008520A JP852091A JP2562383B2 JP 2562383 B2 JP2562383 B2 JP 2562383B2 JP 3008520 A JP3008520 A JP 3008520A JP 852091 A JP852091 A JP 852091A JP 2562383 B2 JP2562383 B2 JP 2562383B2
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insulating film
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両角伸治
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、メモリセルを構成する
半導体装置の製造方法に関するものである。
【0002】
【従来の技術】従来CMOSRAMに用いられているメ
モリーのセルを図1に示す。Pチャネルトランジスタ
3,4、及びNチャンネルトランジスタ5,6より成る
インバータのループ接続によるフリップフロップに対し
アドレス線ADRによりONーOFFを制御されるNチ
ャネルトランジスタ(トランスファゲート)を介してデ
ータの入出力線であるBIT、及び
【0003】
【数1】
【0004】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがONした時伝達する。このCMOSメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、CMOSであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆んど電力が消費されないことと、又
動作状態においても、N−MOSに比しパワーの消費が
少ないことであり、低電力動作ということでかなり多方
面に活用されている。
【0005】
【発明が解決しようとする課題】一方、このCMOSメ
モリの欠点としては、そのセルサイズが大きく、したが
って、N−MOSのRAMに比して同じチップサイズに
格納されるメモリの容積が小さく、高集積化には問題が
あった。
【0006】本発明は、上述した事情に鑑みてなされた
もので、半導体基板中にMOSトランジスタを構成する
とともに、その上方に薄膜トランジスタを形成すること
によりメモリセルのサイズを大幅に低減することがで
き、MOSトランジスタと薄膜トランジスタとの接合面
での電圧低下を僅かにできる半導体装置の製造方法を提
供することを目的とするものである。
【0007】
【課題を解決するための手段】本発明は、第1導電型の
基板中に設けられた第1ソース領域および第1ドレイン
領域を有するMOSトランジスタと前記基板上方に設け
られた第2ソース領域および第2ドレイン領域を有する
薄膜トランジスタとを含み、前記MOSトランジスタと
前記薄膜トランジスタとは共通のゲート電極を有する半
導体装置の製造方法において、前記基板上に前記MOS
トランジスタの構成要素となる第1ゲート絶縁膜を形成
する工程、前記第1ゲート絶縁膜上に前記ゲート電極と
なる第1多結晶シリコン層と前記第1多結晶シリコン層
と離間して前記第1ドレイン領域となる前記基板上に第
2多結晶シリコン層を形成する工程、第2導電型の不純
物を注入することにより前記第1多結晶シリコン層の両
側の前記基板中に互いに離間した第2導電型の前記第1
ソース領域および前記第1ドレイン領域を形成するとと
もに、前記第1ドレイン領域上の前記第2多結晶シリコ
ン層を第2導電型とする工程、前記第1ソース領域上方
と前記第1ドレイン領域上方および前記第2多結晶シリ
コン層上に層間絶縁膜を形成する工程、前記第1多結晶
シリコン層上に前記薄膜トランジスタの構成要素となる
第2ゲート絶縁膜を形成する工程、前記第2多結晶シリ
コン層上の前記層間絶縁膜に開口部を形成する工程、前
記層間絶縁膜上および前記第2ゲート絶縁膜上および前
記開口部内に延在するように第3多結晶シリコン層を形
成する工程、該第3多結晶シリコン層の前記開口部内を
含む所定の領域に選択的に第1導電型の不純物を注入し
て前記薄膜トランジスタの構成要素となる第1導電型の
前記第2ソース領域および前記第2ドレイン領域を形成
する工程を有することを特徴とするものである。
【0008】
【実施例】図2(a)は本発明によるメモリセルの平面
パターン図例、(b)にはABの断面図を示す。選択酸
化マスクの境界18内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第一層目の多結晶シリコン
と基板30の接続をするためのコンタクトホール10,
11の開孔をした後に第1層目の多結晶シリコン19,
20,21,27(斜線部のパターン)をデポジション
した後に全面にPイオンを打込んでソース・ドレイン3
1,32,33を形成する。この後第2フィールド膜3
6をデポジション,ゲートとなる多結晶シリコン19,
20上の第2フィールド膜を除去し、前記多結晶シリコ
ン19,20上を熱酸化して薄膜トランジスタのゲート
絶縁膜を形成する。その後第1層と第2層目の多結晶シ
リコンを接続するコンタクトホール12,13,14を
開孔し薄膜トランジスタのチャネル、及びソース・ドレ
インを形成する第2層目の多結晶シリコン層22,23
(点部のパターン)をデポジションし選択的にP+ 拡散
をする。更に第3フィールド膜35をデポジションした
後にコンタクコホール15,16を開孔後Al−Si層
24,25,26を形成する。この結果N+ 拡散層31
を(−)電源Vssに接続されたソース,32をドレイ
ン,多結晶シリコン20をゲートとするNチャネルトラ
ンジスタと多結晶シリコン層22において(+)電源V
DDに接続されたソース55,チャネル54,ドレイン5
6,多結晶シリコン20をゲートとするPチャネルトラ
ンジスタが形成され、各々のドレインがダイオードを介
して接続されるCMOSのインバータが構成できる。
【0009】図5に図2に示したセルパターンの回路図
を示す。Nチャネルトランジスタ40〜43はバルクシ
リコン単結晶中に又、Pチャネルトランジスタ44,4
5は多結晶薄膜トランジスタとして形成され、ダイオー
ド46,47はPチャネルとNチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリーの動作上は障害とならな
い。
【0010】この実施例の特徴は、図2(b)に示した
如くCMOSインバータを構成するに際し、1つのゲー
ト電極を共通にして、ゲート電極の下側にNチャネルの
トランジスタ、ゲート電極の上側にPチャネルのトラン
ジスタを配置し、そのドレイン同士を接続する方法を用
いることにあり、従来平面配置であったPチャネルとN
チャネル領域が立体配置されるので、セルサイズは飛躍
的に縮小し、同一チップサイズでのメモリ容量は急増す
る。
【0011】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にOFFリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図3に示すように多結晶シリコンのデポジシ
ョン温度を700 ℃以下にすると移動度が改善され、
特に500℃近辺では10に近い特性が得られた。又O
FFリークの改善には多結晶シリコンを熱酸化して作る
ゲート膜の製造方法に依存し、高温でドライ酸化の方式
が最も良かった。又多結晶シリコンの層のデポジション
温度が高くても、レーザによるアニーリングを実施する
と移動度,OFFリークの改善が可能である。
【0012】図4は500℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打込みによりPイオ
ンをライトドープし、ゲート酸化膜を1100℃で形成
して得られたメモリ・セルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【0013】
【発明の効果】本発明は、例えば、CMOSRAMに用
いるメモリセルを構成するPチャンネルとNチャンネル
のトランジスタを積層配置する際に有効な半導体装置の
製造方法であり、半導体装置を高集積化する上で、特に
優れた効果を奏すとともに、MOSトランジスタの拡散
領域と薄膜トランジスタとの接続工程において、拡散領
域と同じ導電型の多結晶シリコン層を介在させることに
より、下記の如き効果を得ることができる。 半導体基板に形成されたMOS型トランジスタの第
1ドレイン領域と多結晶シリコンで形成された薄膜トラ
ンジスタの第2ドレイン領域を、MOS型トランジスタ
の第1ドレイン領域と同一導電型の多結晶シリコン層を
介して接続しているので、Alの接続配線やAlの大き
なコンタクトホールを使わずに済み、プロセスが簡単
で、半導体装置のサイズも縮小できる。ここで多結晶シ
リコン同士を接続するに際し、多結晶シリコンのPN接
合ダイオードが形成される。しかし、接合面の多結晶シ
リコンは、結晶粒塊や結晶性の乱れによりキャリアが通
り易くなっており、ダイオードの電圧−電流(V−I)
特性の曲線の傾きは大きく、そのためダイオードにおけ
る電圧降下を小さくすることができる。なお、薄膜トラ
ンジスタの第2ドレイン領域をMOS型トランジスタの
第1ドレイン領域と直接接続することも考えられるが、
MOS型トランジスタの第1ドレイン領域は一般的に単
結晶シリコンであり、この場合、単結晶−多結晶のダイ
オードができてしまう。このダイオードは、V−I特性
の曲線の傾きが小さく、電圧降下が大きいため、確実な
動作を保証できない。したがって、本発明の構成がサイ
ズの縮小と動作の確実性をともに達成できる構成であ
る。 MOS型トランジスタの第1ドレイン領域と薄膜ト
ランジスタの第2ドレイン領域とを互いに電気的に接続
させる第1導電型の多結晶シリコン層が、第2ドレイン
領域と部分的に重ねて接続されたことにより、同一の多
結晶シリコン層内で直列的なPN接合を構成するのに比
べて、接合面積を広くでき、より低い抵抗とすることが
できる。 また、上述した直列的なPN接合を構成するには、
2つの領域を形成するに際して、正確なマスク合わせが
必要であるのに対して、本発明によれば、PN接合を構
成する多結晶シリコン層が重合して形成されるから、正
確なマスク合わせを必要としない。
【図面の簡単な説明】
【図1】CMOSRAMのセル図。
【図2】(a)は本発明によCMOSRAMの平面図
(b)は断面図。
【図3】多結晶シリコンの移動度とデポジションの温度
の関係を示す図。
【図4】本発明により得られた多結晶シリコントランジ
スタの特性を示す図。
【図5】図2の回路図である。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1導電型の基板中に設けられた第1ソ
    ース領域および第1ドレイン領域を有するMOSトラン
    ジスタと前記基板上方に設けられた第2ソース領域およ
    び第2ドレイン領域を有する薄膜トランジスタとを含
    み、前記MOSトランジスタと前記薄膜トランジスタと
    は共通のゲート電極を有する半導体装置の製造方法にお
    いて、 前記基板上に前記MOSトランジスタの構成要素となる
    第1ゲート絶縁膜を形成する工程、前記第1ゲート絶縁
    膜上に前記ゲート電極となる第1多結晶シリコン層と前
    記第1多結晶シリコン層と離間して前記第1ドレイン領
    域となる前記基板上に第2多結晶シリコン層を形成する
    工程、第2導電型の不純物を注入することにより前記第
    1多結晶シリコン層の両側の前記基板中に互いに離間し
    た第2導電型の前記第1ソース領域および前記第1ドレ
    イン領域を形成するとともに、前記第1ドレイン領域上
    の前記第2多結晶シリコン層を第2導電型とする工程、
    前記第1ソース領域上方と前記第1ドレイン領域上方お
    よび前記第2多結晶シリコン層上に層間絶縁膜を形成す
    る工程、前記第1多結晶シリコン層上に前記薄膜トラン
    ジスタの構成要素となる第2ゲート絶縁膜を形成する工
    程、前記第2多結晶シリコン層上の前記層間絶縁膜に開
    口部を形成する工程、前記層間絶縁膜上および前記第2
    ゲート絶縁膜上および前記開口部内に延在するように第
    3多結晶シリコン層を形成する工程、該第3多結晶シリ
    コン層の前記開口部内を含む所定の領域に選択的に第1
    導電型の不純物を注入して前記薄膜トランジスタの構成
    要素となる第1導電型の前記第2ソース領域および前記
    第2ドレイン領域を形成する工程を有することを特徴と
    する半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JPS5437690A (en) * 1977-08-30 1979-03-20 Nec Corp Manufacture for semiconductor device

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