JP2562383B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- polycrystalline silicon
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Links
- 239000010409 thin film Substances 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 46
- 239000010410 layer Substances 0.000 claims description 36
- 239000010408 film Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000000470 constituent Substances 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルを構成する
半導体装置の製造方法に関するものである。
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリーのセルを図１に示す。Ｐチャネルトランジスタ
３，４、及びＮチャンネルトランジスタ５，６より成る
インバータのループ接続によるフリップフロップに対し
アドレス線ＡＤＲによりＯＮーＯＦＦを制御されるＮチ
ャネルトランジスタ（トランスファゲート）を介してデ
ータの入出力線であるＢＩＴ、及び
モリーのセルを図１に示す。Ｐチャネルトランジスタ
３，４、及びＮチャンネルトランジスタ５，６より成る
インバータのループ接続によるフリップフロップに対し
アドレス線ＡＤＲによりＯＮーＯＦＦを制御されるＮチ
ャネルトランジスタ（トランスファゲート）を介してデ
ータの入出力線であるＢＩＴ、及び
【０００３】
【数１】
【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆んど電力が消費されないことと、又
動作状態においても、Ｎ−ＭＯＳに比しパワーの消費が
少ないことであり、低電力動作ということでかなり多方
面に活用されている。
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆んど電力が消費されないことと、又
動作状態においても、Ｎ−ＭＯＳに比しパワーの消費が
少ないことであり、低電力動作ということでかなり多方
面に活用されている。
【０００５】
【発明が解決しようとする課題】一方、このＣＭＯＳメ
モリの欠点としては、そのセルサイズが大きく、したが
って、Ｎ−ＭＯＳのＲＡＭに比して同じチップサイズに
格納されるメモリの容積が小さく、高集積化には問題が
あった。
モリの欠点としては、そのセルサイズが大きく、したが
って、Ｎ−ＭＯＳのＲＡＭに比して同じチップサイズに
格納されるメモリの容積が小さく、高集積化には問題が
あった。
【０００６】本発明は、上述した事情に鑑みてなされた
もので、半導体基板中にＭＯＳトランジスタを構成する
とともに、その上方に薄膜トランジスタを形成すること
によりメモリセルのサイズを大幅に低減することがで
き、ＭＯＳトランジスタと薄膜トランジスタとの接合面
での電圧低下を僅かにできる半導体装置の製造方法を提
供することを目的とするものである。
もので、半導体基板中にＭＯＳトランジスタを構成する
とともに、その上方に薄膜トランジスタを形成すること
によりメモリセルのサイズを大幅に低減することがで
き、ＭＯＳトランジスタと薄膜トランジスタとの接合面
での電圧低下を僅かにできる半導体装置の製造方法を提
供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、第１導電型の
基板中に設けられた第１ソース領域および第１ドレイン
領域を有するＭＯＳトランジスタと前記基板上方に設け
られた第２ソース領域および第２ドレイン領域を有する
薄膜トランジスタとを含み、前記ＭＯＳトランジスタと
前記薄膜トランジスタとは共通のゲート電極を有する半
導体装置の製造方法において、前記基板上に前記ＭＯＳ
トランジスタの構成要素となる第１ゲート絶縁膜を形成
する工程、前記第１ゲート絶縁膜上に前記ゲート電極と
なる第１多結晶シリコン層と前記第１多結晶シリコン層
と離間して前記第１ドレイン領域となる前記基板上に第
２多結晶シリコン層を形成する工程、第２導電型の不純
物を注入することにより前記第１多結晶シリコン層の両
側の前記基板中に互いに離間した第２導電型の前記第１
ソース領域および前記第１ドレイン領域を形成するとと
もに、前記第１ドレイン領域上の前記第２多結晶シリコ
ン層を第２導電型とする工程、前記第１ソース領域上方
と前記第１ドレイン領域上方および前記第２多結晶シリ
コン層上に層間絶縁膜を形成する工程、前記第１多結晶
シリコン層上に前記薄膜トランジスタの構成要素となる
第２ゲート絶縁膜を形成する工程、前記第２多結晶シリ
コン層上の前記層間絶縁膜に開口部を形成する工程、前
記層間絶縁膜上および前記第２ゲート絶縁膜上および前
記開口部内に延在するように第３多結晶シリコン層を形
成する工程、該第３多結晶シリコン層の前記開口部内を
含む所定の領域に選択的に第１導電型の不純物を注入し
て前記薄膜トランジスタの構成要素となる第１導電型の
前記第２ソース領域および前記第２ドレイン領域を形成
する工程を有することを特徴とするものである。
基板中に設けられた第１ソース領域および第１ドレイン
領域を有するＭＯＳトランジスタと前記基板上方に設け
られた第２ソース領域および第２ドレイン領域を有する
薄膜トランジスタとを含み、前記ＭＯＳトランジスタと
前記薄膜トランジスタとは共通のゲート電極を有する半
導体装置の製造方法において、前記基板上に前記ＭＯＳ
トランジスタの構成要素となる第１ゲート絶縁膜を形成
する工程、前記第１ゲート絶縁膜上に前記ゲート電極と
なる第１多結晶シリコン層と前記第１多結晶シリコン層
と離間して前記第１ドレイン領域となる前記基板上に第
２多結晶シリコン層を形成する工程、第２導電型の不純
物を注入することにより前記第１多結晶シリコン層の両
側の前記基板中に互いに離間した第２導電型の前記第１
ソース領域および前記第１ドレイン領域を形成するとと
もに、前記第１ドレイン領域上の前記第２多結晶シリコ
ン層を第２導電型とする工程、前記第１ソース領域上方
と前記第１ドレイン領域上方および前記第２多結晶シリ
コン層上に層間絶縁膜を形成する工程、前記第１多結晶
シリコン層上に前記薄膜トランジスタの構成要素となる
第２ゲート絶縁膜を形成する工程、前記第２多結晶シリ
コン層上の前記層間絶縁膜に開口部を形成する工程、前
記層間絶縁膜上および前記第２ゲート絶縁膜上および前
記開口部内に延在するように第３多結晶シリコン層を形
成する工程、該第３多結晶シリコン層の前記開口部内を
含む所定の領域に選択的に第１導電型の不純物を注入し
て前記薄膜トランジスタの構成要素となる第１導電型の
前記第２ソース領域および前記第２ドレイン領域を形成
する工程を有することを特徴とするものである。
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第一層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打込んでソース・ドレイン３
１，３２，３３を形成する。この後第２フィールド膜３
６をデポジション，ゲートとなる多結晶シリコン１９，
２０上の第２フィールド膜を除去し、前記多結晶シリコ
ン１９，２０上を熱酸化して薄膜トランジスタのゲート
絶縁膜を形成する。その後第１層と第２層目の多結晶シ
リコンを接続するコンタクトホール１２，１３，１４を
開孔し薄膜トランジスタのチャネル、及びソース・ドレ
インを形成する第２層目の多結晶シリコン層２２，２３
（点部のパターン）をデポジションし選択的にＰ+ 拡散
をする。更に第３フィールド膜３５をデポジションした
後にコンタクコホール１５，１６を開孔後Ａｌ−Ｓｉ層
２４，２５，２６を形成する。この結果Ｎ+ 拡散層３１
を（−）電源Ｖｓｓに接続されたソース，３２をドレイ
ン，多結晶シリコン２０をゲートとするＮチャネルトラ
ンジスタと多結晶シリコン層２２において（＋）電源Ｖ
DDに接続されたソース５５，チャネル５４，ドレイン５
６，多結晶シリコン２０をゲートとするＰチャネルトラ
ンジスタが形成され、各々のドレインがダイオードを介
して接続されるＣＭＯＳのインバータが構成できる。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第一層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打込んでソース・ドレイン３
１，３２，３３を形成する。この後第２フィールド膜３
６をデポジション，ゲートとなる多結晶シリコン１９，
２０上の第２フィールド膜を除去し、前記多結晶シリコ
ン１９，２０上を熱酸化して薄膜トランジスタのゲート
絶縁膜を形成する。その後第１層と第２層目の多結晶シ
リコンを接続するコンタクトホール１２，１３，１４を
開孔し薄膜トランジスタのチャネル、及びソース・ドレ
インを形成する第２層目の多結晶シリコン層２２，２３
（点部のパターン）をデポジションし選択的にＰ+ 拡散
をする。更に第３フィールド膜３５をデポジションした
後にコンタクコホール１５，１６を開孔後Ａｌ−Ｓｉ層
２４，２５，２６を形成する。この結果Ｎ+ 拡散層３１
を（−）電源Ｖｓｓに接続されたソース，３２をドレイ
ン，多結晶シリコン２０をゲートとするＮチャネルトラ
ンジスタと多結晶シリコン層２２において（＋）電源Ｖ
DDに接続されたソース５５，チャネル５４，ドレイン５
６，多結晶シリコン２０をゲートとするＰチャネルトラ
ンジスタが形成され、各々のドレインがダイオードを介
して接続されるＣＭＯＳのインバータが構成できる。
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリーの動作上は障害とならな
い。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリーの動作上は障害とならな
い。
【００１０】この実施例の特徴は、図２（ｂ）に示した
如くＣＭＯＳインバータを構成するに際し、１つのゲー
ト電極を共通にして、ゲート電極の下側にＮチャネルの
トランジスタ、ゲート電極の上側にＰチャネルのトラン
ジスタを配置し、そのドレイン同士を接続する方法を用
いることにあり、従来平面配置であったＰチャネルとＮ
チャネル領域が立体配置されるので、セルサイズは飛躍
的に縮小し、同一チップサイズでのメモリ容量は急増す
る。
如くＣＭＯＳインバータを構成するに際し、１つのゲー
ト電極を共通にして、ゲート電極の下側にＮチャネルの
トランジスタ、ゲート電極の上側にＰチャネルのトラン
ジスタを配置し、そのドレイン同士を接続する方法を用
いることにあり、従来平面配置であったＰチャネルとＮ
チャネル領域が立体配置されるので、セルサイズは飛躍
的に縮小し、同一チップサイズでのメモリ容量は急増す
る。
【００１１】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００ ℃以下にすると移動度が改善され、
特に５００℃近辺では１０に近い特性が得られた。又Ｏ
ＦＦリークの改善には多結晶シリコンを熱酸化して作る
ゲート膜の製造方法に依存し、高温でドライ酸化の方式
が最も良かった。又多結晶シリコンの層のデポジション
温度が高くても、レーザによるアニーリングを実施する
と移動度，ＯＦＦリークの改善が可能である。
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００ ℃以下にすると移動度が改善され、
特に５００℃近辺では１０に近い特性が得られた。又Ｏ
ＦＦリークの改善には多結晶シリコンを熱酸化して作る
ゲート膜の製造方法に依存し、高温でドライ酸化の方式
が最も良かった。又多結晶シリコンの層のデポジション
温度が高くても、レーザによるアニーリングを実施する
と移動度，ＯＦＦリークの改善が可能である。
【００１２】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打込みによりＰイオ
ンをライトドープし、ゲート酸化膜を１１００℃で形成
して得られたメモリ・セルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
ションし、更にチャネル部にイオン打込みによりＰイオ
ンをライトドープし、ゲート酸化膜を１１００℃で形成
して得られたメモリ・セルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【００１３】
【発明の効果】本発明は、例えば、ＣＭＯＳＲＡＭに用
いるメモリセルを構成するＰチャンネルとＮチャンネル
のトランジスタを積層配置する際に有効な半導体装置の
製造方法であり、半導体装置を高集積化する上で、特に
優れた効果を奏すとともに、ＭＯＳトランジスタの拡散
領域と薄膜トランジスタとの接続工程において、拡散領
域と同じ導電型の多結晶シリコン層を介在させることに
より、下記の如き効果を得ることができる。 半導体基板に形成されたＭＯＳ型トランジスタの第
１ドレイン領域と多結晶シリコンで形成された薄膜トラ
ンジスタの第２ドレイン領域を、ＭＯＳ型トランジスタ
の第１ドレイン領域と同一導電型の多結晶シリコン層を
介して接続しているので、Ａｌの接続配線やＡｌの大き
なコンタクトホールを使わずに済み、プロセスが簡単
で、半導体装置のサイズも縮小できる。ここで多結晶シ
リコン同士を接続するに際し、多結晶シリコンのＰＮ接
合ダイオードが形成される。しかし、接合面の多結晶シ
リコンは、結晶粒塊や結晶性の乱れによりキャリアが通
り易くなっており、ダイオードの電圧−電流（Ｖ−Ｉ）
特性の曲線の傾きは大きく、そのためダイオードにおけ
る電圧降下を小さくすることができる。なお、薄膜トラ
ンジスタの第２ドレイン領域をＭＯＳ型トランジスタの
第１ドレイン領域と直接接続することも考えられるが、
ＭＯＳ型トランジスタの第１ドレイン領域は一般的に単
結晶シリコンであり、この場合、単結晶−多結晶のダイ
オードができてしまう。このダイオードは、Ｖ−Ｉ特性
の曲線の傾きが小さく、電圧降下が大きいため、確実な
動作を保証できない。したがって、本発明の構成がサイ
ズの縮小と動作の確実性をともに達成できる構成であ
る。 ＭＯＳ型トランジスタの第１ドレイン領域と薄膜ト
ランジスタの第２ドレイン領域とを互いに電気的に接続
させる第１導電型の多結晶シリコン層が、第２ドレイン
領域と部分的に重ねて接続されたことにより、同一の多
結晶シリコン層内で直列的なＰＮ接合を構成するのに比
べて、接合面積を広くでき、より低い抵抗とすることが
できる。 また、上述した直列的なＰＮ接合を構成するには、
２つの領域を形成するに際して、正確なマスク合わせが
必要であるのに対して、本発明によれば、ＰＮ接合を構
成する多結晶シリコン層が重合して形成されるから、正
確なマスク合わせを必要としない。
いるメモリセルを構成するＰチャンネルとＮチャンネル
のトランジスタを積層配置する際に有効な半導体装置の
製造方法であり、半導体装置を高集積化する上で、特に
優れた効果を奏すとともに、ＭＯＳトランジスタの拡散
領域と薄膜トランジスタとの接続工程において、拡散領
域と同じ導電型の多結晶シリコン層を介在させることに
より、下記の如き効果を得ることができる。 半導体基板に形成されたＭＯＳ型トランジスタの第
１ドレイン領域と多結晶シリコンで形成された薄膜トラ
ンジスタの第２ドレイン領域を、ＭＯＳ型トランジスタ
の第１ドレイン領域と同一導電型の多結晶シリコン層を
介して接続しているので、Ａｌの接続配線やＡｌの大き
なコンタクトホールを使わずに済み、プロセスが簡単
で、半導体装置のサイズも縮小できる。ここで多結晶シ
リコン同士を接続するに際し、多結晶シリコンのＰＮ接
合ダイオードが形成される。しかし、接合面の多結晶シ
リコンは、結晶粒塊や結晶性の乱れによりキャリアが通
り易くなっており、ダイオードの電圧−電流（Ｖ−Ｉ）
特性の曲線の傾きは大きく、そのためダイオードにおけ
る電圧降下を小さくすることができる。なお、薄膜トラ
ンジスタの第２ドレイン領域をＭＯＳ型トランジスタの
第１ドレイン領域と直接接続することも考えられるが、
ＭＯＳ型トランジスタの第１ドレイン領域は一般的に単
結晶シリコンであり、この場合、単結晶−多結晶のダイ
オードができてしまう。このダイオードは、Ｖ−Ｉ特性
の曲線の傾きが小さく、電圧降下が大きいため、確実な
動作を保証できない。したがって、本発明の構成がサイ
ズの縮小と動作の確実性をともに達成できる構成であ
る。 ＭＯＳ型トランジスタの第１ドレイン領域と薄膜ト
ランジスタの第２ドレイン領域とを互いに電気的に接続
させる第１導電型の多結晶シリコン層が、第２ドレイン
領域と部分的に重ねて接続されたことにより、同一の多
結晶シリコン層内で直列的なＰＮ接合を構成するのに比
べて、接合面積を広くでき、より低い抵抗とすることが
できる。 また、上述した直列的なＰＮ接合を構成するには、
２つの領域を形成するに際して、正確なマスク合わせが
必要であるのに対して、本発明によれば、ＰＮ接合を構
成する多結晶シリコン層が重合して形成されるから、正
確なマスク合わせを必要としない。
【図１】ＣＭＯＳＲＡＭのセル図。
【図２】（ａ）は本発明によＣＭＯＳＲＡＭの平面図
（ｂ）は断面図。
（ｂ）は断面図。
【図３】多結晶シリコンの移動度とデポジションの温度
の関係を示す図。
の関係を示す図。
【図４】本発明により得られた多結晶シリコントランジ
スタの特性を示す図。
スタの特性を示す図。
【図５】図２の回路図である。
Claims (1)
- 【請求項１】 第１導電型の基板中に設けられた第１ソ
ース領域および第１ドレイン領域を有するＭＯＳトラン
ジスタと前記基板上方に設けられた第２ソース領域およ
び第２ドレイン領域を有する薄膜トランジスタとを含
み、前記ＭＯＳトランジスタと前記薄膜トランジスタと
は共通のゲート電極を有する半導体装置の製造方法にお
いて、 前記基板上に前記ＭＯＳトランジスタの構成要素となる
第１ゲート絶縁膜を形成する工程、前記第１ゲート絶縁
膜上に前記ゲート電極となる第１多結晶シリコン層と前
記第１多結晶シリコン層と離間して前記第１ドレイン領
域となる前記基板上に第２多結晶シリコン層を形成する
工程、第２導電型の不純物を注入することにより前記第
１多結晶シリコン層の両側の前記基板中に互いに離間し
た第２導電型の前記第１ソース領域および前記第１ドレ
イン領域を形成するとともに、前記第１ドレイン領域上
の前記第２多結晶シリコン層を第２導電型とする工程、
前記第１ソース領域上方と前記第１ドレイン領域上方お
よび前記第２多結晶シリコン層上に層間絶縁膜を形成す
る工程、前記第１多結晶シリコン層上に前記薄膜トラン
ジスタの構成要素となる第２ゲート絶縁膜を形成する工
程、前記第２多結晶シリコン層上の前記層間絶縁膜に開
口部を形成する工程、前記層間絶縁膜上および前記第２
ゲート絶縁膜上および前記開口部内に延在するように第
３多結晶シリコン層を形成する工程、該第３多結晶シリ
コン層の前記開口部内を含む所定の領域に選択的に第１
導電型の不純物を注入して前記薄膜トランジスタの構成
要素となる第１導電型の前記第２ソース領域および前記
第２ドレイン領域を形成する工程を有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008520A JP2562383B2 (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008520A JP2562383B2 (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55135634A Division JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7306190A Division JP2782333B2 (ja) | 1995-11-24 | 1995-11-24 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211168A JPH04211168A (ja) | 1992-08-03 |
| JP2562383B2 true JP2562383B2 (ja) | 1996-12-11 |
Family
ID=11695425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008520A Expired - Lifetime JP2562383B2 (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562383B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139988A (en) * | 1977-05-13 | 1978-12-06 | Nippon Telegr & Teleph Corp <Ntt> | Resistance value correcting method of polycrystalline silicon resistor |
| JPS5437690A (en) * | 1977-08-30 | 1979-03-20 | Nec Corp | Manufacture for semiconductor device |
-
1991
- 1991-01-28 JP JP3008520A patent/JP2562383B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04211168A (ja) | 1992-08-03 |
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