JP2500924B2 - 半導体装置 - Google Patents
半導体装置Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
して高集積化を図った半導体装置に関するもので、特に
ゲート電極上の半導体膜中に能動領域が形成された電界
効果トランジスタに係わる。
板面上での素子の微細化を通じて行われてきた。例え
ば、電界効果トランジスタ(FET)では、チャンネル
幅、チャンネル長の縮少を微細加工技術により達成する
ことで高密度回路が実現されてきた。
きるものではなく、当然物理的限界により制限される。
MOS型FETではチャンネル幅、チャンネル長共に
0.5μm程度が限界と考えられており、この限界に近
づくにつれて短チャンネル効果、狭チャンネル効果等の
特性上の不都合が生じてきている。それにも拘らず、メ
モリ等においては更なる高密度化に対する要求が依然と
して強い。
の半導体装置(FET)は、微細化に伴って短チャンネ
ル効果や狭チャンネル効果等が発生しやすくなり、素子
特性が低下するという問題があった。
れたもので、その目的とするところは、微細化した時の
素子特性の低下を最少限にでき、且つ半導体基板上に立
体的に素子を積層してより一層の高集積化が可能になる
半導体装置を提供することにある。
載した半導体装置は、第1の電界効果トランジスタのソ
ース,ドレイン領域が形成された半導体基板上に、第1
の絶縁膜を介して設けた導体膜をゲート電極とし、この
ゲート電極上にこれと交差して設けた多結晶半導体膜の
前記ゲート電極上をチャネル領域、このチャネル領域の
両側をソース,ドレイン領域とするエンハンスメント型
の第2の電界効果トランジスタと、前記第1の電界効果
トランジスタにおけるソース,ドレイン領域と前記多結
晶半導体膜との間に介在され、前記第1の絶縁膜の膜厚
と前記導体膜の膜厚との和と実質的に等しい膜厚の第2
の絶縁膜と、この第2の絶縁膜における前記第1の電界
効果トランジスタのソース,ドレイン領域上にそれぞれ
形成された第1のソース,ドレイン電極と、前記多結晶
半導体膜上に形成された第3の絶縁膜と、前記第2の電
界効果トランジスタにおけるソース,ドレイン領域上の
前記第3の絶縁膜上にそれぞれ形成された第2のソー
ス,ドレイン電極とを備え、前記半導体膜の膜厚は、前
記ゲート電極に印加される電位によって前記第2の電界
効果トランジスタのチャネル領域に生成される空乏層が
前記半導体膜における前記ゲート電極との対向面の裏面
側に延びる距離以下であり、且つ前記第2の電界効果ト
ランジスタのチャネル長方向は前記導体膜と交差する方
向であることを特徴とする。
界効果トランジスタは、前記導体膜を一導電型の多結晶
半導体膜とし、この上に設ける多結晶半導体膜を逆導電
型としてこれら多結晶半導体膜間にpn接合を形成した
接合型電界効果トランジスタであることを特徴とする。
界効果トランジスタは、前記導体膜を金属膜または金属
硅化物膜としてこの上に設ける多結晶半導体膜との間に
金属−半導体接合を形成したMES型電界効果トランジ
スタであることを特徴とする。また、請求項4に記載し
たように、前記第2の電界効果トランジスタは、前記導
体膜とその上に設ける多結晶半導体膜との間に絶縁膜を
有するMOS型電界効果トランジスタであることを特徴
とする。 更に、請求項5に記載したように、前記第1の
電界効果トランジスタは、エンハンスメント型であり、
この第1の電界効果トランジスタのチャネル長方向と前
記多結晶半導体膜をソース,ドレイン及びチャネル領域
とするエンハンスメント型の第2の電界効果トランジス
タのチャネル長方向とが平行であることを特徴とする。
ン領域及びチャネル領域が多結晶半導体膜中に形成され
ているので、チャネル領域にフィールド反転防止用の不
純物が侵入する等、半導体基板中にチャネル領域を形成
する際に生ずる不純物の影響を本質的に受けることがな
く、狭チャネル効果を防止できる。また、多結晶半導体
膜の膜厚を、ゲート電極に印加される電位によって第2
の電界効果トランジスタのチャネル領域に生成される空
乏層が半導体膜におけるゲート電極との対向面の裏面側
に延びる距離以下にしたので、ゲート電極に印加される
電位によってチャネル領域全体が空乏化される。これに
よって、ドレイン電位の影響で発生する空乏層によるチ
ャネル領域への影響がなくなり、短チャネル効果が防止
される。従って、微細化した時の素子特性の低下を最少
限にできる。第1の電界効果トランジスタを形成した半
導体基板上に多結晶半導体膜を形成し、この多結晶半導
体膜中にソース,ドレイン及びチャネル領域を形成し、
第2の電界効果トランジスタを形成することにより、2
つの電界効果トランジスタを積層形成しているので、半
導体基板上に立体的に素子を積層形成してより一層の高
集積化を図れる。多結晶半導体膜中に電界効果トランジ
スタの能動領域、すなわちソース,ドレイン領域及びチ
ャネル領域を形成するので、基体に対する制限が少な
く、立体的に素子を積層する場合に有利であり、トラン
ジスタの形成領域の自由度を高めることができる。
形成すると、ソース,ドレインの引き出し電極は、ゲー
ト電極の両側に形成されるので、ゲート電極と電気的に
絶縁するための余裕が必要となるが、ゲート電極上に形
成した多結晶半導体膜中にトランジスタの能動領域を形
成しているので、多結晶半導体膜のゲート電極に対向す
る部分、すなわち、チャネル領域上を除く任意の位置に
引き出し電極(ソース,ドレイン電極)を形成できる。
よって、引き出し電極を形成する際の設計の自由度が増
すと共に、ゲート電極と電気的に絶縁するための余裕が
不要となり集積密度を向上できる。また、トランジスタ
の能動領域上にゲート電極を形成すると、ゲート電極の
近傍にコンタクトを形成する場合やゲート酸化膜を残
し、その上にゲート電極の保護膜を形成する場合には、
引き出し電極用のコンタクトホールが深くなり、コンタ
クト形成や引き出し電極の形成が難しくなるが、ゲート
電極上の半導体膜中にトランジスタの能動領域を形成す
れば、コンタクトホールの深さは半導体膜上に形成した
絶縁層の厚さ分だけで良いので、コンタクト不良が起こ
り難く、引き出し電極の形成も容易になる。しかも、ゲ
ート電極上の多結晶半導体膜中にトランジスタの能動領
域を形成すると、トランジスタの能動領域上にゲート電
極を形成した場合に比して表面を平坦にできるので、上
層に配線を通過させる場合に段切れ等の不良が起こり難
く、更に素子を積層することも可能になる。
記第2の電界効果トランジスタは、前記導体膜を一導電
型の多結晶半導体膜とし、この上に設ける多結晶半導体
膜を逆導電型としてこれら多結晶半導体膜間にpn接合
を形成することにより接合型電界効果トランジスタ、前
記導体膜を金属膜または金属硅化物膜としてこの上に設
ける多結晶半導体膜との間に金属−半導体接合を形成す
ることによりMES型電界効果トランジスタ、及び前記
導体膜とその上に設ける多結晶半導体膜との間に絶縁膜
を有するMOS型電界効果トランジスタをそれぞれ形成
できる。前記第1の電界効果トランジスタをエンハンス
メント型で形成し、この第1の電界効果トランジスタの
チャネル長方向と前記多結晶半導体膜をソース,ドレイ
ン及びチャネル領域とするエンハンスメント型の第2の
電界効果トランジスタのチャネル長方向とを平行にして
も良い。
照して説明する。図1(a)は一実施例の模式的平面パ
ターンを示し、同図(b)はそのA−A´断面を示して
いる。図1(a),(b)では、半導体基板中に形成し
た通常のMOS型FETのゲート電極と、この発明の一
実施例による接合型FETのゲート電極とを兼用し、半
導体基板上に立体的に素子を積層した構造を例にとって
示している。1はp型Si基板であって、そのフィール
ド酸化膜2で囲まれた領域にn+ 型のソース領域3、ド
レイン領域4を設け、これら両領域間の基板表面に例え
ば膜厚が2000オングストロームのシリコン酸化膜5
を介して、ヒ素をドープしたn型多結晶シリコン膜6か
らなるゲート電極を設けて通常のnチャンネルMOS型
FETが形成されている。そのソース領域3、ドレイン
領域4上にはシリコン酸化膜7が設けられており、この
上に多結晶シリコン膜6に接触してこれに交差するよう
にp型多結晶シリコン膜8を設けてpn接合を形成し、
その接合面上の部分をチャンネル領域、その両側をソー
ス,ドレイン領域とするpチャンネル接合型FETが形
成されている。更に全体はシリコン酸化膜9で覆われ、
これにコンタクトホールをあけて接合型FETのソー
ス,ドレイン電極となるAl膜101 ,102 が配設さ
れている。Al膜102 は別のコンタクトホールを介し
てMOS型FETのドレイン領域4にも接触させてお
り、またMOS型FETのソース電極として別のAl膜
103 が設けられている。
成される。MOS型FETは通常のシリコンゲートプロ
セスで形成されるので説明を省略するが、多結晶シリコ
ン膜6をマスクとしてソース領域3、ドレイン領域4を
形成した後、全面にシリコン窒化膜を被着する。このシ
リコン窒化膜を多結晶シリコン膜6の上にのみ残してエ
ッチング除去し、酸化性雰囲気中で熱酸化してソース領
域3、ドレイン領域4上にシリコン酸化膜7を形成す
る。その後、シリコン窒化膜を除去してp型多結晶シリ
コン膜8を堆積してパターニングし、その上にCVD法
によりシリコン酸化膜9を堆積し、コンタクトホールを
あけてAl膜101 〜103 を配設する。
ート電極を共用して接合型FETを堆積した構造を等価
回路で示すと図2のようになる。いま、MOS型FET
Q1 のしきい値電圧を0.2Vとし、接合型FET
Q2 はその基板となる多結晶シリコン膜8の膜厚を、ゲ
ート電極である多結晶シリコン膜6と多結晶シリコン膜
8との間の接触電位差により多結晶シリコン膜8中に伸
びる空乏層が表面に達するように選び、しきい値を−
0.2Vとする。また電源VB を例えば0.5Vとす
る。そうすると、共通ゲート電極を入力端とし、Al膜
102 で共通接続されたドレインを出力端として、例え
ば入力端が0Vのときは、MOS型FETQ1 のゲー
ト,ソース間電圧が0VであるのでFET Q1 はオフ
し、接合型FET Q2 のゲートが0Vであるのに対し
ソースがVB (=0.5V)であるので、相対的にはゲ
ートに−0.5Vが印加されたのと等価になってFET
Q2がオンする。この結果、出力端にはVB =0.5
Vが出力される。一方、入力端が0.5Vのときは、M
OS型FET Q1 のゲート,ソース間電圧が0.5V
となるのでFET Q1 はオンし、接合型FET Q2
のゲート,ソース間電圧が0VであるのでFET Q2
はオフする。これによって、出力端は0Vとなる。つま
り図2の回路は相補型FETを組合せたインバータとな
る。
プを構成すれば、図3のようなメモリセルを構成するこ
とができる。図3でQ11,Q21がnチャンネルMOS型
FET、Q12,Q22がpチャンネル接合型FETであ
り、(Q11,Q12)の対、(Q21,Q22)の対がそれぞ
れ図1の構造をもつものとする。フリップフロップの各
ノードは例えばnチャンネルMOS型FET Q3 ,Q
4 を介してそれぞれディジット線D,D- (D- はDの
反転を意味する)に接続され、MOS FETQ3 ,Q
4 のゲートは共通にワード線Wに接続される。
ス,ドレイン領域が多結晶半導体膜中に形成されている
ので、チャネル領域にフィールド反転防止用の不純物が
侵入する等、半導体基板中にチャネル領域が形成される
ことにより生ずる不純物の影響を本質的に受けることが
ない。しかも、多結晶半導体膜が上述した膜厚では、ゲ
ート電極に印加される電位によってチャネル領域全体が
空乏化され、ドレイン電位の影響で発生する空乏層によ
るチャネル領域への影響がなくなる。よって、狭チャネ
ル効果及び短チャネル効果を防止でき、微細化した時の
素子特性の低下を最少限にできる。また、図1からわか
るようにFETが立体的に集積されたことになり、図2
に示すインバータ、更にこれを組合せた図3に示すメモ
リセル等を従来に比べて約2倍に高密度化することがで
きる。
断面図である。先の実施例と異なる点は、共通ゲート電
極となるn型多結晶シリコン膜6の部分にMo膜6´を
用いたことである。この場合、MOS型FETに重ねら
れるのは接合型FETではなく、いわゆるMES型FE
Tである。Mo膜6´の代りに他の金属膜あるいは金属
硅化物膜を用いてもよい。製造プロセス上は、特にM
o,W,Pt等の高融点金属またはその硅化物を用いる
のが望ましい。
する断面図である。この実施例ではn型多結晶シリコン
膜6の上にシリコン酸化膜11を介してp型多結晶シリ
コン膜8を堆積しており、MOS型FETにゲート電極
を共通にしてMOS型FETを堆積した構造としてい
る。この構造は、図1の実施例において多結晶シリコン
膜8をつける前に熱酸化を行うことで形成される。
実施例と同様の効果が得られる。なお、以上の実施例で
は、通常のnチャンネルMOS FETの上にゲート電
極を共用して接合型、MES型、MOS型のpチャンネ
ルFETを堆積したが、この発明はその他種々変形実施
できる。例えばチャンネルの導電型は任意に選択するこ
とができるし、また回路構成によってはゲート電極を共
用せず、通常のMOS型FETのソースあるいはドレイ
ンの取出し電極配線をゲート電極として用いて上記各実
施例で説明したような接合型、MES型あるいはMOS
型FETを堆積する構造とすることもできる。また上記
実施例ではMOS型FETの直上にFETを重ねている
が、フィ―ルド領域上に重ねるようにしても勿論よい
し、更に基板内に形成する素子はバイポーラトランジス
タであってもよい。
微細化した時の素子特性の低下を最少限にでき、且つ半
導体基板上に立体的に素子を積層してより一層の高集積
化が可能になる半導体装置が得られる。
ので、(a)は模式的平面パターン、(b)はそのA−
A´断面図。
合の等価回路図。
て説明するためのもので、図1(b)に対応する断面
図。
ついて説明するためのもので、図1(b)に対応する断
面図。
ソース領域、4…n+型ドレイン領域、5…シリコン酸
化膜、6…n型多結晶シリコン膜、7…シリコン酸化
膜、8…p型多結晶シリコン膜、9…シリコン酸化膜、
101 〜103 …Al膜、6´…Mo膜、11…シリコ
ン酸化膜。
Claims (5)
- 【請求項1】 第1の電界効果トランジスタのソース,
ドレイン領域が形成された半導体基板上に、第1の絶縁
膜を介して設けた導体膜をゲート電極とし、このゲート
電極上にこれと交差して設けた多結晶半導体膜の前記ゲ
ート電極上をチャネル領域、このチャネル領域の両側を
ソース,ドレイン領域とするエンハンスメント型の第2
の電界効果トランジスタと、前記第1の電界効果トラン
ジスタにおけるソース,ドレイン領域と前記多結晶半導
体膜との間に介在され、前記第1の絶縁膜の膜厚と前記
導体膜の膜厚との和と実質的に等しい膜厚の第2の絶縁
膜と、この第2の絶縁膜における前記第1の電界効果ト
ランジスタのソース,ドレイン領域上にそれぞれ形成さ
れた第1のソース,ドレイン電極と、前記多結晶半導体
膜上に形成された第3の絶縁膜と、前記第2の電界効果
トランジスタにおけるソース,ドレイン領域上の前記第
3の絶縁膜上にそれぞれ形成された第2のソース,ドレ
イン電極とを備え、前記多結晶半導体膜の膜厚は、前記
ゲート電極に印加される電位によって前記第2の電界効
果トランジスタのチャネル領域に生成される空乏層が前
記多結晶半導体膜における前記ゲート電極との対向面の
裏面側に延びる距離以下であり、且つ前記第2の電界効
果トランジスタのチャネル長方向は前記導体膜と交差す
る方向であることを特徴とする半導体装置。 - 【請求項2】 前記第2の電界効果トランジスタは、前
記導体膜を一導電型の多結晶半導体膜とし、この上に設
ける多結晶半導体膜を逆導電型としてこれら多結晶半導
体膜間にpn接合を形成した接合型電界効果トランジス
タであることを特徴とする請求項1に記載の半導体装
置。 - 【請求項3】 前記第2の電界効果トランジスタは、前
記導体膜を金属膜または金属硅化物膜としてこの上に設
ける多結晶半導体膜との間に金属−半導体接合を形成し
たMES型電界効果トランジスタであることを特徴とす
る請求項1に記載の半導体装置。 - 【請求項4】 前記第2の電界効果トランジスタは、前
記導体膜とその上に設ける多結晶半導体膜との間に絶縁
膜を有するMOS型電界効果トランジスタであることを
特徴とする請求項1に記載の半導体装置。 - 【請求項5】 前記第1の電界効果トランジスタは、エ
ンハンスメント型で あり、この第1の電界効果トランジ
スタのチャネル長方向と前記多結晶半導体膜をソース,
ドレイン及びチャネル領域とするエンハンスメント型の
第2の電界効果トランジスタのチャネル長方向とが平行
であることを特徴とする請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6190697A JP2500924B2 (ja) | 1994-08-12 | 1994-08-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6190697A JP2500924B2 (ja) | 1994-08-12 | 1994-08-12 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2055080A Division JPH02263475A (ja) | 1979-12-25 | 1990-03-08 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0774367A JPH0774367A (ja) | 1995-03-17 |
JP2500924B2 true JP2500924B2 (ja) | 1996-05-29 |
Family
ID=16262354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6190697A Expired - Lifetime JP2500924B2 (ja) | 1994-08-12 | 1994-08-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2500924B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6177687B1 (en) * | 1998-12-01 | 2001-01-23 | Advanced Micro Devices | Semiconductor device having gate electrode shared between two sets of active regions and fabrication thereof |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5311947B2 (ja) * | 1973-08-04 | 1978-04-25 |
-
1994
- 1994-08-12 JP JP6190697A patent/JP2500924B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0774367A (ja) | 1995-03-17 |
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