JPH065754B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065754B2 JPH065754B2 JP58057219A JP5721983A JPH065754B2 JP H065754 B2 JPH065754 B2 JP H065754B2 JP 58057219 A JP58057219 A JP 58057219A JP 5721983 A JP5721983 A JP 5721983A JP H065754 B2 JPH065754 B2 JP H065754B2
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- JP
- Japan
- Prior art keywords
- gate
- film
- semiconductor device
- layers
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 (a) 発明の技術分野 本発明は半導体装置のうち、特に複数のＭＩＳトランジ
スタを立体的に積み上げた三次元論理素子に関する。
スタを立体的に積み上げた三次元論理素子に関する。
(b) 従来技術と問題点 周知のように、半導体集積回路（ＩＣ）は益々高集積化
されており、それは集積度が上ると動作が高速になる等
の著しい性能向上が期待できるためである。
されており、それは集積度が上ると動作が高速になる等
の著しい性能向上が期待できるためである。
ところで、論理回路においては、例えば第１図に示すよ
うなエンハンスメント／デプレッション型NANDゲート回
路が汎用されており、このようなゲート回路は殆どすべ
てがＭＩＳトランジスタで構成されている。即ち、同図
においてＩ１，Ｉ２は入力ゲート素子、Ｌは負荷のＭＩ
Ｓ素子である。かようなＭＩＳトランジスタからなる論
理ＩＣは当然、高集積化が進められているが、現状の半
導体基板面に平面的（二次元）に形成するＩＣ構造では
集積化にも限界がある。
うなエンハンスメント／デプレッション型NANDゲート回
路が汎用されており、このようなゲート回路は殆どすべ
てがＭＩＳトランジスタで構成されている。即ち、同図
においてＩ１，Ｉ２は入力ゲート素子、Ｌは負荷のＭＩ
Ｓ素子である。かようなＭＩＳトランジスタからなる論
理ＩＣは当然、高集積化が進められているが、現状の半
導体基板面に平面的（二次元）に形成するＩＣ構造では
集積化にも限界がある。
従つて、立体的（三次元）構造が懸案となつており、そ
うすれば一層高集積化され、一層高性能化されることは
言うまでもない。
うすれば一層高集積化され、一層高性能化されることは
言うまでもない。
(c) 発明の目的 本発明はこのような観点より、上記NANDゲート回路の立
体的な構造を提案するものである。
体的な構造を提案するものである。
(d) 発明の構成 その目的は、半導体基板上に、複数のゲート層と該ゲー
ト層間に絶縁膜を介して形成された一導電型の複数のチ
ャネル層が交互に積層され、該チャネル層が逆導電型を
有する共通のソース層およびドレイン層に並列に接続さ
れてなる半導体装置によって達成される。
ト層間に絶縁膜を介して形成された一導電型の複数のチ
ャネル層が交互に積層され、該チャネル層が逆導電型を
有する共通のソース層およびドレイン層に並列に接続さ
れてなる半導体装置によって達成される。
(e) 発明の実施例 第２図は本発明にかかる一実施例の断面図を示してい
る。図において、１４はチャネル領域，１５はゲート絶
縁膜，１６はゲート電極で、２つのチャネル領域と４つ
のゲート絶縁膜と３つのゲート電極が形成されており、
ソース領域１７とドレイン領域１８は共通である。第３
図は第２図に示した実施例を論理記号て表したものであ
る。
る。図において、１４はチャネル領域，１５はゲート絶
縁膜，１６はゲート電極で、２つのチャネル領域と４つ
のゲート絶縁膜と３つのゲート電極が形成されており、
ソース領域１７とドレイン領域１８は共通である。第３
図は第２図に示した実施例を論理記号て表したものであ
る。
第２図で示した実施例の形成方法は以下の通りである。
先ずＰ型シリコン基板１の表面を熱酸化してＳｉＯ２膜
を形成する。このＳｉＯ２膜はＭＯＳトランジスタの寄
生容量を減少させるのに効果がある。
を形成する。このＳｉＯ２膜はＭＯＳトランジスタの寄
生容量を減少させるのに効果がある。
次に選択的に窓あけして砒素イオンを注入し膜厚０．５
〜１μｍのＮ＋型シリコンゲート電極１６を形成し、更
にその上に膜厚４００ÅのＳｉＯ２膜１５（ゲート絶縁
膜）を生成する。この際ゲート電極１６はＳｉＯ２膜１
５を通じてイオン注入する方法で用いてもよい。
〜１μｍのＮ＋型シリコンゲート電極１６を形成し、更
にその上に膜厚４００ÅのＳｉＯ２膜１５（ゲート絶縁
膜）を生成する。この際ゲート電極１６はＳｉＯ２膜１
５を通じてイオン注入する方法で用いてもよい。
次いで、膜厚４０００Åの多結晶シリコン膜をＣＶＤ法
で成長させ、レーザ照射によって単結晶化し、チャネル
層１４を形成したのち、１〜５×１０１６の硼素イオン
を注入して閾値を決定する。
で成長させ、レーザ照射によって単結晶化し、チャネル
層１４を形成したのち、１〜５×１０１６の硼素イオン
を注入して閾値を決定する。
以下、同様の方法によって、上記チャネル層１４の上に
第２のゲート絶縁膜、第２のＮ＋型シリコンゲート電
極、第３のゲート絶縁膜、第２のチャネル層、第４のゲ
ート絶縁膜、第３のＮ＋シリコンゲート電極を順次形成
する。
第２のゲート絶縁膜、第２のＮ＋型シリコンゲート電
極、第３のゲート絶縁膜、第２のチャネル層、第４のゲ
ート絶縁膜、第３のＮ＋シリコンゲート電極を順次形成
する。
これによって、３つのＮ＋型シリコンゲート電極と４つ
のゲート絶縁膜および２つのチャネル層が第２図に示す
ように交互に積層される。
のゲート絶縁膜および２つのチャネル層が第２図に示す
ように交互に積層される。
なお、第２のゲート電極および第２、第３のゲート絶縁
膜をパターニングしたのち、ゲート電極とほぼ同じ膜厚
のＣＶＤＳｉＯ２膜１９で被覆し、さらに異方性エッチ
ングを用い平坦部分のみ除去することによってゲート電
極の側面を覆ってゲート絶縁膜と接続するＳｉＯ２膜１
９を形成する。
膜をパターニングしたのち、ゲート電極とほぼ同じ膜厚
のＣＶＤＳｉＯ２膜１９で被覆し、さらに異方性エッチ
ングを用い平坦部分のみ除去することによってゲート電
極の側面を覆ってゲート絶縁膜と接続するＳｉＯ２膜１
９を形成する。
最後に第３のゲート電極表面をフォトレジストで覆い、
パターニングしたのち、このフォトレジストをマスクと
してセラフアラインによってＮ＋不純物を注入してソー
ス１７およびドレイン１８を形成する。
パターニングしたのち、このフォトレジストをマスクと
してセラフアラインによってＮ＋不純物を注入してソー
ス１７およびドレイン１８を形成する。
本願発明の基本的構成において、基板として絶縁物基
板、ゲート電極としてタングステン、モリブデンあるい
はそれらのシリサイドを用いても上記の形成方法と基本
的に変わることはない。
板、ゲート電極としてタングステン、モリブデンあるい
はそれらのシリサイドを用いても上記の形成方法と基本
的に変わることはない。
(f) 発明の効果 以上の説明から明らかなように、本発明によればＩＣは
一層高集積化されて、著しくその性能が向上するもので
ある。
一層高集積化されて、著しくその性能が向上するもので
ある。
第１図はNAND形ゲート回路図、第２図は本発明の要素部
分の一実施例の断面図、第３図は本発明の実施例の論理
記号である。 図中、１はＰ型半導体基板，２，６，１６はゲート電
極，３，５，１５はゲート絶縁膜，４，１４はチャネル
領域，７，１７はソース領域，８，１８はドレイン領
域，９，１１，１９は二酸化シリコン（SiO2）膜，１０
は導出電極，１２はキャツプ層（反射防止膜），１３，
２０は絶縁基板，２１はタングステン電極を示してい
る。
分の一実施例の断面図、第３図は本発明の実施例の論理
記号である。 図中、１はＰ型半導体基板，２，６，１６はゲート電
極，３，５，１５はゲート絶縁膜，４，１４はチャネル
領域，７，１７はソース領域，８，１８はドレイン領
域，９，１１，１９は二酸化シリコン（SiO2）膜，１０
は導出電極，１２はキャツプ層（反射防止膜），１３，
２０は絶縁基板，２１はタングステン電極を示してい
る。
Claims (1)
- 【請求項１】半導体基板上に、複数のゲート層と該ゲー
ト層間に絶縁膜を介して形成された一導電型の複数のチ
ャネル層が交互に積層され、該チャネル層が逆導電型を
有する共通のソース層およびドレイン層に並列に接続さ
れてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58057219A JPH065754B2 (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58057219A JPH065754B2 (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59182570A JPS59182570A (ja) | 1984-10-17 |
| JPH065754B2 true JPH065754B2 (ja) | 1994-01-19 |
Family
ID=13049413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58057219A Expired - Lifetime JPH065754B2 (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065754B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59224165A (ja) * | 1983-06-03 | 1984-12-17 | Agency Of Ind Science & Technol | 半導体装置 |
| US8765598B2 (en) | 2011-06-02 | 2014-07-01 | Micron Technology, Inc. | Conductive structures, systems and devices including conductive structures and related methods |
| US9941209B2 (en) | 2016-03-11 | 2018-04-10 | Micron Technology, Inc. | Conductive structures, systems and devices including conductive structures and related methods |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5678155A (en) * | 1979-11-30 | 1981-06-26 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPS5688354A (en) * | 1979-12-20 | 1981-07-17 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5783059A (en) * | 1980-11-11 | 1982-05-24 | Toshiba Corp | Manufacture of mos type semiconductor device |
-
1983
- 1983-03-31 JP JP58057219A patent/JPH065754B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59182570A (ja) | 1984-10-17 |
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