JPS59224165A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59224165A JPS59224165A JP58097962A JP9796283A JPS59224165A JP S59224165 A JPS59224165 A JP S59224165A JP 58097962 A JP58097962 A JP 58097962A JP 9796283 A JP9796283 A JP 9796283A JP S59224165 A JPS59224165 A JP S59224165A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置、特にＭＩＳ型半導体装置の構造
に関するものである。ＭＩＳ型の半導体装置としてはＭ
ＯＳ型がその代表的なものであるので以下ＭＯＳ型を例
にして説明する。
に関するものである。ＭＩＳ型の半導体装置としてはＭ
ＯＳ型がその代表的なものであるので以下ＭＯＳ型を例
にして説明する。
一般にＭＯ８型トランジスタを用いた集積回路において
同じチャンネルの複数のトランジスタのソースとドレイ
ンを共通にした構造は簡単ではあるが重要な素子として
利用頻度は高い。例えば第１図の回路図は３人力のＣＭ
Ｏ８ＮＡＮＤ回路を示しており、これは３つのトランジ
スタを含んだ上記構造を用いている。
同じチャンネルの複数のトランジスタのソースとドレイ
ンを共通にした構造は簡単ではあるが重要な素子として
利用頻度は高い。例えば第１図の回路図は３人力のＣＭ
Ｏ８ＮＡＮＤ回路を示しており、これは３つのトランジ
スタを含んだ上記構造を用いている。
しかし、従来の２次元的なトランジスタ構成において、
複数のトランジスタのソースとドレインが共通であって
も実際上すべてのソース、ドレインがそれぞれ１個のコ
ンタクト穴でたるような構造にすることは困難である。
複数のトランジスタのソースとドレインが共通であって
も実際上すべてのソース、ドレインがそれぞれ１個のコ
ンタクト穴でたるような構造にすることは困難である。
従って個々のトランジスタのソース、あるいはドレイン
を配線によって接続する構造をとらざるを得ない。例え
ば、第２図に一対の同チャンネルのトランジスタを含む
上記従来構造の模式的断面図を示す。図中１はトランジ
スタを形成する半導体基板たとえばシリコン基板、２は
ゲート酸化膜、３はゲート電極、４は配線層、５は層間
絶縁膜を示す。これは、一対のソース（あるいはドレイ
ン）のみ共通にした構造を示しており、この種の構造と
しては最適の集積比を達成したものの１つである。ここ
で中央の拡散層は２つのトランジスタに共通であるソー
ス（あるいはドレイン）拡散層である。一方、左右の拡
散層はそれぞれのトランジスタのドレイン（あるいはソ
ース）拡散層に対応しており、結局それらは配線層で接
続しなければならない。
を配線によって接続する構造をとらざるを得ない。例え
ば、第２図に一対の同チャンネルのトランジスタを含む
上記従来構造の模式的断面図を示す。図中１はトランジ
スタを形成する半導体基板たとえばシリコン基板、２は
ゲート酸化膜、３はゲート電極、４は配線層、５は層間
絶縁膜を示す。これは、一対のソース（あるいはドレイ
ン）のみ共通にした構造を示しており、この種の構造と
しては最適の集積比を達成したものの１つである。ここ
で中央の拡散層は２つのトランジスタに共通であるソー
ス（あるいはドレイン）拡散層である。一方、左右の拡
散層はそれぞれのトランジスタのドレイン（あるいはソ
ース）拡散層に対応しており、結局それらは配線層で接
続しなければならない。
このように、従来の２次元的なトランジスタ構成では上
記のような構造であっても大幅な集積化は望めない。
記のような構造であっても大幅な集積化は望めない。
本発明の目的は３次元的なトランジスタ構成を取り入れ
ることによって、上記のような従来の欠点を除去せしめ
、高集積化を達成する半導体装置の構造を提供すること
にある。
ることによって、上記のような従来の欠点を除去せしめ
、高集積化を達成する半導体装置の構造を提供すること
にある。
本発明によれば、第１導電型の半導体層の上面及び下面
にゲート絶縁膜が形成され、しかもこの上面及び下面の
絶縁膜上にそれぞれ独立してゲート電極がほぼ平面的に
重なりあうように形成され、しかも前記ゲート電極と一
部分で平面的に重なりあうように第１導電型または第２
導電型のソース。
にゲート絶縁膜が形成され、しかもこの上面及び下面の
絶縁膜上にそれぞれ独立してゲート電極がほぼ平面的に
重なりあうように形成され、しかも前記ゲート電極と一
部分で平面的に重なりあうように第１導電型または第２
導電型のソース。
ドレイン拡散層が前記半導体層中に形成されている１こ
とを特徴とする半導体装置が得られる。
とを特徴とする半導体装置が得られる。
第３図に本発明による半導体装置の基本的な構造を示す
模式的断面図を示す。図中の１．２，３゜イ、５は第２
図と同様である。ここでゲート電極３は、半導体層、た
とえばシリコン層６の上下に独妄に配置され、しかも、
それぞれの界面が同じチャンネルであるため、この構造
は同じ導電型の２個のトランジスタのソースおよびドレ
インを全く共通にしたものと等しい。なお、この２個の
トランジスタはエンハンスメント型でもティブリージョ
ン型でもよい。すなわち、上記構造は第２図に示した従
来の２次元的構成と機能的には等価であり、しかも高集
積化に最も適した画期的構造である。具体的にはそれら
の構造の平面図をさらに比較すると明らかである。
模式的断面図を示す。図中の１．２，３゜イ、５は第２
図と同様である。ここでゲート電極３は、半導体層、た
とえばシリコン層６の上下に独妄に配置され、しかも、
それぞれの界面が同じチャンネルであるため、この構造
は同じ導電型の２個のトランジスタのソースおよびドレ
インを全く共通にしたものと等しい。なお、この２個の
トランジスタはエンハンスメント型でもティブリージョ
ン型でもよい。すなわち、上記構造は第２図に示した従
来の２次元的構成と機能的には等価であり、しかも高集
積化に最も適した画期的構造である。具体的にはそれら
の構造の平面図をさらに比較すると明らかである。
第４図の（ａ）は第２図に示した従来の構造の平面図で
あり、（ｂ）は第３図に示した本発明による構造の平面
図を示す。今、図中で破線で囲んだ領域をそれらの構造
の単位セルと考えるならば、本発明による構造は従来に
比較して寸法で約３０チの縮小化を可能にした。
あり、（ｂ）は第３図に示した本発明による構造の平面
図を示す。今、図中で破線で囲んだ領域をそれらの構造
の単位セルと考えるならば、本発明による構造は従来に
比較して寸法で約３０チの縮小化を可能にした。
以下、本発明による構造を実現するための製造工程につ
いて特に、ＮチャシネルＭＯＳトラフジ臣夕の実施例に
基づき説明する。第５図はその主一工程の模式図である
。図中１．２，３，５．６は鹸２図および第３図と同様
である。
いて特に、ＮチャシネルＭＯＳトラフジ臣夕の実施例に
基づき説明する。第５図はその主一工程の模式図である
。図中１．２，３，５．６は鹸２図および第３図と同様
である。
（ａ）はシリコン基板１の上に絶縁膜例えばＣＶＤシリ
コン酸化膜５を厚さ約０．５μｍ付着し、ざらにＣＶＤ
多結晶シリコン３を厚さ約０．５μｍ付着し、これをフ
ォト・レジスト工程およびエツチング工程を経てパター
ン化した状態の断面図である。
コン酸化膜５を厚さ約０．５μｍ付着し、ざらにＣＶＤ
多結晶シリコン３を厚さ約０．５μｍ付着し、これをフ
ォト・レジスト工程およびエツチング工程を経てパター
ン化した状態の断面図である。
（ｂ）は絶縁被膜５で表面を平担した後、多結晶シリコ
ン上の絶縁膜のみを除去してさらに熱酸化して下部のゲ
ート酸化膜２を形成した状態の断面図である。なお、多
結晶シリコンをレーザアニール等で再結晶化させてから
ゲート酸化膜を形成してもよい。ここではまた不純物の
イオン注入によりＮ＋ゲートを形成した。
ン上の絶縁膜のみを除去してさらに熱酸化して下部のゲ
ート酸化膜２を形成した状態の断面図である。なお、多
結晶シリコンをレーザアニール等で再結晶化させてから
ゲート酸化膜を形成してもよい。ここではまた不純物の
イオン注入によりＮ＋ゲートを形成した。
（Ｃ）は単結晶シリコン膜６を厚さ約０．５μｍ成長し
、上記方法と同様にパターン化し熱酸化して上部のゲー
ト酸化膜２を形成した状態の断面図である。ここではチ
ャンネル部の不純物のイオン注入を行なった。
、上記方法と同様にパターン化し熱酸化して上部のゲー
ト酸化膜２を形成した状態の断面図である。ここではチ
ャンネル部の不純物のイオン注入を行なった。
（ｄ）はＣＶＤ法で多結晶シリコン３を厚さ約０．５μ
ｍ付着し、上記方法と同様にパターン化した状態の断面
図である。ここでは上部ゲートおよびソース・ドレイン
部の不純物のイオン注入を行なっ尚、ここでコンタクト
用のＣＶＤシリコン酸化膜５は厚さ約０５μｔｎ、アル
ミは真空蒸着で厚さ約１．０μｍｎ付着させた。
ｍ付着し、上記方法と同様にパターン化した状態の断面
図である。ここでは上部ゲートおよびソース・ドレイン
部の不純物のイオン注入を行なっ尚、ここでコンタクト
用のＣＶＤシリコン酸化膜５は厚さ約０５μｔｎ、アル
ミは真空蒸着で厚さ約１．０μｍｎ付着させた。
以上の製造工程はＮチャンネルＭＯ８トランジスタζこ
関するものであるがＰチャンネルＭＯ８トランジスタに
ついても不純物を変えるたけで本質的に同じである。
関するものであるがＰチャンネルＭＯ８トランジスタに
ついても不純物を変えるたけで本質的に同じである。
以上のように本発明による半導体装置は高集積化をめざ
した３次元テバイスとして最適な構造を示しており、し
かも上記構造を基にして種々の３次元回路の設計が可能
である。
した３次元テバイスとして最適な構造を示しており、し
かも上記構造を基にして種々の３次元回路の設計が可能
である。
また、以」二の半導体装置はＭＯＳ型を例に説明したが
、他のＭＩＳ型の半導体装置にも実施できることは明ら
かである。
、他のＭＩＳ型の半導体装置にも実施できることは明ら
かである。
第１図は３人力ＣＭＯ８ＮＡＮＤ回路の回路図である。
第２図は本発明に対して従来構造の模式的断面図である
。第３図は本発明の模式的断面図である。第４図の（ａ
）は本発明に対して従来構造の模コン層、２はゲート酸
化膜、３はゲート電極、４は配線層、５は層間絶縁層を
示す。 蔓 ２ 已 悼 ３ 図 第 ４ 図 （ａ） （ｂ） 擦 ５ 匹
。第３図は本発明の模式的断面図である。第４図の（ａ
）は本発明に対して従来構造の模コン層、２はゲート酸
化膜、３はゲート電極、４は配線層、５は層間絶縁層を
示す。 蔓 ２ 已 悼 ３ 図 第 ４ 図 （ａ） （ｂ） 擦 ５ 匹
Claims (1)
- 第１導電型の半導体層の上面及び下面にゲート絶縁膜が
形成され、しかもこの上面及び下面の絶縁膜上にそれぞ
れ独立してゲート電極がほぼ平面的に重なりあうように
形成され、しかも前記ゲート電極と一部分で平面的に重
なりあうように第１導電型または第２導電型のソース、
ドレイン拡散層が前記半導体層中に形成されていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097962A JPS59224165A (ja) | 1983-06-03 | 1983-06-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097962A JPS59224165A (ja) | 1983-06-03 | 1983-06-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224165A true JPS59224165A (ja) | 1984-12-17 |
Family
ID=14206294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097962A Pending JPS59224165A (ja) | 1983-06-03 | 1983-06-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224165A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053347A (en) * | 1989-08-03 | 1991-10-01 | Industrial Technology Research Institute | Amorphous silicon thin film transistor with a depletion gate |
| US5206525A (en) * | 1989-12-27 | 1993-04-27 | Nippon Petrochemicals Co., Ltd. | Electric element capable of controlling the electric conductivity of π-conjugated macromolecular materials |
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| US5618739A (en) * | 1990-11-15 | 1997-04-08 | Seiko Instruments Inc. | Method of making light valve device using semiconductive composite substrate |
| EP1905074A2 (en) * | 2005-07-19 | 2008-04-02 | International Business Machines Corporation | High performance capacitors in planar back gates cmos |
| JP2009260361A (ja) * | 2009-05-15 | 2009-11-05 | Sharp Corp | 半導体装置およびその駆動方法 |
| EP3291290A1 (en) * | 2016-09-02 | 2018-03-07 | IMEC vzw | Semi-sequential 3d integration |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS59182570A (ja) * | 1983-03-31 | 1984-10-17 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-06-03 JP JP58097962A patent/JPS59224165A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
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| US6040200A (en) * | 1990-10-16 | 2000-03-21 | Agency Of Industrial Science And Technology | Method of fabricating semiconductor device having stacked-layered substrate |
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