JPH0480945A

JPH0480945A - 半導体装置の製造方法

Info

Publication number: JPH0480945A
Application number: JP19407890A
Authority: JP
Inventors: Kenji Maeguchi; 前口　賢二
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-07-24
Filing date: 1990-07-24
Publication date: 1992-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明は特定用途向は半導体装置の製造方法に関する
。

（従来の技術）特定用途向けのＬ　Ｓ　Ｉ　　（Ａｐｐｌｉｃａｔｉｏ
ｎＳｐｅｃｉｆ’１ｃｌＣ，略してＡＳＩＣ）は、大き
くカスタムＬＳＩとＡＳＳＰ　（特定用途向は汎用品）
とに分けられる。カスタムＬＳＩはさらに、フルカスタ
ムＬＳＩとセミカスタムＬＳＩとに分けられる。

一方のフルカスタムＬＳＩは最初から回路を設計するも
のであり、他方のセミカスタムＬＳＩはＣＡ　Ｄ　（Ｃ
ｏｍｐｕｔｏｒ　Ａｉｄ　Ｄｅｓｉｇｎ　）上に登録さ
れたセルライブラリィを使用して設計するものであり、
ゲートアレイやスタンダードセルがこのセミカスタムＬ
ＳＩの代表的なものである。上記ゲートアレイでは、固
定された標準ウェーハ（マスターウェーハ）を用意し、
アルミマスタースライスと称される手法によりユーザー
が所望する回路を配線層の形成のみで実現することによ
り個別化するものであり、特定用途向けＬＳＩを短い開
発期間（はぼ半数のマスク変更で可能なので半月から１
力月）で可能とする。また、スタンダードセルは、全マ
スクを変更して各種ＬＳＩを開発するものであり、一般
にゲートアレイと比べて集積度、性能、多機能化に優れ
ている半面、設計及び製造に時間を要し、開発期間が０
．５〜２年と長くなる。

一方、ＡＳＳＰは非特定ユーザ向けにＬＳＩメーカが開
発した標準品であり、設計手法としてはスタンダードセ
ルもしくは手設計を用いることから集積度、性能的に優
れている。しかし、基本的にユーザが希望する特殊仕様
には応じることができない。

（発明が解決しようとする課題）このように従来のＡＳＩＣにおいては、ユーザが製品の
差別化のためにＡＳＳＰの一部の回路を変更したり、も
しくは新しい機能を追加したい場合に、全くの再設計を
必要とするために長期間の開発期間及び開発費を要する
という不都合がある。

またゲートアレイの場合には、配線層以外の下地が固定
されているため下地の変更には応じられない。さらにカ
スタムＬＳＩにおいても最終的に仕上がった以降の回路
変更及び機能追加は不可能である。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、従来の特定用途向けＬＳＩの設計手
法及び製造手法では不可能であった、トランジスタを含
む回路素子及び配線の変更及び追加をユーザの希望に応
じて、短期間にかつ少数のマスクの追加のみで実現し得
る半導体装置の製造方法を提供することにある。

［発明の構成］（課題を解決するための手段とその作用）この発明の半
導体装置の製造方法は、汎用の集積回路が形成された母
体半導体基板（マスターウェーハ）を製造する工程と、
上記母体半導体基板に特定用途に対応した個別マスクを
用いて任意の回路素子及び配線を追加形成する工程とを
具備したことを特徴とする。

この発明によれば、予め汎用の集積回路が形成された母
体半導体基板を用意し、特定用途に対応した個別マスク
を用いてこの母体半導体基板に任意の回路素子及び配線
を追加形成することにより、一部の回路の変更、もしく
は新しい機能の追加のための再設計は必要とせず、短期
間にかつ少数のマスクの追加のみで希望する半導体装置
が実現できる。

また、この発明の半導体装置の製造方法は、配線を除く
、固定された標準ウェーハ（マスターウェーハ）となる
半完成母体半導体基板を製造する工程と、上記母体半導
体基板に特定用途に対応した個別マスクを用いて任意の
回路素子を追加形成する工程と、上記汎用の集積回路を
含む各回路素子間の配線を形成する工程とを具備したこ
とを特徴とする。

この発明によれば、予め標準ウェーハ（マスターウェー
ハ）となる半完成母体半導体基板を用意し、特定用途に
対応した個別マスクを用いてこの母体半導体基板に任意
の回路素子を追加形成し、さらに汎用の集積回路を含む
各回路素子間の配線を形成することにより、一部の回路
の変更、もしくは新しい機能の追加のための再設計は必
要とせず、短期間にかつ少数のマスクの追加のみで希望
する半導体装置が実現できる。

（実施例）以下図面を参照してこの発明を実施例により説明する。

第１図はこの発明の第１の実施例方法における工程図で
ある。この方法では、各種回路素子及びこれら各素子間
を相互に接続する配線工程が完了した母体半導体基板（
マスターウェーハ）が用意される。このマスターウェー
ハは多くの非特定ユーザ向けに開発された共通のマスク
を用いて製造されたいわゆる汎用品である。

次に上記マスターウェーハに対し、ユーザの希望に応じ
て設計された付加回路が個別マスクを用いて形成され、
特定用途向は品として個別化される。

次に上記実施例の方法をＡＳＩＣに実施した場合の製造
工程を第２図ないし第６図の断面図を用いて説明する。

まず、第２図に示すような汎用品のマスターウェーハ（
例えばＡＳＳＰ等）が周知の工程により製造される。す
なわち、例えば、ｎ型シリコン半導体基板ｌｌ内にｐ型
のウェル領域１２を形成し、この基板１１及びウェル領
域１２をフィールド絶縁膜１３の形成によって素子分離
を行う。そして、ゲート絶縁膜及びゲート電極用の導電
体膜の堆積、積層膜の選択エツチング及び不純物の選択
的導入等の方法により、各素子領域にＮチャネル、Ｐチ
ャネルのＭＯＳ）ランジスタ等を形成する。なお、図中
、１４．１４はそれぞれ上記ＮチャネルＭＯＳトランジ
スタのソース、ドレイン領域となるｎ中型拡散領域、１
５．１５はそれぞれ上記ＰチャネルＭＯＳトランジスタ
のソース、ドレイン領域となるｐ＋型拡散領域、１６．
１８はゲート絶縁膜、１７．１７は例えば多結晶シリコ
ン層からなるゲート電極、１８は層間絶縁膜、１９．・
・・は上記ソース、ドレイン領域及びゲート電極間を相
互に接続する例えばアルミニウムからなる配線層、２０
は例えばＰＳＧ　（リン・ガラス）やシリコン酸化膜等
からなる層間絶縁膜である。なお、以降、上記基板１１
内に形成された各種素子を下層の素子と称する。

次に第３図に示すように、上記層間絶縁膜２０の堆積後
に、ＣＶＤ　（化学的気相成長）法により、約５００人
の厚さの再結晶化シリコン層２１が堆積される。このと
きの温度は、アルミニウムからなる配線層１９の融点よ
りも低い例えば５５０℃以下に設定される。もし、仮に
、上記配線層１９がアルミニウムよりも融点が高い金属
、例えばタングステン等で形成されている場合には、よ
り高い温度条件で上記アモルファス・シリコン層２１を
堆積させることができる。また、ＣＶＤ法として特にプ
ラズマＣＶＤ法を用いればより低温化が可能である。

さらに、アモルファス・シリコン層２１の堆積後、６０
０℃以下の温度でアニール処理が施されて、再結晶化（
単結晶化）が行われる。アニール時の温度及び時間は必
要とする結晶膜質、通常は結晶粒径等に応じて決定され
る。すなわち、高性能の素子、いいかえれば結晶性の良
い素子を必要とする場合は、より結晶粒径が大きくなる
条件の下でアニール処理が行われる。

アニール処理後は第４図に示すように、選択エツチング
法、例えばＲＩＥ（反応性イオンエツチング）法により
、上記再結晶化シリコン層２１を選択的にエツチング除
去し、必要な位置にのみこの再結晶化シリコン層２１を
残すことにより新たな素子領域を形成する。なお、この
工程以降の各工程で使用される各種マスクは、多種類の
ユーザの希望に基づいて作成される個別マスクである。

次に第５図に示すように、全面にシリコン酸化膜及びゲ
ート電極用の導電体層、例えば多結晶シリコン層を順次
堆積した後、この積層膜を選択的に除去し、上記再結晶
化シリコン層２１上にゲート絶縁膜２２及びゲート電極
２３を形成する。続いて上記ゲート電極２３をマスクに
用いて、ｐ型もしくはＮ型の不純物イオンを上記再結晶
化シリコン層２１に選択的に導入することにより、Ｎチ
ャネルもしくはＰチャネルのＭＯＳ）ランジスタのソー
ス。

ドレイン領域となる拡散領域２４．２４を形成する。

第５図では、上記拡散領域２４．２４がｎ＋型拡散領域
であり、主起再結晶化シリコン層２１にＮチャネルのＭ
ＯＳトランジスタを形成した状態を示している。

ところで、上記再結晶化シリコン層２１内のＭＯＳ）ラ
ンジスタは、Ｓ　０１　　（Ｓｉｌｉｃｏｎ　０ｎＩｎ
ｓｕｌａｔｅｒ）と呼ばれる絶縁膜上の半導体素子形成
技術及びＴ　Ｐ　Ｔ　（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎ
ｓｉｓｔｏｒ）と呼ばれる多結晶シリコン薄膜中に形成
されるトランジスタ形成技術と同じであり、アモルファ
ス・シリコン層のＣＶＤ法による堆積以外に、多結晶シ
リコン層の堆積・再結晶化後にシリコン等のイオン注入
によるアモルファス化、低温再結晶化技術により形成す
ることもできる。なお、以降、再結晶化シリコン層２１
内に形成された各種素子を上層の素子と称する。

次に第６図に示すように、全面に層間絶縁膜２５をＣＶ
Ｄ法により堆積し、続いてこの層間絶縁膜２５及び下層
の層間絶縁膜２０に対し、選択工・ソチング法により開
孔部を形成する。さらに全面に配線用の金属、例えばア
ルミニウム層を真空蒸着法もしくはスパッタリング法に
より堆積し、これをパターニングして配線層２６．・・
・を形成することにより、これらの配線層２６．・・・
により上層と下層の素子間及び上層同志の素子間を相互
に接続する。この後、表面保護膜２７を全面に堆積させ
ることにより完成する。

上記実施例の方法によれば、大規模な汎用ＬＳＩ上にユ
ーザが希望する機能追加をマスターウェーハの再設計に
よらずに、またチップサイズの変更なく、比較的短時間
（１力月以下）で実現することができる。当然、マスタ
ーウェーノ１は他種類のユーザで共通に使用することが
できる。

なお、上記実施例では上層の素子の形成後に、上層と下
層の素子間及び上層同志の素子間を相互に接続する配線
層２６を形成する場合について説明したが、これは上層
の素子の形成前に形成するようにしてもよい。

第７図はこの発明の第２の実施例方法における工程図で
ある。この方法では、各種回路素子の形成工程が完了し
、各素子間を相互に接続する配線工程が完了していない
半完成品のマスターウェーハが用意される。次に上記マ
スターウェー７１に対し、ユーザの希望に応じて設計さ
れた付加回路が個別マスクを用いて形成される。続いて
配線形成工程が行われ、特定用途向は品として個別化さ
れる。

次に上記実施例の方法をＡＳＩＣに実施した場合の製造
工程を第８図ないし第１０図の断面図を用いて説明する
。

まず、第８図に示すように、配線形成前の標準ウェーハ
（マスターウェーハ）が周知の工程により製造される。

次に第９図に示すように、前記第３図ないし第５図の場
合と同様の方法により、再結晶化シリコン層２１内にＴ
ＰＴからなる上層の素子が形成され、その上に層間絶縁
膜２５が堆積される。

続いて、第１０図に示すように、上記層間絶縁膜２５上
に別な層間絶縁膜を堆積することによってその膜厚を厚
くした後、層間絶縁膜２５及び下層の層間絶縁膜１８に
対し、選択エツチング法により開孔部を形成する。さら
に全面に配線用の金属、例えばアルミニウム層を真空蒸
着法により堆積し、これをパターニングして配線層２６
．・・・を形成し、これらの配線層２６．・・・により
上層と下層の素子間、上層同志の素子間及び下層同志の
素子間を相互に接続する。この後、表面保護膜２７を全
面に堆積させることにより完成する。

この実施例では、配線形成工程の前にＴＰＴ素子工程が
入るので、配線材料によるプロセス温度の制限は受けな
い。また、この実施例の方法では、固定されたマスター
ウェーハにユーザが配線のみでは実現できない簡単な回
路を付加したい時や、または新たな機能、例えばメモリ
回路の追加等を盛り込みたいという時に非常に有効とな
る。

第１１図はこの発明の第３の実施例方法における工程図
である。この方法では、各種回路素子の形成工程が完了
し、また各素子間を相互に接続する配線工程が完了して
おらず、かつ一部に素子形成領域が残されている半完成
品のマスターウエーハが用意される。次に上記マスター
ウェーハの素子形成領域に、ユーザの希望に応じて設計
された付加回路が個別マスクを用いて形成される。続い
て配線形成工程が行われ、特定用途向は品として個別化
される。

次に上記実施例の方法をＡＳＩＣに実施した場合の製造
工程を第１２図ないし第１４図の断面図を用いて説明す
る。

まず、第１２図に示すように、配線形成前の標準ウェー
ハ（マスターウェーハ）が周知の工程により製造される
。そして、この実施例の場合には、素子分離の際に、比
較的広い面積を有するフィールド絶縁膜１３を形成する
。そして、この広い面積を有するフィールド絶縁膜１３
が形成されている領域が後に追加素子を形成するための
素子形成領域となる。

次に第１３図に示すように、上記素子形成領域上に前記
と同様の方法により、ＴＰＴからなる上層の素子Ｑアを
形成し、その上に層間絶縁膜２５を堆積する。

続いて、第１４図に示すように、上記層間絶縁膜２５及
び下層の層間絶縁膜１８に対し、選択エツチング法によ
り開孔部を形成し、さらに全面に配線用の金属、例えば
アルミニウム層を真空蒸着法により堆積し、これをパタ
ーニングして配線層２６゜・・・を形成し、これらの配
線層２６．・・・により上層と下層の素子間、上層同志
の素子間及び下層同志の素子間を相互に接続する。この
後、表面保護膜２７を全面に堆積させることにより完成
する。

このように、上記実施例ではマスターウェーハの一部分
を予め付加回路用に残しておく。このような方法によれ
ば、配線の設計が容易となる効果がある。

第１５図ないし第１７図は上記第３の実施例の変形によ
る具体的な製造工程を示す断面図である。

この方法では第１５図に示すように、まず前記第１２図
の場合と同様に、広い面積を有するフィールド絶縁膜１
３を形成する。

次に第１６図に示すように、広い面積を有するフィール
ド絶縁膜１３の一部を選択的に除去して基板１１を露出
させる。

次に第１７図に示すように、上記基板の露出面にＰウェ
ル拡散等を含む通常の工程によりＭＯＳトランジスタ等
からなる素子を形成する。図では、新たにｐ型のウェル
領域３１が形成され、さらにこのウェル領域３１内にＮ
チャネルＭＯ３）ランジスタが形成された状態を示して
いる。上記素子の形成後は、全面に表面保護膜２７を堆
積させることによりＬＳＩが完成する。

この実施例の方法の場合には、下地基板内に追加素子を
形成することができるという効果がある。

以上、代表的な実施例についてこの発明を説明したが、
この発明の目的は従来用いられていた特定用途向けＬＳ
Ｉの製造手法がゲートアレイに代表されるアルミマスタ
ースライス方式であったのに対し、共通となるマスター
ウェーハ上にさらに素子を追加形成する工程を配線工程
同様、ユーザの個別化に使用できるように用意すること
にある。また、既にできあがった汎用ＬＳＩ、例えばＡ
ＳＳＰ等をマスターウェーハとし、その上に素子を積み
重ねる工程をユーザの個別化工程として用意することに
ある。従って、付加する回路の規模及び種類は全く限定
されない。例えば出来上がった標準ＬＳＩにＲＡＭ、Ｒ
ＯＭ、アナログ回路等をユーザが付加したい場合や、ユ
ーザのシステムに合わせて機能の一部を変更したい場合
等に有効と考えられる。一方、付加する素子は必ずしも
機能を持たず、ＬＳＩ機能検証を目的とした修正用の素
子、ＬＳＩの不良箇所を修正するためのりダンダンシー
用素子であってもよい。さらに、１枚のウェーハ上に複
数個分のＬＳＩチップを搭載する、いわゆるウェーハス
ケール・インテグレーションにおける各ＬＳＩチップ間
のスイッチング用素子として形成することも可能である
。

［発明の効果コ以上説明したようにこの発明によれば、トランジスタを
含む回路素子及び配線の変更及び追加をユーザの希望に
応じて、短期間にかつ少数のマスクの追加のみで実現し
得る半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例方法における工程図、
第２図ないし第６図はそれぞれ上記実施例の方法を工程
順に示す断面図、第７図はこの発明の第２の実施例方法
における工程図、第８図ないし第１０図はそれぞれ上記
実施例の方法を工程順に示す断面図、第１１図はこの発
明の第３の実施例方法における工程図、第１２図ないし
第１４図はそれぞれ上記実施例の方法を工程順に示す断
面図、第１５図ないし第１７図はそれぞれ上記第３の実
施例の変形例の方法を工程順に示す断面図である。１１・・・ｎ型シリコン半導体基板、１２・・・ｐ型の
ウェル領域、１３・・・フィールド絶縁膜、１４．１４
・・・ｎ＋型拡散領域、１５．１５・・・ｐ＋型拡散領
域、１６．１６・・・ゲート絶縁膜、１７．１７・・・
ゲート電極、１Ｂ・・・層間絶縁膜、１９・・・配線層
、２０・・・層間絶縁膜、２１・・・祭結晶化シリコン
層、２２・・・ゲート絶縁膜、２３・・・ゲート電極、
２４、２４・・・拡散領域、２５・・・層間絶縁膜、２
６・・・配線層、２７・・・表面保護膜。第図第図第３図軍図第図第７図第図第図第１０図第１１図

Claims

【特許請求の範囲】

（１）汎用の集積回路が形成された母体半導体基板を製
造する工程と、上記母体半導体基板に特定用途に対応した個別マスクを
用いて任意の回路素子及び配線を追加形成する工程とを具備したことを特徴とする半導体装置の製造方法。
（２）前記回路素子が、前記母体半導体基板上に絶縁層
を介して設けられた島状の領域に形成されることを特徴
とする請求項１に記載の半導体装置の製造方法。
（３）前記回路素子が、前記母体半導体基板に形成され
ている汎用の集積回路を構成する回路素子上に少なくと
も一部が重なるように形成されることを特徴とする請求
項１に記載の半導体装置の製造方法。
（４）配線を除く汎用の集積回路が形成された母体半導
体基板を製造する工程と、上記母体半導体基板に特定用途に対応した個別マスクを
用いて任意の回路素子を追加形成する工程と、上記汎用の集積回路を含む各回路素子間の配線を形成す
る工程とを具備したことを特徴とする半導体装置の製造方法。
（５）前記回路素子が、前記母体半導体基板上に絶縁層
を介して設けられる島状の領域に形成されることを特徴
とする請求項４に記載の半導体装置の製造方法。
（６）前記回路素子が、前記母体半導体基板に形成され
ている汎用の集積回路を構成する回路素子上に少なくと
も一部が重なるように形成されることを特徴とする請求
項４に記載の半導体装置の製造方法。