JPS6054470A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6054470A JPS6054470A JP58162033A JP16203383A JPS6054470A JP S6054470 A JPS6054470 A JP S6054470A JP 58162033 A JP58162033 A JP 58162033A JP 16203383 A JP16203383 A JP 16203383A JP S6054470 A JPS6054470 A JP S6054470A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わシ、特に半導体
薄膜の両主面にＭＯＳ）ランジスタを実現した３次元集
積回路の製造方法に関する。
薄膜の両主面にＭＯＳ）ランジスタを実現した３次元集
積回路の製造方法に関する。
従来、半導体装置は単結晶半導体基板上に２高密度化は
素子及び配線の微細化によって追求されていた。これに
対し最近、レーザアニールや電子ビームアニールにより
絶縁膜上の多結晶若しくは非晶質半導体膜を単結晶化或
いは大粒径化することが可能となシ、この応用によって
従来と異った発想のデバイス、すなわち３次元集積回路
の実現が可能となっている。
素子及び配線の微細化によって追求されていた。これに
対し最近、レーザアニールや電子ビームアニールにより
絶縁膜上の多結晶若しくは非晶質半導体膜を単結晶化或
いは大粒径化することが可能となシ、この応用によって
従来と異った発想のデバイス、すなわち３次元集積回路
の実現が可能となっている。
３次元集積回路の一例として、第１図に示す如きＣ−Ｍ
ＯＢで形成した２人力のＮＡＮＤ回路を考える。なお、
図中１，２はＰチャネルＭｏｓトランジスタ、３，４は
ＮチャネルＭＯ８）ランジスタである。このような回路
を絶縁膜上の薄膜単結晶で実現するにはいくつかの方法
が考えられるが、その一つの方法として本発明者等は第
２図に示す如き構造を提案した（特願昭５７−１９１８
１３号）。ここで、１１はＮ型シリコース・ドレインに
相当している。また、１５は絶縁膜、１６．１７はｆｆ
−）酸化膜、１８゜１９はダート電極である。ゲート電
極１８゜１９はＮチャネル及びＰチャネルの領域をそれ
ぞれ覆っており、２つの入力Ａ、Ｂに相当している。そ
して、４つのトランジスタは４個所の金属配線２θによ
って接続され、前記第１図に示す回路を形成している。
ＯＢで形成した２人力のＮＡＮＤ回路を考える。なお、
図中１，２はＰチャネルＭｏｓトランジスタ、３，４は
ＮチャネルＭＯ８）ランジスタである。このような回路
を絶縁膜上の薄膜単結晶で実現するにはいくつかの方法
が考えられるが、その一つの方法として本発明者等は第
２図に示す如き構造を提案した（特願昭５７−１９１８
１３号）。ここで、１１はＮ型シリコース・ドレインに
相当している。また、１５は絶縁膜、１６．１７はｆｆ
−）酸化膜、１８゜１９はダート電極である。ゲート電
極１８゜１９はＮチャネル及びＰチャネルの領域をそれ
ぞれ覆っており、２つの入力Ａ、Ｂに相当している。そ
して、４つのトランジスタは４個所の金属配線２θによ
って接続され、前記第１図に示す回路を形成している。
このような構造とすることによって、ＮＡＮＤ回路を極
めて高密度に実現できることになる。
めて高密度に実現できることになる。
しかし々から、上記構造にあってはその製造方法に解決
すべき問題があり、末だ実用化されていないのが現状で
ある。すなわち、前記２１１２図に示した構造では上下
のトランジスタを結ぶ金属配線が３個所認められるが、
金属配線を薄膜側部に形成することは極めて困難で、こ
れが実用化を妨げる要因となっている。また、上記問題
は半導体薄膜の両主面にソース・ドレインが共通接続さ
れたＭＯＳトランジスタを製造する際にも同様に云える
ことである。
すべき問題があり、末だ実用化されていないのが現状で
ある。すなわち、前記２１１２図に示した構造では上下
のトランジスタを結ぶ金属配線が３個所認められるが、
金属配線を薄膜側部に形成することは極めて困難で、こ
れが実用化を妨げる要因となっている。また、上記問題
は半導体薄膜の両主面にソース・ドレインが共通接続さ
れたＭＯＳトランジスタを製造する際にも同様に云える
ことである。
本発明の目的は、半導体薄膜の両主面に形成するＭＯＳ
）ランジスタのソース・ドレインの共通接続を容易に
実現することができ、朶積度の向上等に寄与し得る半導
体装置の製造方法を提供することにある。
）ランジスタのソース・ドレインの共通接続を容易に
実現することができ、朶積度の向上等に寄与し得る半導
体装置の製造方法を提供することにある。
本発明の骨子は、ソース・ドレインを定義しない状態で
各層を形成したのち、ソース・ドレインに相当する拡散
を半導体薄膜の側面から行うことにある。
各層を形成したのち、ソース・ドレインに相当する拡散
を半導体薄膜の側面から行うことにある。
すなわち、本発明は半導体薄膜の両主面にそれぞれダー
ト絶縁膜を介してダート電極を持ち、かつ互いに接続す
るソース・ドレインを持つ一対のＭＯＳ ）ランジスタ
を製造する方法において、上記ソース・ドレインの形成
に際し、少なくとも半導体薄膜の側面に■族若しくはＶ
族の不純物を含む高融点金属を被着し、この金属中の不
純物を上記半導体薄膜中に拡散して共通接続されたソー
ス串ドレインを同時形成するようにした方法である。
ト絶縁膜を介してダート電極を持ち、かつ互いに接続す
るソース・ドレインを持つ一対のＭＯＳ ）ランジスタ
を製造する方法において、上記ソース・ドレインの形成
に際し、少なくとも半導体薄膜の側面に■族若しくはＶ
族の不純物を含む高融点金属を被着し、この金属中の不
純物を上記半導体薄膜中に拡散して共通接続されたソー
ス串ドレインを同時形成するようにした方法である。
本発明によれば、３次元集積回路の中で各所に現われる
上下素子の拡散領域の接続を自己整合的に行うことがで
きる。このため、半導体薄膜の両主面に形成するＭＯＳ
）ランジスタのソー５− ス・ドレインの共通接続を容易に実現することができ、
３次元集積回路技術における有用性は絶大である。また
、一つの結晶領域の下方に出来る素子に初期の段階で高
濃度拡散領域を形成することは、その後の熱処理工程（
上方素子の高濃度不純物領域形成工程）を避けられない
ことを考えると、拡散領域の制御性の点で好ましくない
。これに対し本発明では、上下の拡散領域を同時に形成
するので、その制御性が容易になる等の利点もある。
上下素子の拡散領域の接続を自己整合的に行うことがで
きる。このため、半導体薄膜の両主面に形成するＭＯＳ
）ランジスタのソー５− ス・ドレインの共通接続を容易に実現することができ、
３次元集積回路技術における有用性は絶大である。また
、一つの結晶領域の下方に出来る素子に初期の段階で高
濃度拡散領域を形成することは、その後の熱処理工程（
上方素子の高濃度不純物領域形成工程）を避けられない
ことを考えると、拡散領域の制御性の点で好ましくない
。これに対し本発明では、上下の拡散領域を同時に形成
するので、その制御性が容易になる等の利点もある。
ランジスタの大きさよシも十分大きくしておく。
次いで、第３図（ｂ）に示す如く下部ダート酸化膜３３
を形成し、この酸化膜３３上に単結晶シリコン層（半導
体薄膜）３４を形成する。このシリコン層３４は多結晶
シリコン膜形成稜のし−６一 ザアニール若しくは電子ビームアニールによって得られ
る。また、シリコン層３４は不純物の添加によりＮ型層
としておく。
を形成し、この酸化膜３３上に単結晶シリコン層（半導
体薄膜）３４を形成する。このシリコン層３４は多結晶
シリコン膜形成稜のし−６一 ザアニール若しくは電子ビームアニールによって得られ
る。また、シリコン層３４は不純物の添加によりＮ型層
としておく。
次に、第３図（、）に示す如くシリコン層３４上に上部
ダート酸化膜３５及び上部ゲート電極３６を順次形成す
る。次いで、第３図（ｄ）に示す如く下部ダート電極３
２に合わせて上部ダート電極３６、上部ダート酸化膜３
５及びシリコン層３４を選択エツチングする。続いて、
ＭｏＦ３にＡｓ２Ｈ２或いはＢＨ５を添加したソースを
用い、ＣＶＤを行う。このＣＶＤは減圧ＣＶＤでも常圧
ＣＶＤで、もよく、また水素を僅かに添加しておくとと
も可能である。この工程によＪｔ、Ａｓ若しくけ接続さ
れた形となり、前記第２図に示す構造の７− 左側部（２つのＰチャネルＭＯ８）ランジスタ）が完成
することになる。
ダート酸化膜３５及び上部ゲート電極３６を順次形成す
る。次いで、第３図（ｄ）に示す如く下部ダート電極３
２に合わせて上部ダート電極３６、上部ダート酸化膜３
５及びシリコン層３４を選択エツチングする。続いて、
ＭｏＦ３にＡｓ２Ｈ２或いはＢＨ５を添加したソースを
用い、ＣＶＤを行う。このＣＶＤは減圧ＣＶＤでも常圧
ＣＶＤで、もよく、また水素を僅かに添加しておくとと
も可能である。この工程によＪｔ、Ａｓ若しくけ接続さ
れた形となり、前記第２図に示す構造の７− 左側部（２つのＰチャネルＭＯ８）ランジスタ）が完成
することになる。
かくして本実施例によれば、シリコン層３４の側面に選
択成長形成したＭ２Ｂ５からの不純物拡散によシ、共通
接続されたソース・ドレイン（ｐ＋層ｓｓ、：ｔ９）を
自己整合的に容易に形成することができる。したがって
、前記第２図に示す構造も本実施例方法を用いることに
よシ容易に実現可能でおる。
択成長形成したＭ２Ｂ５からの不純物拡散によシ、共通
接続されたソース・ドレイン（ｐ＋層ｓｓ、：ｔ９）を
自己整合的に容易に形成することができる。したがって
、前記第２図に示す構造も本実施例方法を用いることに
よシ容易に実現可能でおる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記半導体薄膜の側面に選択成長する高融
点金属として、Ｍｏの代シにｗＦ６を用いてもよい。ま
た、 Ｍｏ ’ｐ １１１６等の高融点金属の選択成長
の代シに、第４図に示す如く不純物添加の多結晶半導体
膜４０をＣＶＤにより全よく、シリコン以夕１であって
もよい。その他、本発明の要旨を逸脱Ｉ７ない範囲で、
種々変形して実施することができる。
い。例えば、前記半導体薄膜の側面に選択成長する高融
点金属として、Ｍｏの代シにｗＦ６を用いてもよい。ま
た、 Ｍｏ ’ｐ １１１６等の高融点金属の選択成長
の代シに、第４図に示す如く不純物添加の多結晶半導体
膜４０をＣＶＤにより全よく、シリコン以夕１であって
もよい。その他、本発明の要旨を逸脱Ｉ７ない範囲で、
種々変形して実施することができる。
第１図ｉ、ｊ： Ｃ−ＭＯＢ構成によるＮＡＮＤ回路を
示す回路図、第２図は」二重回路を３次元的に構成した
一例を示す断面図、第３図（、）〜（ｆ）は本発明の一
実施例を説明するための工程断面図、第４図は変形例を
説明するだめの断面図である。 ３Ｉ・・・絶縁膜、３２・・・下部ケ９−ト電極、３３
・・・下部ダート酸化膜、３４・・・嚇結晶シリコン層
（半導体薄膜）、３５・・・上部ダート酸化膜、３６・
・・上部ケ゛−ト電極、３７・・・Ｍｏ（高融点金属）
、３８．３９・・・ｐ−１層（ソース・ ドレイン）。 出願人 工業技術院長 川 １）裕 部９− 第１図 Ｍ２図 ｖｏＤＡ も ０１０．、°３．゛ゝ゛ ｎ ｐ １５．′ 田ＩＱ −２０２０、。、、１７ 第３図 第３図 第４図
示す回路図、第２図は」二重回路を３次元的に構成した
一例を示す断面図、第３図（、）〜（ｆ）は本発明の一
実施例を説明するための工程断面図、第４図は変形例を
説明するだめの断面図である。 ３Ｉ・・・絶縁膜、３２・・・下部ケ９−ト電極、３３
・・・下部ダート酸化膜、３４・・・嚇結晶シリコン層
（半導体薄膜）、３５・・・上部ダート酸化膜、３６・
・・上部ケ゛−ト電極、３７・・・Ｍｏ（高融点金属）
、３８．３９・・・ｐ−１層（ソース・ ドレイン）。 出願人 工業技術院長 川 １）裕 部９− 第１図 Ｍ２図 ｖｏＤＡ も ０１０．、°３．゛ゝ゛ ｎ ｐ １５．′ 田ＩＱ −２０２０、。、、１７ 第３図 第３図 第４図
Claims (3)
- （１）半導体薄膜の両主面にそれぞれダート絶縁膜を介
して形成されたダート電極を持ち、かつ互いに接続する
ソース・ドレインを持つ一対のＭＯＳ ）ランジスタを
製造する方法において、前記ソース・ドレインの形成に
際し、少なくとも前記半導体薄膜の側面に■族若しくは
Ｖ族の不純物を含む高融点金属を被着し、この金属中の
不純物を上記半導体薄膜中に拡散して共通接続されたソ
ース・ドレインを同時に形成することを特徴とする半導
体装置の製造方法。 - （２）前記半導体薄膜として、多結晶若しくは非晶質の
シリコン薄膜をレーザアニール或いは電子ビームアニー
ルによ）単結晶化したものを用いることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。 - （３）前記高融点金属の被着工程として、気相成長法に
より前記半導体薄膜の側面にのみ高融点金属を選択成長
させることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162033A JPS6054470A (ja) | 1983-09-05 | 1983-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162033A JPS6054470A (ja) | 1983-09-05 | 1983-09-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6054470A true JPS6054470A (ja) | 1985-03-28 |
| JPS617751B2 JPS617751B2 (ja) | 1986-03-08 |
Family
ID=15746799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58162033A Granted JPS6054470A (ja) | 1983-09-05 | 1983-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0382165A2 (en) * | 1989-02-09 | 1990-08-16 | Fujitsu Limited | High-voltage semiconductor device having silicon-on-insulator structure with reduced on-resistance |
| US7834358B2 (en) | 2005-03-02 | 2010-11-16 | Kabushik Kaisha Toshiba | Semiconductor LSI circuit and a method for fabricating the semiconductor LSI circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449841A (en) * | 1987-08-18 | 1989-02-27 | Fujitsu General Ltd | Operation control method of humidifier |
-
1983
- 1983-09-05 JP JP58162033A patent/JPS6054470A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0382165A2 (en) * | 1989-02-09 | 1990-08-16 | Fujitsu Limited | High-voltage semiconductor device having silicon-on-insulator structure with reduced on-resistance |
| US5138409A (en) * | 1989-02-09 | 1992-08-11 | Fujitsu Limited | High voltage semiconductor device having silicon-on-insulator structure with reduced on-resistance |
| US7834358B2 (en) | 2005-03-02 | 2010-11-16 | Kabushik Kaisha Toshiba | Semiconductor LSI circuit and a method for fabricating the semiconductor LSI circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS617751B2 (ja) | 1986-03-08 |
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