JPS61234027A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61234027A JPS61234027A JP7437285A JP7437285A JPS61234027A JP S61234027 A JPS61234027 A JP S61234027A JP 7437285 A JP7437285 A JP 7437285A JP 7437285 A JP7437285 A JP 7437285A JP S61234027 A JPS61234027 A JP S61234027A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、３次元半導体装置の製造方法に係わり、特に
積層トランジスタ構造を有する半導体装置の製造方法に
関する。
積層トランジスタ構造を有する半導体装置の製造方法に
関する。
近年、電子ビームやレーザによるアニールで、絶縁膜上
にシリコン単結晶層を形成する、所謂３０１ （３１１
ｉｃｏｎ Ｏｎ Ｉ ｎ５ｕｌａｔｏｒ）技術の開発
が盛んに行われている。さらに、このＳＯＩ技術を利用
して素子を３次元的に形成する、所謂３次元ＩＣの製造
も検討されている。
にシリコン単結晶層を形成する、所謂３０１ （３１１
ｉｃｏｎ Ｏｎ Ｉ ｎ５ｕｌａｔｏｒ）技術の開発
が盛んに行われている。さらに、このＳＯＩ技術を利用
して素子を３次元的に形成する、所謂３次元ＩＣの製造
も検討されている。
３次元ＩＣ，例えば２層構造素子を製造するには、単結
晶シリコン基板表面に形成された素子（下層素子）上に
層間絶縁膜を形成した後、ＳＯＩ技術により方位制御さ
れた単結晶シリコン薄膜を形成する。その後、単結晶シ
リコンｉ’１ｌｌｌ上に素子（上層素子）を形成するこ
とにより実現されることになる。
晶シリコン基板表面に形成された素子（下層素子）上に
層間絶縁膜を形成した後、ＳＯＩ技術により方位制御さ
れた単結晶シリコン薄膜を形成する。その後、単結晶シ
リコンｉ’１ｌｌｌ上に素子（上層素子）を形成するこ
とにより実現されることになる。
しかしながら、この種の方法にあっては次のような問題
があった。即ち、上層素子形成用のシリコン３１１１は
、絶縁膜に設けられた開孔部に露出した単結晶シリコン
基板をシードとしてエピタキシャル成長させることによ
り形成される。ビームア０ ニールによるシー
ディングエビタキシーを用いる際、シリコン薄膜の下地
絶縁膜を厚くする必要があるが、この厚膜化に伴いＳｏ
ｌとシード部上シリコン薄膜を溶融する条件の差（ＳＯ
Ｉの方が溶融し易くなる）が広がるため、プロセスマー
ジンが狭く、また３層以上の積層デバイスを形成するの
が非常に困難である。
があった。即ち、上層素子形成用のシリコン３１１１は
、絶縁膜に設けられた開孔部に露出した単結晶シリコン
基板をシードとしてエピタキシャル成長させることによ
り形成される。ビームア０ ニールによるシー
ディングエビタキシーを用いる際、シリコン薄膜の下地
絶縁膜を厚くする必要があるが、この厚膜化に伴いＳｏ
ｌとシード部上シリコン薄膜を溶融する条件の差（ＳＯ
Ｉの方が溶融し易くなる）が広がるため、プロセスマー
ジンが狭く、また３層以上の積層デバイスを形成するの
が非常に困難である。
これに対して最近、固相エピタキシャル成長による横方
向シーディングエビタキシー技術が報告されている（
Ａ ＤＩ）ｔｉｅｄ Ｐ ｈｙｓｔｃｓ Ｌ ０ｔ
ｔｅｒｓ。
向シーディングエビタキシー技術が報告されている（
Ａ ＤＩ）ｔｉｅｄ Ｐ ｈｙｓｔｃｓ Ｌ ０ｔ
ｔｅｒｓ。
４３巻１０２８ページ）。その結果によれば、０．２［
μｍ］の酸化膜上に（シード部から）約５〜６［μｍ］
の横方向シーディングエビタキシーが起こると言われて
いる。固相エピタキシー法の問題点は、シード端即ち酸
化膜の段差部で結晶欠陥が入り易いことである。また、
固相エピタキシー法を用いて実際に積層デバイスを形成
する場合には、次のような問題が生じる。
μｍ］の酸化膜上に（シード部から）約５〜６［μｍ］
の横方向シーディングエビタキシーが起こると言われて
いる。固相エピタキシー法の問題点は、シード端即ち酸
化膜の段差部で結晶欠陥が入り易いことである。また、
固相エピタキシー法を用いて実際に積層デバイスを形成
する場合には、次のような問題が生じる。
上層素子と下層素子を結線する際、素子内部同士を結線
することにより素子専有面積の縮小化を行うことが可能
となる。しかしながら、下層部がＮチャネル、上層部が
ＰチャネルのＣＭＯＳインバータの場合、Ｎ型拡散層と
Ｐ型拡散層を結線する際、加熱工程により不純物の相互
拡散が起り、接触部のコンタクト特性が劣化してしまう
。このような問題に対処するため、Ｎ型拡散層とＰ型拡
散層の間に高温工程で安定な金属シリサイドを用いる方
法が考えられるが、金属シリサイドが多結晶であるため
に不純物の相互拡散を防ぎ難い。さらに、その多結晶性
のためにシード部からの横方向エピタキシャル成長がシ
リサイド部で阻害されてしまい、結晶粒界による素子特
性の劣化及び素子特性のバラツキが生じる。
することにより素子専有面積の縮小化を行うことが可能
となる。しかしながら、下層部がＮチャネル、上層部が
ＰチャネルのＣＭＯＳインバータの場合、Ｎ型拡散層と
Ｐ型拡散層を結線する際、加熱工程により不純物の相互
拡散が起り、接触部のコンタクト特性が劣化してしまう
。このような問題に対処するため、Ｎ型拡散層とＰ型拡
散層の間に高温工程で安定な金属シリサイドを用いる方
法が考えられるが、金属シリサイドが多結晶であるため
に不純物の相互拡散を防ぎ難い。さらに、その多結晶性
のためにシード部からの横方向エピタキシャル成長がシ
リサイド部で阻害されてしまい、結晶粒界による素子特
性の劣化及び素子特性のバラツキが生じる。
本発明は上記事情を考慮してなされたもので、その目的
とするところは上下層結線部での良好なコンタクト特性
を得ることができ、且つ結晶粒界による素子特性の劣化
及び素子特性のバラツキを極力抑えることのできる積層
半導体装置の製造方法を提供することにある。
とするところは上下層結線部での良好なコンタクト特性
を得ることができ、且つ結晶粒界による素子特性の劣化
及び素子特性のバラツキを極力抑えることのできる積層
半導体装置の製造方法を提供することにある。
本発明の骨子は、上層素子形成のためのシリコン層を固
相エピタキシャル成長により形成すると共に、該成長層
の種部として層間絶縁膜の開孔部に設けたエピタキシャ
ル金属シリサイドを用いることにある。
相エピタキシャル成長により形成すると共に、該成長層
の種部として層間絶縁膜の開孔部に設けたエピタキシャ
ル金属シリサイドを用いることにある。
即ち本発明は、積層ＭＯＳトランジスタを製造する半導
体装置の製造方法において、下層トランジスタ上に平坦
化された絶縁膜を形成したのち、この絶縁膜の下層トラ
ンジスタのソース或いはドレイン上に開孔部を形成し、
次いで上記絶縁膜の開孔部に金属シリサイドをエピタキ
シャル成長し、次いで１ｘ１ｏ−ｓ ［ｔｏｒｒ］以
下の超高真空中にて全面にシリコン膜を被着すると共に
、前記金属シリサイドを種として上記シリコン膜を固相
エピタキシャル成長させ、この固相エピタキシャル成長
したシリコン層に上層素子を形成するようにした方法で
ある。
体装置の製造方法において、下層トランジスタ上に平坦
化された絶縁膜を形成したのち、この絶縁膜の下層トラ
ンジスタのソース或いはドレイン上に開孔部を形成し、
次いで上記絶縁膜の開孔部に金属シリサイドをエピタキ
シャル成長し、次いで１ｘ１ｏ−ｓ ［ｔｏｒｒ］以
下の超高真空中にて全面にシリコン膜を被着すると共に
、前記金属シリサイドを種として上記シリコン膜を固相
エピタキシャル成長させ、この固相エピタキシャル成長
したシリコン層に上層素子を形成するようにした方法で
ある。
本発明によれば、上下層の不純物原子の相互拡散をエピ
タキシャル金属シリサイドが抑制することになるので、
良好な上下層コンタクトが得られる。また、固相エピタ
キシーにより安定に形成した単結晶シリコン膜と、平坦
化された下地絶縁膜のために、再現性のある高性能積層
トランジスタが実現される。
タキシャル金属シリサイドが抑制することになるので、
良好な上下層コンタクトが得られる。また、固相エピタ
キシーにより安定に形成した単結晶シリコン膜と、平坦
化された下地絶縁膜のために、再現性のある高性能積層
トランジスタが実現される。
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わるＣＭＯＳインバータ
の概略構造を示す断面図である。８１基板１１上にゲー
ト酸化１１１３及びゲート電極１４を形成し、さらにソ
ース・ドレイン領域となる不純物ドーピング層１５．１
７を形成して、Ｎチャネルの下層ＭＯＳトランジスタが
構成されている。
の概略構造を示す断面図である。８１基板１１上にゲー
ト酸化１１１３及びゲート電極１４を形成し、さらにソ
ース・ドレイン領域となる不純物ドーピング層１５．１
７を形成して、Ｎチャネルの下層ＭＯＳトランジスタが
構成されている。
下層ＭＯＳトランジスタ上には層間絶縁１１１１８゜１
９を介して固相エピタキシャル成長による単結晶シリコ
ン膜３１が形成されている。このシリコンｗＡ３１上に
ゲート酸化膜３３及びゲート電極３４を形成し、さらに
ソース・ドレイン領域となる不純物ドーピング層３５．
３７を形成して、Ｐチャネルの上層ＭＯＳトランジスタ
が形成されている。そして、これらのＭＯＳトランジス
タのソース・ドレインの一方は、エピタキシャル成長に
よるＮ１５ｔ２膜２１により接続されている。なお、図
中１２．３２は素子分離用酸化膜、１６゜３６は側壁酸
化膜をそれぞれ示している。
９を介して固相エピタキシャル成長による単結晶シリコ
ン膜３１が形成されている。このシリコンｗＡ３１上に
ゲート酸化膜３３及びゲート電極３４を形成し、さらに
ソース・ドレイン領域となる不純物ドーピング層３５．
３７を形成して、Ｐチャネルの上層ＭＯＳトランジスタ
が形成されている。そして、これらのＭＯＳトランジス
タのソース・ドレインの一方は、エピタキシャル成長に
よるＮ１５ｔ２膜２１により接続されている。なお、図
中１２．３２は素子分離用酸化膜、１６゜３６は側壁酸
化膜をそれぞれ示している。
第２図（ａ）〜（ｄ）は上記インバータの製造工程を示
す断面図である。まず、第２図（ａ）に示す如く面方位
（１００）、比抵抗５［Ω／１］（７）Ｐ型３ｉ基板１
１上ＧＣ厚す０．４ ［μ７ＦＬ］（７）素子分離用酸
化膜１２を形成した。続いて、厚さ１００［人］のゲー
ト酸化膜１３及び幅１［μＴｒＬ］、厚さ０．２［μ７
ＦＬ］のタングステンゲート１４をＣＶＤ法で形成し、
Ａｓを２０ ［ＫｅＶコでｌＸ１０”［ｃ＊４］イオン
注入し、浅いドーピング層１５を形成した。次いで、従
来から知られている側壁残し技術により側壁酸化１１１
６を形成し、さらにＡｓを８０ ［ＫｅＶ］で３Ｘ１０
１”［α４］イオン注入し、深いドーピング層１７を形
成した。これにより、ゲート酸化膜１３．ゲート電極１
４及び不純物ドーピング層１７からなるＮチャネルの下
層ＭＯＳトランジスタが形成されることになる。
す断面図である。まず、第２図（ａ）に示す如く面方位
（１００）、比抵抗５［Ω／１］（７）Ｐ型３ｉ基板１
１上ＧＣ厚す０．４ ［μ７ＦＬ］（７）素子分離用酸
化膜１２を形成した。続いて、厚さ１００［人］のゲー
ト酸化膜１３及び幅１［μＴｒＬ］、厚さ０．２［μ７
ＦＬ］のタングステンゲート１４をＣＶＤ法で形成し、
Ａｓを２０ ［ＫｅＶコでｌＸ１０”［ｃ＊４］イオン
注入し、浅いドーピング層１５を形成した。次いで、従
来から知られている側壁残し技術により側壁酸化１１１
６を形成し、さらにＡｓを８０ ［ＫｅＶ］で３Ｘ１０
１”［α４］イオン注入し、深いドーピング層１７を形
成した。これにより、ゲート酸化膜１３．ゲート電極１
４及び不純物ドーピング層１７からなるＮチャネルの下
層ＭＯＳトランジスタが形成されることになる。
次に、第２図（ｂ）に示す如＜ＣＶＤ法により厚さ０．
２［μＴｒＬ］の酸化Ｉ！１８及びバイアススパッタ法
による酸化膜１９の被着を行い、その後レジストエッチ
バック法を用いて酸化膜１９の表面を平坦化した。つい
で、下層トランジスタのドレイン１７上に開孔部２０を
形成した。
２［μＴｒＬ］の酸化Ｉ！１８及びバイアススパッタ法
による酸化膜１９の被着を行い、その後レジストエッチ
バック法を用いて酸化膜１９の表面を平坦化した。つい
で、下層トランジスタのドレイン１７上に開孔部２０を
形成した。
１ 次に、第２図（ｃ）に示す如く、ＭＢ２法を用い１
Ｘ１０−” ’ ［ｔｏｒｒコの超高真空中にて、全
面に厚さ１．５［μ７ＦＬ］のＮｉ５Ｉ２！！Ａ（金属
シリサイド）２１を形成した。続いて、レジストエッチ
バック法で、エピタキシャル成長したＮｉ９ｉ２膜２１
をエツチングし、該膜２１を開゛）孔部２０内にのみ残
存させた。即ち、開孔部２０・に埋込みＮｉ５１２膜２
１を形成した。
Ｘ１０−” ’ ［ｔｏｒｒコの超高真空中にて、全
面に厚さ１．５［μ７ＦＬ］のＮｉ５Ｉ２！！Ａ（金属
シリサイド）２１を形成した。続いて、レジストエッチ
バック法で、エピタキシャル成長したＮｉ９ｉ２膜２１
をエツチングし、該膜２１を開゛）孔部２０内にのみ残
存させた。即ち、開孔部２０・に埋込みＮｉ５１２膜２
１を形成した。
、ｊヶｌ、、、□２Ｓ（ｄ）。□、つ、８０．４ ［μ
ｍ］（７）シＩＪ：１ン膜３１を、１×１０−１０
［ｔｏｒｒ］の真空中にて、基板温度３００ ［’Ｃ］
で被着し、続いて６２０［’Ｃ］の温度で１０時間の熱
処理を行った。この熱処理により、埋込みＮｉＳｉ２膜
２１からシリコン膜３１が横方向に約６［μＴｒＬ］エ
ピタキシャル成長した。
ｍ］（７）シＩＪ：１ン膜３１を、１×１０−１０
［ｔｏｒｒ］の真空中にて、基板温度３００ ［’Ｃ］
で被着し、続いて６２０［’Ｃ］の温度で１０時間の熱
処理を行った。この熱処理により、埋込みＮｉＳｉ２膜
２１からシリコン膜３１が横方向に約６［μＴｒＬ］エ
ピタキシャル成長した。
これ以降は、下層トランジスタを製造する場合と同様に
して、ゲート酸化１１１３３．ゲート電極３４及び不純
物ドーピング層３５．３７かならるＰチャネルの上層Ｍ
ＯＳトランジスタを製造することによって、前記第１図
に示す如きＣＭＯＳインバータが完成することになる。
して、ゲート酸化１１１３３．ゲート電極３４及び不純
物ドーピング層３５．３７かならるＰチャネルの上層Ｍ
ＯＳトランジスタを製造することによって、前記第１図
に示す如きＣＭＯＳインバータが完成することになる。
このように本実施例方法によれば、上層トランジスタ形
成用のシリコン膜３１を固相エピタキシャル成長により
形成しているので、ビームアニール法を用いる場合と異
なり、８０１部とシード部上のシリコンの溶融条件の差
等が発生することはなく、プロセスマージンを大きくと
れ、積層デバイス作成に極めて有効である。さらに、シ
ード部のＮｉ５１２膜２１をエピタキシャル成長により
形成しているので、ＣＭＯＳインバータのように上下層
の接続部における導電型が異なる場合であ、っても、不
純物の相互拡散が極めて少なくなる。
成用のシリコン膜３１を固相エピタキシャル成長により
形成しているので、ビームアニール法を用いる場合と異
なり、８０１部とシード部上のシリコンの溶融条件の差
等が発生することはなく、プロセスマージンを大きくと
れ、積層デバイス作成に極めて有効である。さらに、シ
ード部のＮｉ５１２膜２１をエピタキシャル成長により
形成しているので、ＣＭＯＳインバータのように上下層
の接続部における導電型が異なる場合であ、っても、不
純物の相互拡散が極めて少なくなる。
このため、上下層結線での良好のコンタクト特性を得る
ことができる。また、層間絶縁膜となる酸化膜１９の表
面を平坦化しているので、上層トランジスタの安定した
特性を得ることができる。ここで、酸化膜１９の表面が
平坦化していないと、ゲート長が２［μｍ］以下になり
、マスク合わせずれで上下層トランジスタのゲート位置
の不一致が生じた場合、上層トランジスタの安定した特
性が得られないのである。
ことができる。また、層間絶縁膜となる酸化膜１９の表
面を平坦化しているので、上層トランジスタの安定した
特性を得ることができる。ここで、酸化膜１９の表面が
平坦化していないと、ゲート長が２［μｍ］以下になり
、マスク合わせずれで上下層トランジスタのゲート位置
の不一致が生じた場合、上層トランジスタの安定した特
性が得られないのである。
なお、発明は上述した実施例方法に限定されるものでは
ない。例えば、前記層間絶縁膜の開孔部に形成する金属
シリサイドはＮｉＳｉ２に限るものテハなく、Ｃ０８ｉ
２．ＰｔＳｉ、Ｐｄ２Ｓｉ。
ない。例えば、前記層間絶縁膜の開孔部に形成する金属
シリサイドはＮｉＳｉ２に限るものテハなく、Ｃ０８ｉ
２．ＰｔＳｉ、Ｐｄ２Ｓｉ。
その他エピタキシャル成長による金属シリサイドであれ
ばよい。また、上下層の各トランジスタの導電チャネル
は逆であってもよいのは、勿論のことである。さらに、
ＣＭＯＳインバータに限らず、各種の積層ＭＯＳデバイ
スの製造に適用することができる。また、Ｓｉ基板とし
てエピタキシャル成長したＳｉ薄膜を用いることも可能
である。これにより、３層或いはそれ以上の積層構造素
子が実現されることになる。その他、本発明の要旨を逸
脱しない範囲で、種々変形して実施することができる。
ばよい。また、上下層の各トランジスタの導電チャネル
は逆であってもよいのは、勿論のことである。さらに、
ＣＭＯＳインバータに限らず、各種の積層ＭＯＳデバイ
スの製造に適用することができる。また、Ｓｉ基板とし
てエピタキシャル成長したＳｉ薄膜を用いることも可能
である。これにより、３層或いはそれ以上の積層構造素
子が実現されることになる。その他、本発明の要旨を逸
脱しない範囲で、種々変形して実施することができる。
第１図は本発明の一実施例に係わるＣＭＯＳインバータ
の概略構造を示す断面図、第２図（ａ）〜（ｄ）は上記
インバータの製造工程を示す断面図である。 １１・・・Ｓｉ基板、１２．３２・・・素子分離用酸化
膜、１３．３３・・・ゲート酸化膜、１４．３４・・・
ゲート電極、１５．３５・・・浅いドーピング層、１６
．３６・・・側壁酸化膜、１７．３７・・・深いドーピ
ング層、１８．１９・・・層間絶縁膜、２０・・・開孔
部、２１・・・Ｎｉ３ｉ２膜（金属シリサイド）、３１
・・・シリコン膜。
の概略構造を示す断面図、第２図（ａ）〜（ｄ）は上記
インバータの製造工程を示す断面図である。 １１・・・Ｓｉ基板、１２．３２・・・素子分離用酸化
膜、１３．３３・・・ゲート酸化膜、１４．３４・・・
ゲート電極、１５．３５・・・浅いドーピング層、１６
．３６・・・側壁酸化膜、１７．３７・・・深いドーピ
ング層、１８．１９・・・層間絶縁膜、２０・・・開孔
部、２１・・・Ｎｉ３ｉ２膜（金属シリサイド）、３１
・・・シリコン膜。
Claims (3)
- （１）積層ＭＯＳトランジスタを製造する半導体装置の
製造方法において、下層トランジスタ上に平坦化された
絶縁膜を形成する工程と、上記絶縁膜の下層トランジス
タのソース或いはドレイン上に開孔部を形成する工程と
、上記絶縁膜の開孔部に金属シリサイドをエピタキシャ
ル成長する工程と、１×１０＾−＾９［ｔｏｒｒ］以下
の超高真空中にて全面にシリコン膜を被着し、前記金属
シリサイドを種として上記シリコン膜を固相エピタキシ
ャル成長させる工程、上記固相エピタキシャル成長した
シリコン膜に上層トランジスタを形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - （２）前記金属シリサイドは、ＮｉＳｉ＿２、ＣｏＳｉ
＿２、ＰｔＳｉ或いはＰｄ＿２Ｓｉであることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 - （３）前記上下層の各トランジスタは、相互に導電チャ
ネルの異なるＭＯＳトランジスタであることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7437285A JPH0236056B2 (ja) | 1985-04-10 | 1985-04-10 | Handotaisochinoseizohoho |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7437285A JPH0236056B2 (ja) | 1985-04-10 | 1985-04-10 | Handotaisochinoseizohoho |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234027A true JPS61234027A (ja) | 1986-10-18 |
| JPH0236056B2 JPH0236056B2 (ja) | 1990-08-15 |
Family
ID=13545268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7437285A Expired - Lifetime JPH0236056B2 (ja) | 1985-04-10 | 1985-04-10 | Handotaisochinoseizohoho |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0236056B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4902637A (en) * | 1986-03-03 | 1990-02-20 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a three-dimensional type semiconductor device |
| US5888857A (en) * | 1992-12-04 | 1999-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6479331B1 (en) | 1993-06-30 | 2002-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US6638800B1 (en) | 1992-11-06 | 2003-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Laser processing apparatus and laser processing process |
| US7719033B2 (en) | 2005-04-20 | 2010-05-18 | Samsung Electronics Co., Ltd. | Semiconductor devices having thin film transistors and methods of fabricating the same |
| RU2769430C1 (ru) * | 2021-06-16 | 2022-03-31 | Анатолий Васильевич Двуреченский | Способ получения эпитаксиальной пленки силицида кальция (варианты) |
-
1985
- 1985-04-10 JP JP7437285A patent/JPH0236056B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4902637A (en) * | 1986-03-03 | 1990-02-20 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a three-dimensional type semiconductor device |
| US6638800B1 (en) | 1992-11-06 | 2003-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Laser processing apparatus and laser processing process |
| US7179726B2 (en) | 1992-11-06 | 2007-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Laser processing apparatus and laser processing process |
| US5888857A (en) * | 1992-12-04 | 1999-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6479331B1 (en) | 1993-06-30 | 2002-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US7719033B2 (en) | 2005-04-20 | 2010-05-18 | Samsung Electronics Co., Ltd. | Semiconductor devices having thin film transistors and methods of fabricating the same |
| RU2769430C1 (ru) * | 2021-06-16 | 2022-03-31 | Анатолий Васильевич Двуреченский | Способ получения эпитаксиальной пленки силицида кальция (варианты) |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236056B2 (ja) | 1990-08-15 |
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