JPH0728043B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0728043B2 JPH0728043B2 JP62098730A JP9873087A JPH0728043B2 JP H0728043 B2 JPH0728043 B2 JP H0728043B2 JP 62098730 A JP62098730 A JP 62098730A JP 9873087 A JP9873087 A JP 9873087A JP H0728043 B2 JPH0728043 B2 JP H0728043B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置に係わり、特に絶縁膜上に形成さ
れた半導体膜に電界効果型トランジスタを設けた半導体
装置に関する。
れた半導体膜に電界効果型トランジスタを設けた半導体
装置に関する。
（従来の技術） 近年、シリコン酸化膜等の絶縁膜上に単結晶半導体膜を
形成し、この半導体膜にMOSトランジスタ等の素子を形
成する技術が開発されている。絶縁膜上に形成された半
導体素子は寄生容量が小さく、ラッチアップフリーであ
り、耐放射線性に優れ、また寄生容量が少なく高速動作
が可能であり、薄膜トランジスタを容易に作成し得ると
云う特徴を持っている。また、絶縁膜を介して素子を積
層することが可能であり、高集積，多機能化の点で非常
に有利である。
形成し、この半導体膜にMOSトランジスタ等の素子を形
成する技術が開発されている。絶縁膜上に形成された半
導体素子は寄生容量が小さく、ラッチアップフリーであ
り、耐放射線性に優れ、また寄生容量が少なく高速動作
が可能であり、薄膜トランジスタを容易に作成し得ると
云う特徴を持っている。また、絶縁膜を介して素子を積
層することが可能であり、高集積，多機能化の点で非常
に有利である。
ところで、絶縁膜上に作成されたMOSトランジスタにお
いては、基板に相当する半導体膜はフローティングの状
態となる。半導体膜がフローティングの状態となること
は、ゲートとの容量結合によって半導体基板の電位が変
動すること、また素子の微細化に伴いドレイン近傍で生
じる余剰キャリアを効率良く収集できないこと等、素子
の特性を安定させる上で好ましくない。
いては、基板に相当する半導体膜はフローティングの状
態となる。半導体膜がフローティングの状態となること
は、ゲートとの容量結合によって半導体基板の電位が変
動すること、また素子の微細化に伴いドレイン近傍で生
じる余剰キャリアを効率良く収集できないこと等、素子
の特性を安定させる上で好ましくない。
そこで、第３図に示す如く基板電極を追加することによ
り、半導体膜に所定の基板バイアスを与えることが考え
られるが、この場合、基板電極の追加により素子面積が
大きくなり、半導体装置の微細化及び高集積化に不利で
ある。なお、第３図（ａ）は平面図であり、第３図
（ｂ）は同図（ａ）の矢視Ｂ−Ｂ断面図である。また、
図中31はSi基板、32は下地絶縁膜としてのSiO2膜、33は
SOIとしてのSi膜、34はゲート酸化膜、35はゲート電
極、36は基板電極、37,38はソース・ドレイン領域、41
はSiO2膜、42はAl配線を示している。
り、半導体膜に所定の基板バイアスを与えることが考え
られるが、この場合、基板電極の追加により素子面積が
大きくなり、半導体装置の微細化及び高集積化に不利で
ある。なお、第３図（ａ）は平面図であり、第３図
（ｂ）は同図（ａ）の矢視Ｂ−Ｂ断面図である。また、
図中31はSi基板、32は下地絶縁膜としてのSiO2膜、33は
SOIとしてのSi膜、34はゲート酸化膜、35はゲート電
極、36は基板電極、37,38はソース・ドレイン領域、41
はSiO2膜、42はAl配線を示している。
（発明が解決しようとする問題点） このように従来、絶縁膜上の半導体膜に形成したMOSト
ランジスタにおいては、半導体膜をフローティングの状
態で用いることは望ましくなく、またこれを避けるため
に基板電極を設けると素子面積が大きくなると云う問題
があった。
ランジスタにおいては、半導体膜をフローティングの状
態で用いることは望ましくなく、またこれを避けるため
に基板電極を設けると素子面積が大きくなると云う問題
があった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、素子面積を大きくすることなく、半導
体膜に所定の基板電位を与えることができ、半導体膜に
形成する半導体素子の特性向上及び微細化をはかり得る
半導体装置を提供することにある。
とするところは、素子面積を大きくすることなく、半導
体膜に所定の基板電位を与えることができ、半導体膜に
形成する半導体素子の特性向上及び微細化をはかり得る
半導体装置を提供することにある。
［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、半導体膜中に発生した余剰キャリアを
効率良く収集するための基板電極としての半導体領域を
設けることにあり、さらにこの半導体領域をソースの下
部や周囲等に設けることにより、素子面積の増大を抑え
ることにある。
効率良く収集するための基板電極としての半導体領域を
設けることにあり、さらにこの半導体領域をソースの下
部や周囲等に設けることにより、素子面積の増大を抑え
ることにある。
即ち本発明は、絶縁膜上に形成された第１導電型半導体
膜に第２導電型のソース・ドレイン領域を形成すると共
に、これらの間のチャネル領域上にゲート電極を形成し
てなる半導体装置において、上記第１導電型半導体膜の
チャネル領域に隣接するソース領域の下部に、チャネル
領域より高濃度の第１導電型の不純物層からなる基板電
極を形成し、上記ソース領域上で金属配線とコンタクト
させるようにしたものである。
膜に第２導電型のソース・ドレイン領域を形成すると共
に、これらの間のチャネル領域上にゲート電極を形成し
てなる半導体装置において、上記第１導電型半導体膜の
チャネル領域に隣接するソース領域の下部に、チャネル
領域より高濃度の第１導電型の不純物層からなる基板電
極を形成し、上記ソース領域上で金属配線とコンタクト
させるようにしたものである。
（作用） 本発明によれば、第１導電型半導体領域を形成すること
により、ソース電極の下部或いは周囲に形成された高濃
度の第1,第２導電型の接合を通して半導体膜の電位変動
を抑えて、半導体膜中に発生した余剰キャリアを効率良
く収集することが可能であり、これにより素子特性が著
しく向上する。また、この基板電極として作用する第１
導電型半導体領域をソース電極の下部或いは周囲に配置
するため、素子面積を増大させることなく上記の効果を
発揮することが可能であり、微細化及び高集積化にも有
効である。
により、ソース電極の下部或いは周囲に形成された高濃
度の第1,第２導電型の接合を通して半導体膜の電位変動
を抑えて、半導体膜中に発生した余剰キャリアを効率良
く収集することが可能であり、これにより素子特性が著
しく向上する。また、この基板電極として作用する第１
導電型半導体領域をソース電極の下部或いは周囲に配置
するため、素子面積を増大させることなく上記の効果を
発揮することが可能であり、微細化及び高集積化にも有
効である。
（実施例） 以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる半導体装置の製造工
程を示す断面図である。まず、第１図（ａ）に示す如
く、シリコン基板11上にスパッタ或いはCVD法によりシ
リコン酸化膜（絶縁膜）12を１μｍの厚さに堆積し、そ
の上にｐ型不純物をドープした多結晶シリコン膜を6000
Åの厚さに堆積する。続いて、ビームアニール法或いは
ヒータによるアニール法を用いて、多結晶シリコン膜を
単結晶化し、ｐ型単結晶シリコン膜（第１導電型半導体
膜）13を形成した。ここで、シリコン酸化膜12及び単結
晶シリコン膜13からSOI単結晶シリコン基板が形成され
る。
程を示す断面図である。まず、第１図（ａ）に示す如
く、シリコン基板11上にスパッタ或いはCVD法によりシ
リコン酸化膜（絶縁膜）12を１μｍの厚さに堆積し、そ
の上にｐ型不純物をドープした多結晶シリコン膜を6000
Åの厚さに堆積する。続いて、ビームアニール法或いは
ヒータによるアニール法を用いて、多結晶シリコン膜を
単結晶化し、ｐ型単結晶シリコン膜（第１導電型半導体
膜）13を形成した。ここで、シリコン酸化膜12及び単結
晶シリコン膜13からSOI単結晶シリコン基板が形成され
る。
次いで、第１図（ｂ）に示す如く、素子形成領域を通常
の写真蝕刻法を用いて島状にパターニングする。次い
で、第１図（ｃ）に示す如く、酸素雰囲気中での熱酸化
によりゲート酸化膜14を400Åの厚さに形成して、通常
のＮチャネルMOSトランジスタの形成方法に従い、ポリ
シリコン等からなるゲート電極15を形成してパターニン
グした。
の写真蝕刻法を用いて島状にパターニングする。次い
で、第１図（ｃ）に示す如く、酸素雰囲気中での熱酸化
によりゲート酸化膜14を400Åの厚さに形成して、通常
のＮチャネルMOSトランジスタの形成方法に従い、ポリ
シリコン等からなるゲート電極15を形成してパターニン
グした。
次いで、第１図（ｄ）に示す如く、ソース領域の下部の
みにホウ素（B+）のイオン注入を行い、高濃度のP+不純
物層である基板電極（第１導電型半導体領域）16を形成
する。このとき、通常のソース・ドレイン形成よりも加
速電圧を大きくして、イオン注入のピーク濃度がシリコ
ン膜13とシリコン酸化膜12との界面付近に位置するよう
にする。
みにホウ素（B+）のイオン注入を行い、高濃度のP+不純
物層である基板電極（第１導電型半導体領域）16を形成
する。このとき、通常のソース・ドレイン形成よりも加
速電圧を大きくして、イオン注入のピーク濃度がシリコ
ン膜13とシリコン酸化膜12との界面付近に位置するよう
にする。
次いで、第１図（ｅ）に示す如く、通常のセルフアライ
ン法を用いて、ソース領域17及びドレイン領域18の形成
のためのイオン注入を行う。このとき、イオン注入のピ
ーク濃度の位置を基板電極16を形成する場合に比べて浅
くすることにより、容易にn+−p+接合を形成することが
可能である。また、このときの不純物としてはヒ素或い
はリン等を用いればよい。なお、この状態で基板電極16
はソース領域17及びチャネル領域の双方に接することに
なり、ソース領域16を介して所定の基板電位（この場合
ソースと同電位）が与えられるものとなる。
ン法を用いて、ソース領域17及びドレイン領域18の形成
のためのイオン注入を行う。このとき、イオン注入のピ
ーク濃度の位置を基板電極16を形成する場合に比べて浅
くすることにより、容易にn+−p+接合を形成することが
可能である。また、このときの不純物としてはヒ素或い
はリン等を用いればよい。なお、この状態で基板電極16
はソース領域17及びチャネル領域の双方に接することに
なり、ソース領域16を介して所定の基板電位（この場合
ソースと同電位）が与えられるものとなる。
次いで、第１図（ｆ）に示す如く、全面にCVD酸化膜21
を堆積し、ソース，ドレイン及びゲートに達するコンタ
クトホールを形成し、金属配線22を用いて配線する。こ
のとき、配線材料はｎ型及びｐ型半導体とオーミックコ
ンタクトがとれる材料であればよい。
を堆積し、ソース，ドレイン及びゲートに達するコンタ
クトホールを形成し、金属配線22を用いて配線する。こ
のとき、配線材料はｎ型及びｐ型半導体とオーミックコ
ンタクトがとれる材料であればよい。
かくして作成された本装置においては、素子形成領域を
増加させることなく、素子の基板電位をソース電位に一
致させることができ、トランジスタの特性を安定化する
ことができる。即ち、ソース領域17の下部に基板電極16
を設けているので、シリコン膜13中に発生した余剰キャ
リアを効率良く収集することができ、且つ基板電極16の
形成による素子面積の増大をなくすことができる。ま
た、従来工程に第１図（ｄ）に示すホウ素のイオン注入
工程を付加するのみでよく、簡易な工程で実現し得る等
の利点もある。
増加させることなく、素子の基板電位をソース電位に一
致させることができ、トランジスタの特性を安定化する
ことができる。即ち、ソース領域17の下部に基板電極16
を設けているので、シリコン膜13中に発生した余剰キャ
リアを効率良く収集することができ、且つ基板電極16の
形成による素子面積の増大をなくすことができる。ま
た、従来工程に第１図（ｄ）に示すホウ素のイオン注入
工程を付加するのみでよく、簡易な工程で実現し得る等
の利点もある。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記基板電極となる半導体領域16はソース
の下部のみに限定されるものではなく、第２図に示す如
くソース領域17の両側に形成してもよい。ここで、第２
図の矢視Ａ−Ａ断面は第１図（ｆ）と同じである。つま
り、上記半導体領域はソース領域とチャネル領域との双
方に接するように形成すればよい。また、第１導電型半
導体膜に形成する素子としては、MOSトランジスタに限
らずMESトランジスタにも適用可能である。さらに、Ｎ
チャネルトランジスタに限らず、Ｐチャネルトランジス
タにも適用できるのは勿論のことである。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
い。例えば、前記基板電極となる半導体領域16はソース
の下部のみに限定されるものではなく、第２図に示す如
くソース領域17の両側に形成してもよい。ここで、第２
図の矢視Ａ−Ａ断面は第１図（ｆ）と同じである。つま
り、上記半導体領域はソース領域とチャネル領域との双
方に接するように形成すればよい。また、第１導電型半
導体膜に形成する素子としては、MOSトランジスタに限
らずMESトランジスタにも適用可能である。さらに、Ｎ
チャネルトランジスタに限らず、Ｐチャネルトランジス
タにも適用できるのは勿論のことである。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
［発明の効果］ 以上詳述したように本発明によれば、ソース領域及びチ
ャネル領域の双方に接して基板電極として作用する半導
体領域を設けることにより、素子面積を増大することな
く基板電位を抑えることができ、半導体膜中に発生した
余剰キャリアを効率良く収集することが可能となる。従
って、絶縁膜上に半導体膜に形成する半導体素子の特性
向上及び高集積化をはかり得る半導体装置を実現するこ
とが可能となる。
ャネル領域の双方に接して基板電極として作用する半導
体領域を設けることにより、素子面積を増大することな
く基板電位を抑えることができ、半導体膜中に発生した
余剰キャリアを効率良く収集することが可能となる。従
って、絶縁膜上に半導体膜に形成する半導体素子の特性
向上及び高集積化をはかり得る半導体装置を実現するこ
とが可能となる。
第１図は本発明の一実施例に係わる半導体装置の製造工
程を示す断面図、第２図は変形例を説明するための平面
図、第３図は従来の問題点を説明するための平面図及び
断面図である。 11……単結晶シリコン基板、12シリコン酸化膜（絶縁
膜）、13……単結晶シリコン膜（第１導電型半導体
膜）、14……ゲート酸化膜、15……ゲート電極、16……
基板電極（高濃度第１導電型半導体領域）、17……ソー
ス領域、18……ドレイン領域、21……CVD酸化膜、22…
…金属配線。
程を示す断面図、第２図は変形例を説明するための平面
図、第３図は従来の問題点を説明するための平面図及び
断面図である。 11……単結晶シリコン基板、12シリコン酸化膜（絶縁
膜）、13……単結晶シリコン膜（第１導電型半導体
膜）、14……ゲート酸化膜、15……ゲート電極、16……
基板電極（高濃度第１導電型半導体領域）、17……ソー
ス領域、18……ドレイン領域、21……CVD酸化膜、22…
…金属配線。
Claims (1)
- 【請求項１】絶縁膜上に形成された第１導電型半導体膜
に第２導電型のソース・ドレイン領域を形成すると共
に、これらの間のチャネル領域上にゲート電極を形成し
てなる半導体装置において、上記第１導電型半導体膜の
チャネル領域に隣接するソース領域の下部に、チャネル
領域より高濃度の第１導電型の不純物層からなる基板電
極を形成し、上記ソース領域上で金属配線とコンタクト
させるようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098730A JPH0728043B2 (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098730A JPH0728043B2 (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278273A JPS63278273A (ja) | 1988-11-15 |
| JPH0728043B2 true JPH0728043B2 (ja) | 1995-03-29 |
Family
ID=14227636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62098730A Expired - Lifetime JPH0728043B2 (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728043B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2510710B2 (ja) * | 1988-12-13 | 1996-06-26 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| US5264721A (en) * | 1989-04-29 | 1993-11-23 | Fujitsu Limited | Insulated-gate FET on an SOI-structure |
| US5008723A (en) * | 1989-12-29 | 1991-04-16 | Kopin Corporation | MOS thin film transistor |
| JP3851738B2 (ja) * | 1999-01-29 | 2006-11-29 | 株式会社東芝 | 半導体装置 |
| JP3573056B2 (ja) * | 1999-07-16 | 2004-10-06 | セイコーエプソン株式会社 | 半導体装置、半導体ゲートアレイおよび電気光学装置および電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220961A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
| JPS61278164A (ja) * | 1985-06-03 | 1986-12-09 | Hitachi Ltd | 双方向型薄膜半導体装置 |
| JPS6221557U (ja) * | 1985-07-24 | 1987-02-09 |
-
1987
- 1987-04-23 JP JP62098730A patent/JPH0728043B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63278273A (ja) | 1988-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |