JPS6094778A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＭＩＳ形電界効果トランジスタの構造およびそ
の製造方法に関するものでるる。

〔従来技術〕

従来この種のトランジスタ、例えばＭＯＳ　）ランジス
タは、第１図に示すように、例えばＰ形の半導体基板１
の中にＮ形の不純物を拡散し、これらをソース領域２お
よびドレイン領域３としていた。なお、同図において４
は絶縁膜、５，６．７はそれぞれソース電極、ドレイン
電極およびゲート電極である。

しかし、この構成ではＮ形のソース、ドレイン領域２，
３とＰ形の基板１との間に寄生容量が再任して動作速度
を制限していた。また、高速化を図るためにチャネル長
りを短くすると、しきい値電圧ｖｔｈが低下するいわゆ
るショートチャネル効果が顕著となり、微細化に限界が
あった。さらに、０ＭＯ８構造とした場合には寄生サイ
リスタによるラッチアップが生じゃすく、その防止から
高密度化には限界があった。

一方、このような欠点を克服するための技術として、第
２図に示すように、絶縁膜８上の半導体基板１に素子を
作成するＳＯＩ　（ＳｅｍｉｃｏｎｄｕｃｔｏｒＯｎ　
Ｉｎｓｕｌａｔｉｎｇ　５ｕｂｓｔｒａｔｅ　）　技術
が考案され、ＳＯ８，ＳＩＭＯＸ、ＦＩＰＯ８等　の技
術が知られている。

しかし、この構造においても、以下に述べる問題を有す
る。まず、下地が絶縁膜であるために、チャネル直下の
領域９にキャリアが著積して動作速度を抑圧する。また
、このようなキャリアの蓄積はキンク現象の原因とな９
、アナログＩＣ，ＬＳＩ等の線形性を損うこととなって
回路設計に大きな制約を与える。しかも、チャネル長は
りソグラフィ技術で定まるため、ショートチャネル効果
が現われる領域ではりソグラフィのばらつきがそのまま
ｖｔｈのばらつきの原因となる。さらに、絶縁膜上の結
晶については良質の結晶を得ることが難しく、またプロ
セスも複雑である。

〔発明の目的および構成〕

本発明はこのような事情に鑑みてなされたもので、その
目的は、微細化、高密度化および高速化が可能な電界効
果トランジスタおよびその製造方法を提供することにあ
る。

このような目的を達成するために、本発明による電界効
果トランジスタは、チャネル領域を、半導体基板上に選
択的に配置された絶縁膜の側面がら上記半導体基板表面
にかけて設け、ソース（またはドレイン）領域を半導体
基板上に、ドレイン（またはソース）領域を上記絶縁膜
の側面上端部近傍に設けたものである。

また、このような構造の電界効果トランジスタを製造す
るために、本発明による製造方法は、半導体基板表面上
に絶縁膜を選択的に形成した後、この絶縁膜の上面およ
び側面ならびに露出した半導体基板表面を覆うように半
導体層、ゲート絶縁膜およびゲート電極材料層を順次形
成し、上記ゲート電極材料層を方向性のめるエツチング
法で加工することによシ上記絶縁膜の側面に対向する部
分にゲート電極を形成するものでるる。以下、実施例を
用いて本発明の詳細な説明する。

〔実施例〕

第３図は本発明の一実施例金示す断面図である。

同図において、１１はＰ形半導体基板でるり、その上に
選択的に絶縁膜１２が配置されている。

１３は絶縁膜１２の上面および側面ならびに絶縁膜１２
で覆われていない半導体基板１１の表面を覆って配置さ
れた半導体層で、少なくとも半導体基板１１の表面上か
ら絶縁膜１２の側面上端部近傍のＰＮ接合面部分までは
単結晶化されている。

また、上記半導体基板１１表面上の一部はＮ＋形のソー
ス領域１４を形成し、上部絶縁膜１２の側面上端部から
上面にかけてはＰ形のドレイン領域１５を形成している
。なお、ここでノースろるいはドレイン領域は、その呼
称を全く逆にしてもよいことは言うまでもない。また、
１６は、上記絶縁膜１２の側面上端部近傍のＰＮ接合か
ら半導体基板１１表面上のＰＮ接合に至るチャネル領域
全構成する牛導体層１３表面金覆うように形成されたゲ
ート絶縁膜、１７はゲート絶縁膜１６を介して絶縁膜１
２の側面に対向するように形成されたゲート電極、１８
は素子間分離絶縁膜である。

上記構成においては、電流経路が絶縁［１２の側面に沿
う縦方向と基板１１０表面に沿う横方向の両方向であや
、チャネル長は、絶縁膜１２の厚さによって縦方向の長
さが、またゲート電極の厚さによって横方向の長さがそ
れぞれ制御できるため、リソグラフィ技術の限界に制限
されることなく、ゲート電極１７を構成する多結晶シリ
コンとこれを加工する方向性のめるエツチング法（異方
性エツチング）の組合せで微細かつ高精度なゲート電極
およびチャネル領域が笑現できる。また、チャネル領域
は側面を絶縁膜１２で囲まれてその部分ではＳＯＩ構造
となっておシ、シかも他の一部では半導体基板１１に接
触している。このようにチャネル領域が絶縁膜に半導体
基板の両方に接触してＳＯＩ構造とバルク構造が融合し
た構成となっているために、ラッチアップフリー、低い
寄生容量などＳＯＩ構造の利点金持ちつつ、チャネル領
域での蓄積キャリアの半導体基板を通じての放電経路も
確保されており、ＳＯＩ構造における問題点全克服でき
る。

また、チャネル領域がＬ字形のため、従来ドレイン領域
とソース領域とが同一平面内で対向しているものに比較
して特に接合の深い部分でのソース・ドレイン間距離が
大きくなるため、ドレイン領域からチャネル領域への電
界の影曽が緩和され、ショートチャネル動床がより抑え
られる。し友がって微細化にも適した構造でめる。さら
に、容易に対称的な構造とすることができるため、第３
図において紙面方向のチャネル幅Ｗを大きくとることが
でき、相互コンダクタンス９ｍが高くな夛、この面から
も高速動作が可能である。

次に、上記構造の製造方法について、その−例を第４図
（ａ）〜（ｅ）を用いて説明する。

まず、Ｐ形の半導体基板１１の上に例えば厚さ１０００
〜５０００ＸのＳｉＯ２膜を成長させ、公知のりソグラ
フイとエツチング技術により窓’１けて絶縁膜１２を形
成する（第４図（ａ））。

次に、上記絶縁膜１２の上面および側面ならびに露出し
た半導体基板１１の表面を覆うように、例えばアモルフ
ァスシリコンからなる非晶買手導体層をデポジションし
、例えば同相エピタキシャル成長法により、半導体基板
１１全種結晶としてこの非晶買手導体層を単結晶化する
。このとき、少なくとも半導体基板１１表面上の部分か
ら絶縁膜１２の側面上端部近傍のＰＮ接合形成部までを
含む例えば図上破線で示す部分を単結晶化する。

このアモルファスシリコン層の形成および同相エピタキ
シャル成長法による単結晶化工程については、常圧のＣ
ＶＤ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐ。

５ｉｔｉｏｎ　）　でアモルファスシリコンヲ形成し同
相成長させる場合と、ＭＢＥ　（ＭｏｌｅｃｕｌａｒＢ
ｅａｍ　Ｅｐｉｔａｘｙ）によりアモルファスシリコン
を形成し同相成長させる場合と２通力の方法がめる。次
にそれぞれその一例を説明する。

まず、常圧ＣＶＤ’を用いる場合には、前処理として次
の処理を行なう。すなわち、Ｈｍ中において〜１１００
℃程度で数分程の熱処理を行なった後、炉の中で５５０
℃程度まで温度を下げる。このとき、雰囲気はＨ２で希
釈したｌＩＣ１”ｆ用いる。

５５０℃になったら、Ｎｌで希釈したＨＣｌに切換えて
数分保持する。このような前処理を行なった後、Ｎｌ中
で６％５１）Ｔ４　を用い、５５０℃、例えば０．１μ
ｍ　／　ｍ　ｉ　ｎの成長速度でアモルファスシリコン
を形成した後、例えば６５０℃程度で３０分程度Ｎ２中
でアニールすることにより同相成長させる。

また、ＭＢＥ　耐用いる場合には、前処理として高真空
中（＜　１０”””　Ｔｏｒｒ　）で８００℃、５分間
程度のアニールを行なった後、〜２００℃、成長速度６
００Ａ／ｍｉｎ程度でアモルファスシリコンを形成する
。その後、５００℃程度で１時間のプレアニールを行な
った稜、さらに６５０℃、３０分間のアニールを行々う
。

このようにして非晶質半導体層の少なくとも上記部分を
単結晶化した後、素子形成領域として不要な部分全酸化
して半導体層１３および絶縁膜２１とする（第４図（ｂ
））。絶縁膜２１を形成する代りに、エツチング等の処
理によりこの部分を除去してもよい。

次に、半導体層１３の表面上に絶縁膜２２、さらにその
上に例えば多結晶シリコンなどの半導体からなるゲート
電極材料２３を堆積する（第４図（Ｃ））。

次いでこのゲート電極材料２３を方向性のドライエツチ
ング技術により加工し、絶縁膜１２の側面に対向する部
分のみを残してゲート電極１１とする（第４図（ｄ））
。

最後に絶縁膜２２に電極用のコンタクト窓をあけ、そこ
から半導体層１３に公知の方法で不純物を拡散してソー
ス領域１４およびドレイン領域１５とし、電極を形成す
る（第４図（ｅ））。ゲート電極１７下の絶縁膜２２は
ゲート絶縁膜１６を形成する。なお、ドレイン領域１５
は、一部絶縁膜１２の側面までかぶるように設けてもよ
い。

以上の説明から明らかなように、本素子の基本部分は１
枚のマスクから形成でき、ゲートの長さはドレイン領域
の下の絶縁膜１２とゲート電極材料２４の膜厚によりセ
ルファラインで決定されるため、リソグラフィによる位
置合せ余裕が不要できわめて微細なトランジスタが実現
できる。しかも、選択酸化など金柑いないため素子表面
は平坦化でき、ＶＬＳＩ　に適した構造とすることがで
きる。また、プロセスも容易で、チャネル領域の結晶性
についても、半導体基板１１の表面上に成長させるとこ
ろから良好なものができる。

Ｍ５図は本発明の他の実施例を示す断面図でるる。本実
施例では、Ｎ＋形のソース領域１１−半導体基板１１表
面にまで達するように形成しである。

また第６図の実施例は、第４図（ｅ）に示した構造を得
た後、ゲート電極１７の表面に酸化等により絶縁膜３１
を形成した後、ゲート電極１７間のｍを埋めるように多
結晶シリコン＠３２’ｆ（形成してソース電極とした例
でろる。本実施例で、ゲート電極１７は紙面に垂直方向
のどこかで外に取出せるようにしてもよいし、フローテ
ィングとしてもよい。

さらに第７図は、第４図（ｅ）に示しｆｃ実施例の場合
に比較して、絶縁膜１２に形成する窓（第４図（ａ））
の寸法を小さくシ、また予めＮ＋拡散層４１を形成して
おいて、ゲート電極１７を図示の断面図上で左右に位置
するチャネル領域に対して１個で済ませるように、すな
わち周囲をと９囲むようなチャネル領域に対しその内側
面に沿ったゲート電極とするのではなく中央の穴を埋め
るようなゲート電極としたものでるる。なお、Ｎ＋拡散
層４１とともにソース領域を形成するＮ＋拡散層４２は
、絶縁膜２３の形成後ゲート電極材料２４を堆積する前
にイオン注入により形成する。本実施例において、上記
Ｎ＋拡散層４１を紙面垂直方向に延在させ、これを他の
同様の素子との共通線として用いてもよい。その場合の
等価回路を第８図（ａ）に示す。また、上記Ｎ＋拡散層
４１は各素子ごとに設け、これを半導体基板１１との間
でキャパシタとして用いてもよい。この場合、等価回路
はＭｃＢ図（ｂ）に示すようになる。なお、この第７図
の実施例ではチャネル領域はほとんど絶縁膜１２の側面
に沿う部分のみとなり素子の微細化に−Ｉ＃適した構造
となっている。

以上説明した各実施例において、半導体基板１１のＰ形
不純物濃度Ｃ３ｕｂと単結晶化した部分の半導体層１３
のＰ形不純物濃度Ｃｃ　とは適宜適当表値に設定すれば
よく、例えばＣｃ＜Ｃｔｕｂとなるようにしてもよ′く
、またＣ３ｕｂが比較的低い値をとるときには絶ＩＩｋ
ｍ下の基板にチャネルカット領域を設けるようにしても
よい。

また、以上、図面上で左右対称な構造を有するもののみ
示したが、必ずしも対称でなく、例えば同図上左右いず
れか一方のみの構造を備え六本のとしてもよいことはい
うまでもない。

また、上述した実施例では、半導体）ｆａ１３Ｆｉ、少
なくともチャネル・ソース間ＰＮ接合形成部からチャネ
ル・ドレイン間ＰＮ接合形成部まで単結晶化するものと
し、例えばＰＮ接合部を除くドレイン領域１５は多結晶
でもよいものとしたが、上記ＰＮ接合形成部相互間の領
域についても、必ずしも単結晶化せず、多結晶の普まと
してもよい。

もちろん、半導体基板１１を種結晶としてその上方を単
結晶化した後、さらに横方向に単結晶化を進めて、上記
ドレイン領域全体まで単結晶化してもよいことは言うま
でもない。

さらに、単結晶層を形成するについて、上述した実施例
では、はじめ非晶質半導体層を形成した後、固相エピタ
キシャル成長法により単結晶化する方法を用いたが、半
導体基板１１の表面上に直接エピタキシャル成長させる
方法を用いてもよい。

この場合、絶縁膜１２上については多結晶層でよいこと
は先に述べた通りである。

〔発明の効果〕

以上説明したように、本発明による電界効果トランジス
タは、ＳＯ■構造利用のためラッチアップフリーで寄生
容量が少なく、シがもバルクとの接触がろるためにチャ
ネル領域でのキャリア蓄積が抑えられる。したがって大
規模で高速なＬＳＩに適用できる。また、ソースとドレ
インとが同一平面内で対向しないためショートチャネル
効果が抑えられ、微細化に適した構造となる。特に、本
発明による製造方法によれば、素子の基本的部分につい
てはリングラフィ用のマスクはドレイン領域下の第１の
絶縁膜の形成に用いるのみで、ゲート長は上記第１の絶
縁膜とグー）Ｘ極材料の膜厚によりセル２アラインで決
定式れる九め、リングラフィによる位置合せが不要でき
わめて微細なトランジスタが冥現できるとともに、東予
表面は平坦化でき、その面でもＶＬＳＩ化に適した構造
とすることができる。また、チャネル領域の結晶性につ
いても、半導体基板の表面上に成長させることから良好
々ものができ、プ四セスも容易でめる。

【図面の簡単な説明】

第１図および第２図は従来の電界効果トランジスタの一
例を示す断面図、第３図は本発明の一冥施例を示す電界
効果トランジスタの断面図、第４図（ａ）〜（ｅ）はそ
の製造方法を示す工程断面図、第５図および第６図はそ
れぞれ本発明の他の実施例を示す断面図、第７図は本発
明のさらに他の実施例を示す断面図、第８図（ａ）　、
　（ｂ）はその等価回路図でるる。 １１・・・・半導体基板、１２・・・・（第１の）絶縁
膜、１３・・・・半導体層、１４・拳・・ソース領域、
１５・・・・ドレイン領域、１６・・・・ゲート絶縁膜
、１７・・・・ゲート電極、２２・・・・ゲート絶縁膜
を構成する絶縁膜、２３・・・・ゲート電極材料、３２
・・・・ソース電極を構成する多結晶シリコン膜、４１
．４２・・・・ソース領域ヲ樹成するＮ＋拡散層。 特許出願人　日本電信電話公社 代理人　山川政樹 １７−

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に選択的に配置され次絶縁膜と、こ
   の絶縁膜の上面および側面を覆いかつ当該絶縁膜で覆わ
   れていない前記半導体基板表面を覆うように配置された
   半導体層と全備え、前記絶縁膜の側面および前記半導体
   基板表面の両方に接する部分の前記半導体層をチャネル
   領域とし、前記絶縁膜の側面上端部近傍の前記半導体層
   を前記チャネル領域とＰＮ接合を形成するソース（また
   はドレイン）領域とし、前記半導体基板表面上の前記半
   導体層の少なくとも一部を前記チャネル領域とＰＮ接合
   を形成するドレイン（櫨たはソース）領域として、前記
   チャネル領域表面一ヒにゲート絶縁膜を介してゲート電
   極を備えたことを特徴とする電界効果トランジスタ。
2. （２）半導体層は、少なくとも半導体基板表面上のＰＮ
   接合部から絶縁膜の側面−ヒ端部近傍のＰＮ接合部まで
   単結晶半導体でるることを特徴とする特許請求の範囲第
   １項記載の電界効果ｉ・ランジスタ。
3. （３）第１導電形全有する半導体基板上に選択的に第１
   の絶縁膜を形成する工程と、この第１の絶縁膜の上面お
   よび側面を覆いかつ産出している前記半導体基板表面を
   覆うように半導体層を形成する工程と、この半導体層の
   少なくとも前記半導体基板表面上のＰＮ接合形成部から
   前記第１の絶縁膜の側面上端部近傍のＰＮ接合形成部ま
   でを含む表面上にゲート絶縁膜を形成する工程と、この
   ゲート絶縁膜上にゲート電極材料Ｍ全形成する工程と、
   このゲート電極材料層を方向性のめるエツチング法で加
   工することにより前記第１の絶縁膜の側面に対向する部
   分にゲート電極を形成する工程とを含むこと全特徴とす
   る電界効果トランジスタの製造方法。
4. （４）半導体層を形成する工程は、第１の絶縁膜の上面
   および側面を覆いかつ霧出している半導体基板表面を覆
   うように非晶質半導体Ｎを形成する工程と、この非晶質
   半導体層の少なくとも前記半導体基板表面上のＰＮ接合
   形成部から前記第１の絶縁膜の側面上端部近傍のＰＮ接
   合形成部までを同相エピタキシャル成長法によシ単結晶
   化する工程とを含むことを特徴とする特許請求の範囲第
   ３項記載の電界効果トランジスタの製造方法。