JPS59138367A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置特に高速φ高密度の半導体集積回
路に関する。

背景技術とその問題点 高速ＬＳＩ（大規模集積回路）において、その高速度化
及び高密度化を達成するためには、素子（例えばバイポ
ーラトランジスタ等）の縦方向及−び横方向の長さを減
少させる必要があり、そのために従来高精度のフォトリ
ソグラフィ技術を使用して素子の小形化を図ってきた。

し２かし、高速ＬＳＩにおいては更に素子の小形化によ
る高速・高密度化が望まれている。

発明の目的 本発明は、上述の点に鑑み、高密度化及び高速度化を可
能とし、且つ製造も容易である半導体装置を提供するも
のである。

発明の概要 本発明は、上記目的を達成するために下記のような構成
要件を備えた半導体装置である。

ａ、半導体基体の一生面に臨む第１導電形の第１領域。

ｂ、主面上にあり、第１領域の上に開口を有する絶縁層
。

Ｃ１開口内に絶縁層形成後にエピタキシャル形成された
半導体層。

ｄ、半導体層内の第２導電形の第２領域。

ｅ、絶縁層内に延在し、第２領域に接続する第２導電形
の半導体配線層。

ｆ、半導体層の第２領域上にある第１導電形の第３領域
。

ｇ、第３領域、配線層及び第１領域に夫々接続された電
極。

このような構造を有することにより、従来の半導体装置
よりも、より高密度化及び扁速度化を可能とする半導体
装置を得ることができる。

実施例 以下、本発明による半導体装置及びその製造方法の実施
例について図面を参照して説明する。

第１図は、本発明の一実施例な示す断面図であり、高速
１．Ｓｆ用のバイポーラトランジスタに適用した場合で
ある。

本実施例においては、第２導電形例えばＰ形のシリコン
半導体基体（１）にその−主面に臨んで第１導電形即ち
Ｎ形のコレクタ埋込層（２）を形成し、この主面上に埋
込層（２）上の一部に開口（３１を有する例えば８ｉ０
２よりなる絶縁層（４）を被着形成する。そして、この
開口（３）内に選択エピタキシャル成長法によって絶縁
層（４）の全厚さにわたるＮ形の半導体層、即ちエピタ
キシャル成長層（５）を形成し、このエピタキシャル成
長層（５）内に順次Ｎ形のコレクタ領域（６）、Ｐ形の
ペース領域（７）及びＮ形のエミッタ領域（８）を形成
する。一方、絶縁層（４）内には、Ｐ形のベース領域（
７）に接続して延在するＰ形不純物をドープした多結晶
シリコン層（以下ＤＯＰＯ８層と略す）（９）を形成す
る。このＤＯＰＯ８層（９）は、ペース配線層となるも
のであり、このときベース領域（７）のＩ）ＯＰＯ８層
（９）との接続部はＤＯＰＯ８層（９）からの不純物拡
散で高濃度領域Ｑ■となる。そして、これらのエミッタ
領域（８）、ＤＯＰＯ８層（９）及びＮ形の埋込層（２
）に夫々エミッタ電極αＤ、ペース電極（１２１及びコ
レクタ電極０３）をオーミック接続してバイポーラトラ
ンジスタ（２ｔＪｌを構成する。尚、絶縁層（４）で囲
まれたコレクタ電極取出し部（１３ａ）は、半導体層（
５）の形成時に同じ選択エピタキシャル層で形成するこ
ともできる。

第２図は、このバイポーラトランジスタ（２０１の製法
例を示す。

先ず、第２図Ａに示すようにＰ形のシリコン半導体基体
（Ｊ）の−主面にＮ形のコレクタ埋込層（２）を形成す
る。この基体（１）としては、主面が図面の０゜の面（
通常は９頭面に対して３°程度傾いている）である基体
を使用するのがよい。

次に、第２図Ｂに示すようにこの基体（１）の主面に厚
さ０．５〜１μの熱酸化膜（８ｉ０２　）による絶縁層
（４Ａ）及び厚さ０．２〜０．３μのボロンをドープし
た多結晶シリコン層、即ちＤＯＰＯ８層（９）を被着形
成して後、第２図Ｃに示すように１）ＯＰＯ８層（９）
を部分的にエツチング除去する。この場合、Ｉ）ＯＰＯ
８層（９）はＮ形の埋込層（２）の一部よりＰ形の基体
（１）にわたって延在するように形成する。

次に、第２図りに示すようにＤＯＰＯ８Ｊｄ　（９）を
被覆するように基体（１）全面に厚さ約０，３μのＣＶ
Ｄ（化学気相成長）法による８ｉ０２よりなる絶縁層（
４Ｂ）を被着形成する。

次に、第２図Ｅに示すように埋込層（２）上の所定領域
部（エミッタ、ペース及びコレクタ領域を形成すべき部
分）に対応する絶縁層（４）及びＤＯＰＯ８層（９）を
異方性エツチング例えば反応性イオンエツチング（ｆｔ
ＩＥ）を使用して選択的にエツチング除去し、埋込層（
２）に達する開口（３）を形成する。

次で、第２図Ｆに示すように例えば８ｉＨ２Ｃｇ２　十
Ｈ（Ｊ系又は８ｉＨ４＋　Ｈ（Ｊ系による選択エピタキ
シー技術を用いて開口（３）内にのみ選択的にＮ形半導
体層、即ちエピタキシャル成長層（５）を形成する。

この選択エピタキシーでは、エピタキシャル成長層（５
）は絶縁層（４）上に成長せず、単結晶シリコン従って
開口（３）に臨む埋込層（２）上のみに成長する。

次に、第２１％ｌ　Ｇに示すようにＮ形のエピタキシャ
ル成長層（５）内に例えばポロンＢをイオン注入し、そ
の後アニール処理をしてＰ形のベース領域（７）を形成
する。この活性化のためのアニール処理時においてＤＯ
ＰＯ８１ｍ　（９１に含まれる不純物の横方向拡散でＰ
形のベース領域（７）のｐｏｐｏｓ層（９）と接する部
分にＰ形の高濃度領域（１０１が形成され、この結果ペ
ース抵抗が減少する。

次に、第２図Ｈに示すように、エビタキシャル成長層（
５）上にヒ素Ａｓをドープした多結晶シリコン７ｔａｓ
を被着して後、これを拡散源としてヒ素Ａｓを拡散して
、第２図■に示すようにエミッタ領域（８）を形成する
。

なお、エミッタ領域（８）の形成としては、この他、エ
ピタキシャル成長層（５）上に多結晶シリコン層を介し
て又は介さずに、ヒ素Ａｓのイオン注入又はヒ素ガラス
等で形成することもできる。

次に、第２図Ｊに示すように絶縁層（４）を選択エツチ
ングしてＤＯＰＯ８層（９）に対応する位置にベース電
極取出し用の窓孔（■６）を、埋込層（２）に対応する
位置にコレクタ電極取出し用の窓孔０＆を夫々形成する
。しかる後、例えばアルミニウムを蒸着し、バターニン
グしてベース電極ａ力、エミッタ電極圓、コレクタ電極
０３）を形成する。斯くして第２図Ｋに示すように絶縁
層（４）の開口（３）内にコレクタ領域（６）、ベース
領域（７）及びエミッタ領域（８）か形成されて成るバ
イポーラトランジスタが得られる。

尚、第２図においてコレクタ霜１極取出し部をエピタキ
シャル層で形成するようにしてもよい。このＪｌＵ合は
、第２図Ｅの工程で開口（３）と同時にコレクタ電極取
出し７部に対応した部分の開口０８）（第２図Ｊ参照）
を形成し、両開口（３）、（Ｉ８１共に選択的にエピタ
キシャル成長層を形成する。そして開口α印のエピタキ
シャル成長層上にのみ例えばリンガラス層を形成してＩ
Ｎ拡散を行い、このリンガラス層を残して（マスクとし
７て利用して）開口（３）内のエピタキシャル成長層（
５）にベース領域を形成するようになす。以後の工程は
同じである。

このような構造のバイポーラトランジスタによＪｌば、
コレクタ埋込層（２）を廟する半導体基体（１）上ノ１
ｔ（ｈＪｔ＃？／：（Ａ内Ｋ　Ｌ）ＯＰＯ８層（９）全
形成Ｌ、コノ絶縁層（４）に設けた該埋込層（２）に達
する開口（３）内に選択エピタキシャル成長による半導
体層（５）を形成してここにコレクタ領域（６）、ベー
ス領域（７）及びエミッタ領域（８）を形成し、絶縁層
（４）内のＩＪＯＰＯ８層（９）を通じてベース電極を
取出すように構成したことにより、極めて小形のバイポ
ーラトランジスタ素子か得られる。しかもトランジスタ
素子間の分離は絶縁層（４）によってなされるので、そ
の分離も小さい面積で可能となる。またトランジスタ素
子の実際の動作に寄与する領域（コレクタ、ベース、エ
ミッタ）が絶縁層の開口内に設けられ、その領域の側壁
がほぼ垂直に形成されるためにコレクタ、ベース面積が
大巾に減少し、特性が向上する。また、製造に際しても
ベース領域（７）及びエミッタ領域（８）が所謂セルフ
ァラインにより形成でき、且つベース電極取出用の窓孔
α６）あるいはコレクタ電極取出用の窓孔０８）も容易
に形成できる。従って、超高密度・高速のバイポーラＬ
ＳＩを提供することが可能となる。

第３図は他の実施例を示す断面図であり、第１図と同様
に＾速ＬＳＩ用のバイポーラトランジスタに適用した場
合である。

本実施例においては、例えばＰ形のシリコン半導体基体
（１）に、その−主面に臨んでＮ形のコレクタ埋込層（
２）を形成し、この主面上において埋込層（２）上の一
部に開口（３）を有する例えばＳ　ｉ　０２よりなる絶
縁層（４）を被着形成する。そして、この開口（３）内
に選択エピタキシャル成長法によって絶縁層の厚みと同
程度かそれより薄いエピタキシャル成長層（５）を形成
し、更に開口（３）と絶縁層（４）上に同時にエピタキ
シャル成長させ、絶縁層（４）上にベース配線層となる
Ｐ形のＤＯＰＯ８層（９）を形成し、また開口（３）内
のエピタキシャル成長層（５）にＮ形のコレクタ領域（
６）、Ｐ形のベース領域（７）及びＮ形のエミッタ領域
（８）を形成する。ＤＯＰＯ８層（９）の表面は絶縁層
（４）で被覆する。そして、これらのエミッタ領域（８
）、ＤＯＰＯ８／曽（９）及びＮ形の埋込Ｉ曽（２）に
夫々エミッタ電析（Ｉｌｌ、ベース電極（１２＋及びコ
レクタ電極（１３）をオーミック接続してバイポーラト
ランジスタｃ！Ｄを構成する。

第４図はこのバイポーラトランジスタｆ２１）の製法例
を示す。

先ず、第４図Ａに示すように結晶面が（９）のＰ形シリ
コン半導体基体（１１の一主面にＮ形のコレクタ埋込層
（２１を形成する。次で第４図Ｂに示すようにこの基体
（１）の表面に厚さ０８〜１μイ￥吸の熱酸化膜（５ｉ
０２　）よりなる絶縁層（４Ａ）を被着形成して後、第
４図Ｃに示すように埋込層（２）上の所定領域部に対応
する絶縁層（４Ａ）を例えば反応性イオンエツチング（
）ＬＩＥ）により選択的にエツチング除去し、埋込層（
２）に達する開口（３）を形成する。

次に、第４図りに示すように開口（３）内にのみ例えば
８ｉＨ４（又は５ｉＨ２ＣＱ□）＋ＨＣＱ系による選択
エピタキシー技術を用いて絶縁層（４Ａ）の厚さと同程
度かそれより薄いＮ形のエピタキシャル成長層（５ａ）
を形成し、次いでＨＣｌの供給を止めて連続してＳｉＨ
４による厚さ０．２〜０．３μのＮ形のエピタキシャル
成長を行う。この第２のエピタキシャル成長によって第
４図Ｅに示すように単結晶である開口（３）内のｉ４１
のエピタキシャル成長層（５ａ）の上にはＮ形の単結晶
シリコン（５ｂ）が成長し、絶縁層（４）上には多結晶
シリコン（９）か成長する。

なお、最初から５ｉｌ（４のみを使用して成長させるこ
ともできるか、上述の方法の方が多結晶シリコン層（９
′）を薄くすることができる。なお、第４図Ｅは一１ｉ
晶シリコン（９′）をバターニングした後の状態を示す
。

次に、第４図Ｆに示すように開口（３）内のエピタキシ
ャル成長層（５）上にそのベース部（本来の動作領域）
に対応する部分にフォトレジスト層α滲を被着し、これ
をマスクとして非動作領域のベース部及び多結晶シリコ
ン（９′）にＰ形の不純物例えばボロンをイオン注入す
る。次に、第４図Ｇに示すようにフォトレジスト層（１
４１を除去して、全面にボロンをイオン注入し、ベース
領域（７）及びこれより延長してベース配線となるＰ形
のＤＯＰＯ８層（９）を形成する。なお、この第４図Ｇ
の工程と上述の第４図Ｆの工程は順序を逆にしてもよい
。

次に、第４図Ｈに示すようにエミッタ領域となる部分以
外の部分を５ｉ０２よりなる絶縁層（４Ｂ）で覆った後
、Ｎ形の不純物例えばヒ系をイオユ′注入してＮ形のエ
ミッタ領域（８）を形成する。

然る後、第４図１に示すように電極取出用の窓開けを行
った後、ベース電極α２、エミッタ電極αＤ、コレクタ
電極（１３ｉを形成して目的のバイポーラトランジスタ
（２１）を１〜トる。

この第２の実施例に基づくバイポーラトランジスタ（２
Ｂは、第１実施例のバイポーラトランジスタ（２０１と
比べて、素子の所要面積が−回り大きくなるが、より安
定なトランジスタを得ることができる。

また、実験結果にｌれば、コレクターベース間の耐圧は
充分であった。

応用例 上述の実施例においては、バイポーラトランジスタにつ
いて説明したか、本発明はこれらの実施例に限られるこ
となく例えば第５図の縦形接合型電界効果トランジスタ
、第６図の接合型電界効果トランジスタ、第７図の相補
形の絶縁ゲート型電界効果トランジスタにも夫々適用す
ることができる。即ち第５図の縦形接合型電界効果トラ
ンジスタは、第１導電形例えばＮ形の高濃度埋込層４３
＋１を有する第２導電形即ちＰ形の半導体基体（３力上
にＰ形のＤ０１’０８層（３３１を内在した例えば５１
０２による絶縁層（財）を形成し、この絶縁層（３４）
に複数の開口６５）を形成して各開口５５１１内に選択
エピタキシー技術により夫々チャンネルとなるＮ形のエ
ピタキシャル層０（ｉ）を形成する。そして、各Ｎ形の
エピタキシ１°ル層１３６）の上面にＮ形の高濃度層（
３７１を介して共通のエミッタ電極（ハ）を被着形成し
、また、埋込層（３１１の一端に接続するドレイン電極
０９を形成し、更にＤＯＰＯ８層（転））をゲート領域
として之にゲート電極（４（２）を形成して構成する。

この構成では高耐圧部とチャンネル部が独立に形成でき
るので高耐圧の縦形接合型電界効果トランジスタが容易
に得られる。

第６図の接合型電界効果トランジスタは、第５図にお〜
・てそのチャンネル部分を１つだけにして構成した場合
に対応する。従って、第５図と対応する部分には同一符
号を付して重複説明を省略する。この構成ではチャンネ
ル長ｅかゲート領域であるＤＯＰＯ８ＩＫ　Ｃ１３＋の
ノＷさで決定されるので、極めてチャンネル長の短かい
接合型電界効果トランジスタが得られる。通常横形の接
合型布、界効果トランジスタではチャンネル長として１
μが限界であるが、第６図の場合にはそれ以下の短か〜
・チャンネル長が得られる。

第７図の相補形の絶縁ゲート型電界効果トランジスタに
おいては、例えばＰ形の半導体基体Ｉ５】１上にＤＯＰ
Ｏ８層曽を内在した絶縁層−にＤＯＰＯ８）貧Ｃ）２１
を挾むように２つの開口６４）及びＩ５艶を形成する。

そして、一方の開口６４）内に拡散（又はイオン注入）
及び上述の選択エピタキシー技術を用いてＮ形ソース領
域Ｃ５６１，Ｐ形チャンネル領域６７）及びＮ形ドレイ
ン領域（５８）を形成し、また１）ｏｐｏｓ層５２１の
チャンネル領域（５７）と接する面を酸化してなるゲー
ト酸化膜の翅を形成してＮチャンネルの絶縁ゲート型電
界効果トランジスタ（Ｎ−ＭＯＳ）を形成する。同様に
して他方の開口（５５１内にはＮ形の分離領域（６０）
を介してＰ形ソース領域旬、Ｎ形チャンネル領域姉及び
Ｐ形ドレイン領域−を形成し、そのＤＯＰＯ８層（５つ
のチャンネル領域Ｉ２１と接する面を酸化してゲート酸
化膜Ｉ４１を形成してＰチャンネルの絶縁ゲート型電界
効果トランジスタ（Ｐ−ＭＯＳ）を形成する。そして、
ＤＯＰＯ８層（５２１を共通ゲート電極とし、両トラン
ジスタの夫々のドレイン領域６枠及び關を例えばアルミ
ニウム配線層で接続して構成する。なお、ゲート電極及
び両ソース領域０す、■の端子導出は図示せさるも他部
において行なわれる。この構成では絶縁層の膜厚内に両
トランジスタが構成されるので、高密度化に適した相補
形の絶縁ゲート型電界効果トランジスタが得られる。

発明の効果 本発明の半導体装置によれば、半導体基体上の絶縁層の
開口内に選択エピタキシャル成長による半導体領域を形
成し、この半導体領域内にコレクタ、ベース及びエミッ
タを形成しているので、超小型のトランジスタ素子が得
られる。そして、絶縁層内には不純物ドープの多結晶シ
リコン即ち半導体配線層が延在し、この半導体配線層が
ベースに接続されるのでベースの％Ｌ電極取出も容易で
ある。

捷たコレクタの電極取出しも基体に形成した埋込層を通
じてなされるので容易である。また、トランジスタ素子
間は絶縁層で分離されるので、所謂素子間分離は小面積
で済む。さらに、製造に際しても、絶縁層の開口内の半
導体領域に対するベース、エミッタ拡散がセルファライ
ンで行なわれるので容易且つ正確にベース、エミッタを
形成できる。従って、超高密度、＾速の半導体装置を得
る、ことができる。

【図面の簡単な説明】

第１図は、本発明の第１実施例を示す断面図、第２図Ａ
−には第１実施例の工程順の断面図、第３図は第２実施
例を示す断面図、第４図Ａ〜工は第２実施例の工程順の
断面図、第５図〜第７図は応用例の説明に供する断面図
である。 （１）は半導体基体、（２）は埋込層、（３）は開口、
（４）は８　ｉ　０２よりなる絶＃層、（５）は半導体
層であるエピタキシャル成長層、　（６１はコレクタ領
Ｍ、（７１はベース領域、（８）はエミッタ領域、（９
）は半導体配線層でア７）　ＤＯＰＯ８層、（Ｉ１１ハ
１　ミッタ電Ｑ、Ｑ２１　ハヘ−ｙ。 電極、（１３１はコレクタ電極である。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 半導体基体の一主面忙臨む第１導電形の第１領域と、上
   記主面上にあり上記第１領域の上圧開口を有する絶縁層
   と、該開口内に上記絶縁層形成後にエピタキシャル形成
   された半導体層と、該半導体層内の第２導電形の第２領
   域と、上記絶縁層内に延在し、上記第２領域に接続する
   第２導電形の半導体配線層と、上記半導体層の上記紀２
   領域上にある第１導電形の第３領域と、該第３領域、上
   記配線層及び上記第１領域に夫々接続された電極を有す
   る半導体装置。