JPS63140581A - 縦型ｍｏｓトランジスタ - Google Patents
縦型ｍｏｓトランジスタInfo
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- JPS63140581A JPS63140581A JP61287322A JP28732286A JPS63140581A JP S63140581 A JPS63140581 A JP S63140581A JP 61287322 A JP61287322 A JP 61287322A JP 28732286 A JP28732286 A JP 28732286A JP S63140581 A JPS63140581 A JP S63140581A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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-
- H—ELECTRICITY
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- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高密度化に適した微細な縦型ＭＯＳトランジ
スタの基本構造に関するものである。
スタの基本構造に関するものである。
従来、半導体素子すなわちＶＬＳＩＯＬＳＩ化への要求
は主として半導体素子の微細技術によって満たされてき
た。しかし近年、平面的な微細化には、はぼ限界が見え
始めており、リソグラフィー技術に突破（ブレークスル
ー）を期待するだけではなく、半導体素子の構造上の工
夫によって高密度化を押し進める動きが活発である。
は主として半導体素子の微細技術によって満たされてき
た。しかし近年、平面的な微細化には、はぼ限界が見え
始めており、リソグラフィー技術に突破（ブレークスル
ー）を期待するだけではなく、半導体素子の構造上の工
夫によって高密度化を押し進める動きが活発である。
第５図および第６図は、このような高集積化の旗手であ
るダイナミックＲＡＭの基本セルとして言わばその究極
の姿として提案されたクロスポイントセルを示す平面図
および断面図（第５図の■−■線断面図）であり、その
中で、スイッチング用トランジスタとしてシリコン基板
に掘りつけた穴の壁面をチャネル領域として用いる縦形
トランジスタが描かれている。
るダイナミックＲＡＭの基本セルとして言わばその究極
の姿として提案されたクロスポイントセルを示す平面図
および断面図（第５図の■−■線断面図）であり、その
中で、スイッチング用トランジスタとしてシリコン基板
に掘りつけた穴の壁面をチャネル領域として用いる縦形
トランジスタが描かれている。
なお、上記クロスポイントセルとしては、［シャー（Ａ
、Ｈ，５ｈａｈ）他、アイ・ニス・ニス・シー・シー（
ＩＳＳＣＣ） ８６ 講演番号ＦＡＭ１９．５．１９
８６年２月」に記載されたものがある。
、Ｈ，５ｈａｈ）他、アイ・ニス・ニス・シー・シー（
ＩＳＳＣＣ） ８６ 講演番号ＦＡＭ１９．５．１９
８６年２月」に記載されたものがある。
第５図および第６図において、ｌはドレインおよびビッ
ト線としてのｎ゛拡散層、２はワード線としての多結晶
シリコン、３は溝、４は分離酸化膜、５はスイッチング
トランジスタのチャネル部、６はゲート酸化膜、７はソ
ースとしての埋込みコンタクト、８は多結晶シリコン記
憶電極、９はキャパシタ酸化膜、１０はゲート電極、１
１はｐ゛基板ある。また、寸法Ｗ１＝２．６μｍ、Ｗ２
＝３．４μｍである。
ト線としてのｎ゛拡散層、２はワード線としての多結晶
シリコン、３は溝、４は分離酸化膜、５はスイッチング
トランジスタのチャネル部、６はゲート酸化膜、７はソ
ースとしての埋込みコンタクト、８は多結晶シリコン記
憶電極、９はキャパシタ酸化膜、１０はゲート電極、１
１はｐ゛基板ある。また、寸法Ｗ１＝２．６μｍ、Ｗ２
＝３．４μｍである。
次に、このように構成された半導体記憶装置の問題点を
抽出するためにその製造工程について説明する。第７図
（ａｌにおいて、１１は高濃度ｐ形（１００）基板、１
２は低濃度ｐ形（１００）！ピタキシャル成長層、１３
はイオン注入による高濃度ｎ膨拡散層、１４はフィール
ド分離酸化膜、１５はリアクティブイオンエツチングに
よって掘られた溝、１６は厚さ１５ｎｍの薄いゲート酸
化膜（ＳｉＯｚ）である。
抽出するためにその製造工程について説明する。第７図
（ａｌにおいて、１１は高濃度ｐ形（１００）基板、１
２は低濃度ｐ形（１００）！ピタキシャル成長層、１３
はイオン注入による高濃度ｎ膨拡散層、１４はフィール
ド分離酸化膜、１５はリアクティブイオンエツチングに
よって掘られた溝、１６は厚さ１５ｎｍの薄いゲート酸
化膜（ＳｉＯｚ）である。
第７図（′ｂ）は、溝１５がｎ＋多結晶′シリコン１７
で中途まで埋め込まれたことを示す。この後、上部から
酸化膜をエツチングすると、多結晶シリコン１７の表面
より若干深くエツチングされた隙間１８が形成される。
で中途まで埋め込まれたことを示す。この後、上部から
酸化膜をエツチングすると、多結晶シリコン１７の表面
より若干深くエツチングされた隙間１８が形成される。
次に第７図（Ｃ）に示すように、上記隙間１８を有する
多結晶シリコン１７に薄い多結晶シリコンが堆積され、
多結晶シリコン１７と壁との隙間１８が埋まる。その他
の領域に付着した上記薄い多結晶シリコンは等方性エツ
チングで除去される。
多結晶シリコン１７に薄い多結晶シリコンが堆積され、
多結晶シリコン１７と壁との隙間１８が埋まる。その他
の領域に付着した上記薄い多結晶シリコンは等方性エツ
チングで除去される。
最後に、第７図（ｄ）に示すように、ゲート酸化膜１９
およびゲート電極２０が形成されることにより、縦形Ｍ
ＯＳトランジスタと縦形キャパシタとの半導体記憶装置
が形成される。
およびゲート電極２０が形成されることにより、縦形Ｍ
ＯＳトランジスタと縦形キャパシタとの半導体記憶装置
が形成される。
次に、上記半導体記憶装置の構造上および製造工程上の
問題点を説明する。上記半導体記憶装置においては、埋
め込まれた多結晶シリコン１７の表面と主表面との差が
縦形ＭＯＳトランジスタのチャネル長となり、多結晶シ
リコン１７のエツチングをきわめて精密に制御しなけれ
ばならない。
問題点を説明する。上記半導体記憶装置においては、埋
め込まれた多結晶シリコン１７の表面と主表面との差が
縦形ＭＯＳトランジスタのチャネル長となり、多結晶シ
リコン１７のエツチングをきわめて精密に制御しなけれ
ばならない。
また、そのチャネル領域のドーピングは、エピタキシャ
ル成長時の下層からのオートドーピングと後熱処理時の
下層からの拡散に著しく影響され、ＭＯＳ）ランジスタ
特性の均一性、再現性に重大な影響を与えている。
ル成長時の下層からのオートドーピングと後熱処理時の
下層からの拡散に著しく影響され、ＭＯＳ）ランジスタ
特性の均一性、再現性に重大な影響を与えている。
さらに、面方位の異なる壁面をチャネル領域とするため
、しきい値電圧の不均一の原因となっており、さらに薄
い多結晶シリコンを堆積し、ｎ゛多結晶シリコン１７と
壁面を埋めた後、これをＣＦ４でプラズマエツチングす
るため、チャネルとなる半導体面に結晶欠陥が発生し、
トランジスタ特性全体が劣化されることになる。
、しきい値電圧の不均一の原因となっており、さらに薄
い多結晶シリコンを堆積し、ｎ゛多結晶シリコン１７と
壁面を埋めた後、これをＣＦ４でプラズマエツチングす
るため、チャネルとなる半導体面に結晶欠陥が発生し、
トランジスタ特性全体が劣化されることになる。
さらに、構造的に見て、この半導体記憶装置において更
に素子間隔を縮めると、一方のトランジスタからこのト
ランジスタに隣接する他方の記憶用のキャパシタへのチ
ャージングが生じることがあり、誤動作の原因となって
しまう。
に素子間隔を縮めると、一方のトランジスタからこのト
ランジスタに隣接する他方の記憶用のキャパシタへのチ
ャージングが生じることがあり、誤動作の原因となって
しまう。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、上記構造上および製造工程上の
問題がすべて解決された縦型ＭＯＳトランジスタを提供
することにある。
の目的とするところは、上記構造上および製造工程上の
問題がすべて解決された縦型ＭＯＳトランジスタを提供
することにある。
〔問題点を解決するための手段〕
このような目的を達成するために本発明は、半導体基板
と、この半導体基板の表面に形成されたソース・ドレイ
ン領域としての高濃度第１導電形の第１の領域と、半導
体基板上に形成された絶縁層と、絶縁層と第１の領域の
少なくとも一部とをエツチングして形成された穴部の壁
面および底面に沿って形成された第１導電形の第２の領
域と、この第２の領域から連続して絶縁層上に形成され
た高濃度第１導電形の第３の領域と、第２の領域および
第３の領域の表面に形成されたゲート絶縁膜と、このゲ
ート絶縁膜上の第２の領域の部分に導電物質を埋め込む
ことにより形成されたゲート電極とをトランジスタに有
するようにしたものである。
と、この半導体基板の表面に形成されたソース・ドレイ
ン領域としての高濃度第１導電形の第１の領域と、半導
体基板上に形成された絶縁層と、絶縁層と第１の領域の
少なくとも一部とをエツチングして形成された穴部の壁
面および底面に沿って形成された第１導電形の第２の領
域と、この第２の領域から連続して絶縁層上に形成され
た高濃度第１導電形の第３の領域と、第２の領域および
第３の領域の表面に形成されたゲート絶縁膜と、このゲ
ート絶縁膜上の第２の領域の部分に導電物質を埋め込む
ことにより形成されたゲート電極とをトランジスタに有
するようにしたものである。
本発明においては、均一性と再現性に優れ且つ高密度な
縦型ＭＯＳトランジスタを得ることができる。
縦型ＭＯＳトランジスタを得ることができる。
本発明に係わる縦型ＭＯＳトランジスタの一実施例を第
１図に示す。第１図において、２１は単結晶の（１００
）面を主面とするシリコン基板、２２は砒素を高濃度に
ドープした第１の領域としての拡散層、２３は厚さ１μ
ｍの絶縁層としてのＳｉｎ、層であり、Ｓｉｎ、層２３
は反応性イオンエツチングによってほぼ垂直な壁面を有
する穴状に加工されている。この穴の加工はシリコン基
板２１にまで及び、拡散層２２が壁面として露出してい
る。
１図に示す。第１図において、２１は単結晶の（１００
）面を主面とするシリコン基板、２２は砒素を高濃度に
ドープした第１の領域としての拡散層、２３は厚さ１μ
ｍの絶縁層としてのＳｉｎ、層であり、Ｓｉｎ、層２３
は反応性イオンエツチングによってほぼ垂直な壁面を有
する穴状に加工されている。この穴の加工はシリコン基
板２１にまで及び、拡散層２２が壁面として露出してい
る。
また、２４はこの壁面に沿って堆積されたアモルファス
シリコン層が６００℃程度のアニールによって拡散層２
２に接した領域から結晶性をひろってエピタキシャルに
再結晶成長させられた第２の領域としての単結晶シリコ
ン層である。２５は後述するゲート電極２７をマスクに
イオン注入された高濃度砒素によってｎ型にドープされ
た第３の領域であり、この活性化の熱処理時に拡散層２
２から不純物が単結晶シリコン層２４へ拡散し、同じく
ｎ型領域２８が形成されている。２６はゲート絶縁膜と
してのゲート酸化膜、２７は多結晶シリコン又はシリサ
イド材料によるゲート電極である。
シリコン層が６００℃程度のアニールによって拡散層２
２に接した領域から結晶性をひろってエピタキシャルに
再結晶成長させられた第２の領域としての単結晶シリコ
ン層である。２５は後述するゲート電極２７をマスクに
イオン注入された高濃度砒素によってｎ型にドープされ
た第３の領域であり、この活性化の熱処理時に拡散層２
２から不純物が単結晶シリコン層２４へ拡散し、同じく
ｎ型領域２８が形成されている。２６はゲート絶縁膜と
してのゲート酸化膜、２７は多結晶シリコン又はシリサ
イド材料によるゲート電極である。
次に、本装置の構造の利点について述べるために、基本
的な製作工程について第２図を用いて説明する。まず、
写真製版によって選択された領域に砒素が５０ｋｅＶで
２Ｘ１０”７ｃｍ”イオン注入され、活性化のための熱
処理がほどこされ、拡散層２２が形成される（第２図（
ａ））。
的な製作工程について第２図を用いて説明する。まず、
写真製版によって選択された領域に砒素が５０ｋｅＶで
２Ｘ１０”７ｃｍ”イオン注入され、活性化のための熱
処理がほどこされ、拡散層２２が形成される（第２図（
ａ））。
次に、減圧ＣＶＤ法で厚さ１μｍの５ｉＯｚ層２３が形
成される（第２図（ｂ））。
成される（第２図（ｂ））。
次に、Ｓｉｎ、層２３と下地砒素ドーピング層である拡
散層２２とが同時にエツチングされ、はぼ垂直な壁面が
形成される（第２図（Ｃ））。
散層２２とが同時にエツチングされ、はぼ垂直な壁面が
形成される（第２図（Ｃ））。
次に、減圧ＣＶＤ法で多結晶シリコン層が２０００人の
厚みにウェハ全面に堆積され、それに続く斜めからのＳ
ｉイオン注入（５０ｋｅＶ、５ｘ１０ ”／ ｃ ｍ２
）でアモルファス化されアモルファスシリコン層２９と
なる。この状態から６００℃で８時間の熱処理を行なう
と、アモルファスシリコン層２９は下地の砒素拡散層２
２で単結晶シリコンの結晶性をひろって壁面を上方へエ
ピタキシャル成長し、ＳｉＯ□層２３層厚３近傍では単
結晶シリコン層２４となる（第２図（ｄ））。
厚みにウェハ全面に堆積され、それに続く斜めからのＳ
ｉイオン注入（５０ｋｅＶ、５ｘ１０ ”／ ｃ ｍ２
）でアモルファス化されアモルファスシリコン層２９と
なる。この状態から６００℃で８時間の熱処理を行なう
と、アモルファスシリコン層２９は下地の砒素拡散層２
２で単結晶シリコンの結晶性をひろって壁面を上方へエ
ピタキシャル成長し、ＳｉＯ□層２３層厚３近傍では単
結晶シリコン層２４となる（第２図（ｄ））。
次に、１０００℃、ドライ０□中で酸化し、厚さ２００
人のゲート酸化膜２６を形成する（第２図（ｅ））。
人のゲート酸化膜２６を形成する（第２図（ｅ））。
最後に、燐をドープした多結晶シリコンを堆積し、バタ
ーニングあるいはエッチバックによって形状を成形して
ゲート電極２７とした後、矢印３０で示すように砒素イ
オンを注入して表面層をｎ型領域２５とする。適当な熱
処理によって、砒素は、Ｓｉｎ、層２３の壁面上で単結
晶化されたシリコン層２８の両側へ拡散し、拡散部分は
ソース・ドレインＳＩ ｂｉとなる。
ーニングあるいはエッチバックによって形状を成形して
ゲート電極２７とした後、矢印３０で示すように砒素イ
オンを注入して表面層をｎ型領域２５とする。適当な熱
処理によって、砒素は、Ｓｉｎ、層２３の壁面上で単結
晶化されたシリコン層２８の両側へ拡散し、拡散部分は
ソース・ドレインＳＩ ｂｉとなる。
上記製作工程で明らかなように、この縦型ＭＯＳトラン
ジスタでは、チャネル長がＳｉＯ□層２３層厚３で決定
され、穴のエツチングの不均一は特性に影響しない。例
えば、第１図と第２図ｆｆｌを比較した場合、穴の深さ
は異なるが、ＳｉＯ□層２３層厚３を同一にすればチャ
ネル長は同一であり、特性には穴の深さは影響しない。
ジスタでは、チャネル長がＳｉＯ□層２３層厚３で決定
され、穴のエツチングの不均一は特性に影響しない。例
えば、第１図と第２図ｆｆｌを比較した場合、穴の深さ
は異なるが、ＳｉＯ□層２３層厚３を同一にすればチャ
ネル長は同一であり、特性には穴の深さは影響しない。
また、この縦型ＭＯＳトランジスタは、下面をＳｉｎ、
層２３の壁面とするＳ ＯＩ （Ｓｉｌｉｃｏｎ ｏ
ｎＩｎｓｕｌａｔｏｒ）デバイスであり、隣接するＭＯ
Ｓトランジスタとの分離に関しては一切の問題を生じな
いという特徴を有している。従って、スイッチングトラ
ンジスタとしてダイナミックＲＡＭのメモリセルに応用
すれば、均一性の良さと再現性の良さに加えて、高密度
化が達成できる。
層２３の壁面とするＳ ＯＩ （Ｓｉｌｉｃｏｎ ｏ
ｎＩｎｓｕｌａｔｏｒ）デバイスであり、隣接するＭＯ
Ｓトランジスタとの分離に関しては一切の問題を生じな
いという特徴を有している。従って、スイッチングトラ
ンジスタとしてダイナミックＲＡＭのメモリセルに応用
すれば、均一性の良さと再現性の良さに加えて、高密度
化が達成できる。
第３図は、この縦型ＭＯＳトランジスタをダイナミック
ＲＡＭのメモリセルに応用した場合の一例を示す。また
、第４図は穴の片面だけを用いて縦型ＭＯＳトランジス
タとした場合を示す。なお第３図、第４図において第１
図と同一部分又は相当部分には同一符号が付しである。
ＲＡＭのメモリセルに応用した場合の一例を示す。また
、第４図は穴の片面だけを用いて縦型ＭＯＳトランジス
タとした場合を示す。なお第３図、第４図において第１
図と同一部分又は相当部分には同一符号が付しである。
なお、上記実施例では穴形状の場合について示したが、
溝形状であっても本発明は適用でき、同様の効果を奏す
る。この穴形状又は溝形状の壁面の角度は主面に対して
６０〜９０度あればよい。
溝形状であっても本発明は適用でき、同様の効果を奏す
る。この穴形状又は溝形状の壁面の角度は主面に対して
６０〜９０度あればよい。
また、ゲート電極２７は多結晶シリコンから成るとした
が、シリサイド材料により形成してもよい。
が、シリサイド材料により形成してもよい。
以上説明したように本発明は、絶縁層と第１の領域の少
な（とも一部とをエツチングして形成された穴部の壁面
および底面に沿って第１導電形の第２の領域を形成した
ことにより、チャネル長が絶縁層の厚みのみで決定され
るようになり、特性の均一性および再現性が良いという
効果がある。
な（とも一部とをエツチングして形成された穴部の壁面
および底面に沿って第１導電形の第２の領域を形成した
ことにより、チャネル長が絶縁層の厚みのみで決定され
るようになり、特性の均一性および再現性が良いという
効果がある。
また、チャネルの下面が絶縁層であることにより、隣接
するトランジスタとは完全に分離されるので、高密度に
できるという効果もある。
するトランジスタとは完全に分離されるので、高密度に
できるという効果もある。
第１図は本発明に係わる縦型ＭＯＳトランジスタの一実
施例を示す断面図、第２図は第１図のトランジスタと同
様の構造のものの製作工程を示す断面図、第３図は第１
図の縦型ＭＯ３Ｉ−ランジスタをダイナミックＲＡＭの
メモリセルに応用した場合を示す断面図、第４図は穴又
は溝の片面だけを用いた縦型ＭＯ３Ｉ−ランジスタを示
す断面図、第５図および第６図は従来の縦型ＭＯＳトラ
ンジスタを示す平面図および断面図、第７図は従来の縦
型ＭＯ３Ｉ−ランジスタの製作工程を示す断面図である
。 ２１・・・シリコン基板、２２・・・拡散層、２３・・
・５ｉＱｚ層、２４・・・単結晶シリコン層、２５．２
８・・・ｎ型領域、２６・・・ゲート酸化膜、２７・・
・ゲート電極。
施例を示す断面図、第２図は第１図のトランジスタと同
様の構造のものの製作工程を示す断面図、第３図は第１
図の縦型ＭＯ３Ｉ−ランジスタをダイナミックＲＡＭの
メモリセルに応用した場合を示す断面図、第４図は穴又
は溝の片面だけを用いた縦型ＭＯ３Ｉ−ランジスタを示
す断面図、第５図および第６図は従来の縦型ＭＯＳトラ
ンジスタを示す平面図および断面図、第７図は従来の縦
型ＭＯ３Ｉ−ランジスタの製作工程を示す断面図である
。 ２１・・・シリコン基板、２２・・・拡散層、２３・・
・５ｉＱｚ層、２４・・・単結晶シリコン層、２５．２
８・・・ｎ型領域、２６・・・ゲート酸化膜、２７・・
・ゲート電極。
Claims (4)
- （１）半導体基板と、この半導体基板の表面に形成され
たソース・ドレイン領域としての高濃度第１導電形の第
１の領域と、前記半導体基板上に形成された絶縁層と、
前記絶縁層と前記第１の領域の少なくとも一部とをエッ
チングして形成された穴部の壁面および底面に沿って形
成された第１導電形の第２の領域と、この第２の領域か
ら連続して前記絶縁層上に形成された高濃度第１導電形
の第３の領域と、前記第２の領域および第３の領域の表
面に形成されたゲート絶縁膜と、このゲート絶縁膜上の
第２の領域の部分に導電物質を埋め込むことにより形成
されたゲート電極とを有することを特徴とする縦型ＭＯ
Ｓトランジスタ。 - （２）導電物質は多結晶半導体又はシリサイド材料であ
ることを特徴とする特許請求の範囲第１項記載の縦型Ｍ
ＯＳトランジスタ。 - （３）半導体基板は単結晶シリコンから成り、第３の領
域はアモルファスシリコンから成ることを特徴とする特
許請求の範囲第１項記載の縦型ＭＯＳトランジスタ。 - （４）穴部の壁面の角度は主面に対して６０度〜９０度
であることを特徴とする特許請求の範囲第１項記載の縦
型ＭＯＳトランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61287322A JPH088357B2 (ja) | 1986-12-01 | 1986-12-01 | 縦型ｍｏｓトランジスタ |
| US07/127,138 US4845537A (en) | 1986-12-01 | 1987-12-01 | Vertical type MOS transistor and method of formation thereof |
| US07/341,596 US5017504A (en) | 1986-12-01 | 1989-04-21 | Vertical type MOS transistor and method of formation thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61287322A JPH088357B2 (ja) | 1986-12-01 | 1986-12-01 | 縦型ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63140581A true JPS63140581A (ja) | 1988-06-13 |
| JPH088357B2 JPH088357B2 (ja) | 1996-01-29 |
Family
ID=17715858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61287322A Expired - Lifetime JPH088357B2 (ja) | 1986-12-01 | 1986-12-01 | 縦型ｍｏｓトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4845537A (ja) |
| JP (1) | JPH088357B2 (ja) |
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- 1986-12-01 JP JP61287322A patent/JPH088357B2/ja not_active Expired - Lifetime
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- 1987-12-01 US US07/127,138 patent/US4845537A/en not_active Expired - Fee Related
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