JP5248819B2

JP5248819B2 - トランジスタ及びその製造方法

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Publication number: JP5248819B2
Application number: JP2007204374A
Authority: JP
Inventors: 恩貞尹; 成泳李; 旻相金; 成▲文▼ 金; 慧珍趙
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-08-07
Filing date: 2007-08-06
Publication date: 2013-07-31
Anticipated expiration: 2027-08-06
Also published as: JP2008042209A

Description

本発明は、トランジスタ及びその製造方法に関し、詳しくは、不揮発性メモリ装置、及びその製造方法に関する。

フィールドエフェクトトランジスタ（Ｆｉｅｌｄｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒｓ：ＦＥＴｓ）は、メモリ装置に広範囲に用いられる。このようなフィールドエフェクトトランジスタとして金属酸化物半導体（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴｓ：ＭＯＳＦＥＴｓ）及びフローティングゲートトランジスタのような多様な例がある。典型的なフローティングゲートフィールドエフェクトトランジスタは、互いに離隔されたソース／ドレイン領域、それらの間のアクティブ領域、及びトンネル酸化膜、前記トンネル酸化膜上のチャージ保有膜、フローティングゲート膜上の絶縁膜、及び絶縁膜上のコントロールゲート膜を含むゲート構造物を含む。

限定された空間を用いてメモリ能力を増加させようとする努力が続けられてきた。それに応じて、メモリセルのサイズは減少してきた。また、セル構造物はウエハ領域を効果的に用いるために次第に積層型のセル構造物を適用するようになった。

本発明の目的は、垂直積層構造を有して高集積を効果的に達成しうるトランジスタを提供することにある。
本発明の他の目的は、上記のトランジスタの製造方法を提供することにある。

請求項１記載のトランジスタによると、基板上に位置する第１及び第２垂直オーバーラップソース／ドレイン対と、前記第１及び第２垂直オーバーラップソース／ドレイン対の間で延長する第１及び第２垂直チャンネル領域と、それぞれ前記第１及び第２垂直オーバーラップソースドレイン領域の間で前記第１及び第２垂直チャンネル領域と隣接するように位置する第１及び第２絶縁領域と、前記第１及び第２垂直チャンネル領域上に形成される第１及び第２ゲート絶縁体と、前記第１及び第２ゲート絶縁体の間に形成されるゲート電極と、を備える。前記第１及び第２垂直チャンネル領域は、前記オーバーラップソース/ドレイン領域のエッジ部分と隣接することができる。

トランジスタは、前記第１及び第２チャンネル拡張領域対のオーバーラップされる前記ソース／ドレイン領域、及び隣接する前記第１及び第２垂直チャンネル領域の間に位置する第１及び第２チャンネル拡張領域を更に有することができる。
前記第１及び第２ゲート絶縁体は、前記ゲート電極の第１及び第２側壁表面、及び底表面の形状にしたがって形成される絶縁膜の反対側に位置する第１及び第２部分を含むことができる。トランジスタは、前記絶縁膜及び前記ゲート電極の下に位置する絶縁領域を更に有することができる。前記第１及び第２ゲート絶縁体にはそれぞれ二つの絶縁膜の間に位置するチャージトラップ膜を有することができる。

前記トランジスタは、前記第１及び第２ソース／ドレイン領域対の上側に位置する第３及び第４ソース／ドレイン領域と、前記第３及び第４ソース／ドレイン領域対で延長する第３及び第４垂直チャンネル領域と、基板上に位置する第１及び第２垂直オーバーラップソース／ドレイン対と、前記第１及び第２垂直オーバーラップソース／ドレイン対の間で延長する第１及び第２垂直チャンネル領域と、それぞれの前記第１及び第２垂直オーバーラップソース／ドレイン領域の間で前記第１及び第２垂直チャンネル領域と隣接するように位置する第１及び第２絶縁領域と、前記第１及び第２垂直チャンネル領域上に形成される第１及び第２ゲート絶縁体と、前記第３及び第４垂直チャンネル領域上に位置する第３及び第４ゲート絶縁体と、前記第１ゲート電極の上側に位置し、前記第３及び第４ゲート絶縁体の間に延長する第２ゲート電極と、第１及び第２ゲート電極の間に位置する絶縁領域をさらに有することができる。

トランジスタは、第１及び第２ソース／ドレイン領域対の外部エッジと隣接し、第１及び第２絶縁領域と隣接する素子分離領域を更に有することができる。トランジスタは、前記ソース／ドレイン領域上の一ケ所と反対側に位置する素子分離領域の一側上に形成され、前記トランジスタのゲート電極と平行に延長されるゲートライン構造物を更に有することができる。

トランジスタの形成方法が提供される。前記方法にて、基板上に介在されたパターンを含み、互いに離隔し、少なくとも一つの犠牲パターンが介在する少なくとも二つの半導体パターンを含む第１及び第２積層体を形成する。前記第１及び第２積層体の少なくとも一つの犠牲パターン及び少なくとも二つの半導体パターンの両側壁の形状にしたがって形成される第１及び第２垂直半導体膜をそれぞれ形成する。前記第１及び第２垂直半導体膜上にそれぞれ第１及び第２ゲート絶縁体を形成する。第１及び第２ゲート絶縁体の間で延長する導電ゲート電極領域を形成する。介在されたパターンを含む前記第１及び第２積層体から少なくとも一つの犠牲パターンを除去して介在されたパターンを含む積層体の少なくとも二つの半導体パターンの間にギャップを形成する。前記ギャップの内に絶縁領域を形成する。

前記第１及び第２積層体を形成する段階は、基板上に介在された半導体及び犠牲膜を形成する段階と、アクティブ領域を定義するトレンチを形成するために前記半導体及び犠牲膜をパターニングする段階と、前記トレンチ内にトレンチ素子分離領域を形成する段階と、前記アクティブ領域内に前記介在された膜を分割するトレンチを形成して互いに離隔する介在されたパターンの第１及び第２積層体を形成する段階と、を含み、前記介在されたパターンの第１及び第２積層体からそれぞれ少なくとも一つの犠牲パターンを除去する段階は、少なくとも一つの犠牲パターンを露出させるために介在されたパターンの前記第１及び第２積層体の側壁と隣接するトレンチの部分を除去する段階と、前記露出された少なくとも一つの犠牲パターンをエッチングする段階と、を含むことができる。

前記アクティブ領域内に前記介在された膜を分割するトレンチを形成する段階は、前記アクティブ領域で分割された膜上に離隔する第１及び第２マスク領域を形成する段階と、前記アクティブ領域内に前記分割された膜を前記第１及び第２マスク領域をエッチングマスクに用いてエッチングする段階と、を含み、第１及び第２垂直半導体膜を形成する段階は、分割するトレンチの露出された表面上に半導体膜を形成する段階と、を含み、それぞれの第１及び第２ゲート絶縁体を形成する段階は、前記半導体膜及び前記第１及び第２マスク領域上に第１絶縁膜を形成する段階と、を含むことができる。前記第１及び第２ゲート絶縁体の間で延長する導電ゲート電極を形成する段階は、介在されたパターンの第１及び第２積層体の間に分割するトレンチ内に導電領域を形成する段階と、を含み、介在されたパターンの第１及び第２積層体の外部側壁と隣接するトレンチ素子分離膜の部分を除去する段階は、第１絶縁領域及び導電ゲート電極領域を塗布する第２絶縁膜を形成する段階と、第１絶縁膜、第２絶縁膜、及び第１及び第２マスク領域の部分を除去するために平坦化して前記トレンチ素子領域及び介在されたパターンの前記第１及び第２積層体を上部パターンを露出させる段階と、を含むことができる。前記分割するトレンチの露出された表面上に半導体膜を形成する段階は、エピタキシャル成長によって半導体膜を形成する段階を含むことができる。前記第１絶縁膜を形成する段階は、前記分割するトレンチの底面に前記半導体膜上に絶縁領域を形成する段階と、を含み、第１絶縁膜を形成する段階は、前記トレンチの底面に前記絶縁領域上に前記第１絶縁膜を形成する段階と、を含むことができる。

介在された半導体及び犠牲パターンを前記基板上に形成する段階は、第１半導体膜、第１犠牲膜、及び第２半導体膜を順次形成する段階を含み、前記半導体及び犠牲膜を前記アクティブ領域を定義するトレンチを形成するためにパターニングする段階は、前記第１半導体膜、前記第１犠牲膜、及び前記第２半導体膜を前記トレンチを形成するためにパターニングする段階を含み、前記介在された膜を分割するトレンチを形成する段階は、介在されたパターンの離隔される第１及び第２積層体を形成するために前記アクティブ領域内の前記第１半導体膜、前記第１犠牲膜、及び前記第２半導体膜を分割するトレンチを形成する段階を含むことができる。前記介在されたパターンの離隔される第１及び第２積層体は、第１半導体パターン、前記第１半導体パターン上の第１犠牲パターン、前記第１犠牲パターン上の第２半導体パターンを含み、介在されたパターンの第１及び第２積層体からそれぞれ少なくとも一つの犠牲パターンを除去する段階は、前記第１犠牲パターンを露出させるために介在されたパターンの第１及び第２積層体の外部側壁と隣接するトレンチ素子分離領域の部分を除去する段階、及び前記露出された第１犠牲パターンをエッチングする段階を含むことができる。

前記半導体基板上に介在された半導体及び犠牲膜を形成する段階は、第１半導体膜、第１犠牲膜、第２半導体膜、第２犠牲膜、及び第３半導体膜を順次形成する段階を含み、アクティブ領域を定義するトレンチを形成するために、前記半導体及び犠牲膜をパターニングする段階は、前記トレンチを形成するために第１半導体膜、前記第１犠牲膜、前記第２半導体膜、前記第２犠牲膜、及び前記第３半導体膜をパターニングする段階と、を含み、前記介在された膜を分割するトレンチを形成する段階は、第１半導体パターン、前記第１半導体パターン上の第１犠牲パターン、前記第１犠牲パターン上の第２半導体パターン、前記第２半導体パターン上の第２犠牲パターン、及び前記第２犠牲パターン上の第３半導体パターンをそれぞれ含む、介在されたパターンの互いに離隔する第１及び第２積層体を形成するために、前記アクティブ領域内の前記第１半導体膜、前記第１犠牲膜、前記第２半導体膜、前記第２犠牲膜、及び前記第３半導体膜を分割するトレンチを形成する段階と、を含むことができる。前記介在されたパターンの前記第１及び第２積層体から少なくとも一つの犠牲パターンを除去する段階は、前記第１犠牲パターン及び前記第２犠牲パターンを露出させるために介在されたパターンの前記第１及び第２積層体の外部側壁と隣接するトレンチ素子分離領域の部分を除去する段階と、前記露出された第１及び第２犠牲パターンを除去する段階と、を含むことができる。

互いに離隔する介在されたパターンの第１及び第２積層体を形成する段階は、間に少なくとも一つの犠牲パターンを有する少なくとも二つの半導体パターンをそれぞれ含む互いに離隔する、介在されたパターンの第１、第２、第３、及び第４積層体を形成する段階を含み、介在されたパターンの第１及び第２積層体は、介在されたパターンの第３及び第４積層体の間に位置することを特徴とする。第１及び第２垂直半導体膜を形成する段階は、介在されたパターンの第１、第２、第３、及び第４積層体の側壁の形状にしたがって形成される垂直半導体膜を形成する段階、を含み、前記第１及び第２垂直半導体膜の前記第１及び第２ゲート絶縁体を形成する段階は、前記垂直半導体膜を塗布する第１絶縁膜を形成する段階、を含み、前記第１及び第２ゲート絶縁体の間で延長する導電ゲート電極領域を形成する段階は、介在されたパターンの第１及び第２積層体の間にトレンチ内に第１導電領域を形成し、介在されたパターンの第１及び第３積層体の間のトレンチに第２導電領域を形成し、介在されたパターンの第２及び第４積層体の間に第３導電領域を形成する段階、を含み、介在されたパターン第１及び第２積層体から少なくとも一つの犠牲パターンを除去する段階は、第１、第２、第３導電領域、及び前記第１絶縁膜を塗布する第２絶縁膜を形成する段階と、前記第２絶縁膜、前記第１絶縁膜、及び介在されたパターンの前記第１及び第２積層体の前記第３、及び第３導電領域と隣接する部分を除去して介在されたパターンの前記第１及び第２積層体から少なくとも犠牲パターンを露出させる段階と、介在されたパターンの前記第１及び第２積層体から露出された少なくとも犠牲パターンをエッチングする段階と、を含むことができる。

トランジスタを形成する方法は、前記第１及び第２垂直チャンネル領域を形成する前に前記半導体パターンをドープする段階を更に含むことができる。トランジスタを形成する方法は、前記ゲート電極を形成した後、前記それぞれのギャップ内に前記絶縁領域を形成する前に半導体パターンをドープする段階を更に含むことができる。トランジスタを形成する方法は、前記ギャップ内に前記絶縁領域をそれぞれ形成した後、半導体パターンにドープする段階を更に含むことができる。

トランジスタアレイ形成方法が提供される。前記方法にて、間に少なくとも一つの犠牲膜が介在された少なくとも二つの半導体膜を含む介在された膜の積層体を形成する。介在された膜の積層体をパターニングして少なくとも一つの犠牲パターンが間に介在される少なくとも二つの半導体パターンを含む離隔して積層されたパターンの第３及び第４積層体、及び第３及び第４積層体の間に位置する第１及び第２積層体を形成する段階と、介在されたパターンの第１、第２、第３、及び第４積層体の側壁上に垂直半導体膜を形成する。前記垂直半導体膜及び介在されたパターンの前記第１、第２、第３、及び第４積層体をカバーするゲート絶縁膜を形成する。介在されたパターンの第１及び第３積層体の間のゲート絶縁膜上に第１ゲート電極、介在されたパターンの第１及び第２積層体の間のゲート絶縁膜上に第２電極、及び介在されたパターンの第２及第４積層体の間のゲート絶縁膜上に第３ゲート電極を形成する。前記第１、第２、第３ゲート電極、及び前記ゲート絶縁膜パターンをカバーする絶縁膜を形成する。前記第１及び第３ゲート電極と隣接する前記絶縁膜の部分、前記ゲート絶縁膜、及び前記介在されたパターンの前記第１及び第２積層体の部分を除去して介在されたパターンの第１及び第２積層体内の少なくとも一つの犠牲膜を露出する。介在されたパターンの第１及び第２積層体内の露出された少なくとも一つの犠牲膜を除去して半導体膜の間にギャップを形成する。前記ギャップ内に絶縁領域を形成する段階を含む。

以下、本発明の望ましい実施例を図面に基づいて詳細に説明する。

（第１実施例）
本発明の第１実施例によるバーティカルツインチャネルトランジスタを図１に示す。トランジスタ１００は、トレンチ１０７が形成された基板１０１を有する。第１絶縁領域１０９は、トレンチ１０７の底面に位置する。ゲート絶縁膜１１０は、第１絶縁領域１０９の上部表面及びこれと隣接するトレンチ１０７の側壁の形状にしたがって形成される。一実施例によると、ゲート絶縁膜１１０は、例えば、不揮発性データ保存のためのシャージトラップ膜を含む多層膜を含む多層膜構造である。ゲート電極１１１は、トレンチ１０７内でゲート絶縁膜１１０上に位置する。第２絶縁領域１１２は、ゲート電極１１１上に位置する。

垂直的に離隔対応するソース／ドレイン領域（１１５、１１６）は、ゲート電極１１１の各側部に位置する。それぞれの垂直的に離隔して対応するソース／ドレイン領域（１１５、１１６）は、それぞれの垂直チャンネル領域１１７によって連結される。それぞれの絶縁領域１１４は、チャンネル領域１１７に隣接するようにそれぞれ垂直的に離隔対応するソース／ドレイン領域（１１５、１１６）の間に位置する。

図２から図１３は、図１のトランジスタ１１０を形成するための工程を示す。図２を参照すると、第１結晶シリコン膜１０２が、例えば、エピタキシャル工程によって基板１０１上に形成される。例えば、シリコンゲルマニウム（ＳｉＧｅ）膜のような犠牲膜１０３がシリコン膜１０２上に形成される。第２結晶シリコン膜１０４が犠牲膜１０３上に形成される。図３を参照すると、基板１０１、第１シリコン膜１０２、犠牲膜１０３、及び第２シリコン膜１０４をエッチングしてシャロウトレンチ素子分離（Ｓｈａｌｌｏｗｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ：ＳＴＩ）領域を形成するために絶縁物質で満たされるトレンチを形成する。ＳＴＩ領域１０５は、基板１０１及び第１シリコン膜１０２の界面の下まで延長する。

図４を参照すると、シリコン窒化膜のようなハードマスク膜が結果物上に形成されてエッチングされ、互いに離隔するマスク領域１０６が形成される。図５を参照すると、基板１０１、第１シリコン膜１０２、犠牲膜１０３、及び第２シリコン膜１０４の部分がマスク領域１０６に合わせてエッチングマスクを用いて除去され、積層された第１半導体パターン１０１ａ、第２半導体パターン１０２ａ、犠牲パターン１０３ａ、及び第３半導体パターン１０４ａを分離するトレンチ１０７を形成する。

図６に示したように、トレンチ１０７の底面、及び側壁上に結晶シリコン膜１０８を形成するのにエピタキシャル工程を用いることができる。その後、図７に示したように第１絶縁領域１０９は、トレンチ１０７の底面にシリコン膜１０８上に形成することができる。第１絶縁領域１０９は、第２半導体パターン１０２ａの上部表面より低い。

図８を参照すると、第１絶縁膜１０９、隣接するシリコン膜１０８、及びマスク領域１０６をカバーするようにゲート絶縁膜１１０が結果物上に形成される。ゲート絶縁膜１１０は、例えば、単一絶縁膜であるかあるいは酸化膜−窒化膜−酸化膜（ＯＮＯ）構造物のような多層膜構造物であってもよい。図９に示したように、ゲート電極１１１は、ゲート絶縁膜１１０上に形成され、第２絶縁膜１１２は、ゲート電極１１１上に形成される。第２ゲート絶縁膜１１２は、ゲート電極１１１上に形成される。第２絶縁膜１１２は、図１０に示したように平坦化される。

図１１を参照すると、犠牲パターン１０３ａを露出させるトレンチ１１３を形成するためにＳＴＩ領域１０５の部分を除去する。その後、図１２に示したように、犠牲膜パターン１０３ａは、例えば、湿式エッチングを用いて第２半導体パターン１０２ａと第３半導体パターン１０４ａとの間にギャップを形成するために除去される。図１３に示したように、ギャップを埋めるように絶縁膜１１４が形成される。ソース／ドレイン領域（１１５、１１６）は、第１半導体パターン１０２ａ、第３半導体パターン１０４ａ、隣接するシリコン膜１０８の部分にイオン注入工程によって形成され、このとき、オーバーラップされるソース／ドレイン領域（１１５、１１６）の間で延長する垂直チャンネル領域１１７は残る。

（第２実施例）
本発明の第２実施例によるトランジスタ３００を図１４に示す。トランジスタ３００は、トレンチ３０９を有する基板３０１を含む。第１絶縁領域３１１は、トレンチ３０９の底面に形成される。多層ゲート絶縁体３１２は、第１絶縁領域３１１及び隣接するトレンチ３０９の側壁上に位置し、第１及び第２酸化膜（３１３、３１５）の間に位置する窒化膜３１４を含む。ゲート電極３１６は、トレンチ３０９内のゲート絶縁膜３１２上に位置する。第２絶縁領域３１７は、ゲート電極３１６上に位置する。オーバーラップされるソース／ドレイン領域（３２０、３２１）は、ゲート電極３１６の各側壁上に位置し、それぞれのチャンネル領域３２３によって連結される。結晶シリコン層間領域３０４は、オーバーラップされるソース／ドレイン領域（３２０、３２１）の間に位置する。層間領域３０４は、チャンネル長さを増加させ、メモリ動作とかかわってマルチビット（ｍｕｌｔｉ−ｂｉｔ）動作を可能にする。

図１５から図２６は、図１４のトランジスタ３００を形成する工程を示す。図１５を参照すると、基板３０１上に第１結晶半導体膜３０２、第１犠牲膜３０３、第２結晶シリコン膜３０４、第２犠牲膜３０５、及び第３結晶半導体膜３０６が順次形成される。基板３０１及びオーバーラップされる膜（３０１、３０２、３０３、３０４、３０５、３０６）は、図１６に示すように、ＳＴＩ領域３０７を形成するために絶縁物質で満たされるトレンチを形成するためにエッチングされる。

図１７を参照すると、ハードマスク膜ＳＴＩ領域３０７及び積層された膜上で互いに離隔するマスク領域３０８を形成するためにマスク膜を形成しエッチングする。図１８に示したように、基板３０１及びオーバーラップされる膜（３０２、３０３、３０４、３０５、３０６）は互いに離隔して積層されたパターンの間にトレンチ３０９を形成するために除去される。前記互いに離隔され積層されたパターンは、第１半導体パターン３０１ａ、第２半導体パターン３０２ａ、第１犠牲パターン３０３ａ、第３半導体パターン３０４ａ、第２犠牲パターン３０５ａ、及び第４半導体パターン３０６ａを含む。

図１９に示したように、結晶シリコン膜３１０は、トレンチ３０９の底面及び側壁上に形成される。図２０を参照すると、第１絶縁領域３１１は、トレンチ３０９の底面のシリコン膜３１０上に形成される。第１絶縁膜３１１の上部表面は、第２半導体パターン３０２ａの上部表面より低い。

図２１を参照すると、酸化膜（３１３、３１５）、及び介在された窒化膜３１４を含むゲート絶縁膜３１２が結果物上に形成される。図２２に示すように、ゲート電極３１６は、トレンチ３０９内のゲート絶縁膜３１２上に形成され、絶縁膜３１７がその上に形成される。図２３に示したように、ゲート絶縁膜３１２及び絶縁膜３１７は、第４半導体パターン３０６ａを露出させるように平坦化する。

図２４を参照すると、ＳＴＩ領域３０７の部分が第１及び第２犠牲パターン（３０３ａ、３０５ａ）を露出させるために除去される。図２５に示したように、犠牲膜パターン（３０３ａ、３０５ａ）は、第２及び第３半導体パターン（３０２ａ、３０４ａ）の間及び第３及び第４半導体パターン（３０４ａ、３０６ａ）の間にギャップを形成しつつ湿式エッチングによって除去される。図２６に示したように、このようなギャップは、絶縁領域３１９を形成するために絶縁物質で満たされる。第２及び第４半導体パターン（３０２ａ、３０６ａ）及びこれと接しているシリコン膜３１０の部分には垂直チャンネル領域３２３によって連結されたソース／ドレイン領域（３２０、３２１）を形成するためにイオン注入される。

（第３実施例）
本発明の第３実施例によるトランジスタ４００を図２７に示す。トランジスタ４００は、基板４０１上に形成されて隣接し、オーバーラップされるソース／ドレイン領域（４１７、４１８）を連結する積層された垂直ツインチャンネル４１９を有する。多層ゲート電極４１３は、酸化膜（４０９、４１１）、及び介在される窒化膜４１０を含むゲート絶縁膜４１２上でソース／ドレイン領域（４１７、４１８）の間の高さに位置する。第１絶縁領域４０８は、ゲート電極４１３のうち、下部に位置するものの下に位置する。第２絶縁領域４１４は、ゲート電極４１３の間に位置する。そして、第３絶縁領域４１４は、ゲート電極４１３のうち、上部に位置するものの上に位置する。

図２８から図３３は、図２７のトランジスタ４００を形成する工程を示す。図２８を参照すると、基板４０１上にシリコン膜４０２及び犠牲膜４０３が交互に形成される。図２９を参照すると、上述した技術を用いてＳＴＩ領域４０４が形成されるトレンチを形成するために基板４０１、膜（４０２、４０３）がエッチングされる。膜（４０２、４０３）上に離隔されるマスク領域４０５が形成され、基板パターン４０１及び交互に積層されるシリコン及び犠牲パターン（４０２ａ、４０３ａ）を含む互いに離隔される膜の積層体を定義するトレンチを形成するのにマスク領域（４０５）は用いられる。シリコン膜４０７は、トレンチ内に形成され、第１絶縁領域４０８は、トレンチの底面にあるシリコン膜４０７上に形成される。酸化膜（４０９、４１１）及び介在される窒化膜４１０を含む多層ゲート絶縁膜４１２は、第１絶縁膜４０８上及びトレンチの側壁表面上に形成される。ゲート電極４１３と第２及び第３絶縁領域４１４は、ゲート絶縁膜４１２上に形成される。

図３０を参照すると、結果物は、シリコンパターン４０２ａのうち上部に位置するものが露出されるまで平坦化される。図３１に示したように、ＳＴＩ領域４０４は、犠牲パターン４０３ａが露出するように除去される。図３２及び図３３に示したように、犠牲パターン４０３ａは、絶縁膜４１６で満たされたギャップを形成するためにエッチングによって除去される。シリコンパターン４０２ａ及び連結されたシリコン膜４０７は、ソース／ドレイン領域（４１７、４１８）を形成するためにイオン注入される。

（第４実施例）
本発明の第４実施例によるトランジスタ５００を図３４に示す。トランジスタ５００は、垂直チャンネル５２２によってオーバーラップされるソースドレイン領域（５２０、５２１）を含む。ゲート電極５１１は、ソース／ドレイン領域５２１の間にゲート絶縁膜５１０上に位置する。絶縁領域５１２は、ゲート電極５１１上に位置する。

図３４に示したトランジスタ５００は、２次元的な配列の構造のために構成される。具体的に、トランジスタ５００の構成を有する追加的なトランジスタ（図示せず）がｙ軸に沿って配列される。ｙ軸に沿ってゲート電極５１１がトランジスタ５００の反対側上に位置する。このようなゲート電極５１１は、トランジスタ５００と同一の構造を有し、ｙ軸と垂直であるｘ軸に沿ってトランジスタ５００に対して移動された追加的なトランジスタ（図示せず）と連結される。

図３５から図４９は、図３４に示したトランジスタ５００を製造する工程の例を説明する。図３５を参照すると、第１及び第２領域が基板５０１上に定義される。図３６に示したように、結晶シリコン膜（５０２、５０４）、及び介在される犠牲膜５０３が基板５０１上に形成される。図３７に示したように、バッファ及びマスク膜（５０５、５０６）が上部シリコン膜５０４上に形成される。フォトマスクパターン５０７が、マスク膜５０６上に第１及び第２領域を部分的に露出させるように形成される。図３８に示したようにフォトマスクパターン５０７を用いて、マスクパターン５０６ａ及びバッファパターン５０５ａが形成される。このようなパターンは、図３９に示したようにシリコン膜（５０２、５０４）及び犠牲膜５０３を通じてトレンチ５０８をエッチングするときに用いられる。前記エッチングは、シリコン及び犠牲パターン（５０２ａ、５０３ａ、５０４ａ）の積層体を形成する。

図４０を参照すると、結晶シリコン膜５０９は、トレンチ５０８の底面及び側壁表面上に形成される。図４１に示したように、バッファ及びマスクパターン（５０５ａ、５０６ａ）は除去される。そして結晶シリコン膜５０９及び隣接するパターン（５０２ａ、５０３ａ、５０４ａ）に塗布するように結果物上にゲート絶縁膜５１０が形成される。その後、図４２に示したように、ゲート電極５１１は、トレンチ５０８内の各々のゲート絶縁膜５１０上に形成される。

図４３を参照すると、ゲート電極５１１上に絶縁膜５１２を形成し、絶縁膜５１２上にマスク膜５１３を形成する。フォトマスク５１４が第１領域内のマスク膜５１３上に形成され、フォトマスク５１４はマスク膜５１３、及び絶縁膜５１２の第２部分内の特定領域を除去するエッチングマスクとして用いられ、図４４に示したようにマスクパターン５１３ａを残す。

図４５を参照すると、マスクパターン５１３ａは、マスクパターン５１３ａの外側に位置するシリコン及び犠牲パターン（５０２ａ、５０３ａ、５０４ａ）を除去し、マスクパターン５１３ａの下に位置するシリコン及び犠牲パターン（５０２ａ、５０３ａ、５０４ａ）の側壁を露出させるトレンチ５１５を形成するためのエッチングマスクとして用いられる。トレンチ５１５は、図４６に示した構造を形成するために絶縁膜５１６によって満たされ、平坦化される。その後、図４７に示したようにマスクパターン５１７が形成される。マスクパターン５１７は、トレンチ５１８を形成するために用いられる。図４８及び図４９を参照すると、トレンチ５１８によって露出される犠牲パターン５０３は除去され、その結果形成されるギャップは絶縁膜５１９によって満たされる。シリコンパターン（５０２ａ、５０４ａ）及び連結されるシリコン膜５０９の部分は、垂直チャンネル５２２によって連結されたソース／ドレイン領域（５２０、５２１）を形成するためにイオン注入される。

（第５実施例）
本発明の第５実施例によるアレイトランジスタ８００を図５０に示す。トランジスタ８００は、基板８０１上に垂直チャンネル領域８２４によって連結されたオーバーラップされるソース／ドレイン（８２２、８２３）の積層体を含む。第１及び第２ゲート電極８１３はそれぞれチャンネル領域８２４対の間に位置し、酸化膜（８０９、８１１）及び介在される窒化膜８１０を含むゲート絶縁膜によってチャンネル領域８２４から分離する。第１絶縁領域８１４は、ゲート電極８１３の間に位置し、第２絶縁領域８１４はゲート電極８１３のうち、最上部のものの上に位置する。

図５１から図６０は、トランジスタ８００を形成する工程を示す。図５１及び図５２を参照すると、第１及び第２領域が上部に定義された基板８０１上にシリコン及び犠牲膜（８０２、８０３）が交互的に形成される。図５３を参照すると、このような膜は、トレンチを形成するためにエッチングされ、シリコン及び犠牲パターン（８０２ａ、８０３ａ）の積層体とシリコン膜８０８、ゲート絶縁膜８１２、ゲート電極８１３、及び絶縁領域８１４が形成される。図５３及び図５４に示したように、マスク膜８１５が前記構造物上に形成され、フォトマスク８１６を用いてマスクパターン８１５ａを形成するためにエッチングされる。図５５を参照すると、マスクパターン８１５ａがトレンチ８１７を形成するためのエッチングマスクとして用いられる。図５６に示したように、絶縁膜８１８によってトレンチ８１７が満たされる。図５７及び図５８を参照すると、マスクパターン８１５ａは除去され、マスクパターン８１９が形成される。マスクパターン８１９は、犠牲パターン８０３ａの側壁部を露出させるトレンチ８２０を形成するに用いられる。図５９及び図６０を参照すると、露出された犠牲パターン８０３ａが除去され、その結果形成されるギャップ及びトレンチが絶縁膜８２１で満たされる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

本発明の第１実施例によるトランジスタを示す断面図。図１のトランジスタを形成する工程を示す断面図。図１のトランジスタを形成する工程を示す断面図。図１のトランジスタを形成する工程を示す断面図。図１のトランジスタを形成する工程を示す断面図。図１のトランジスタを形成する工程を示す断面図。図１のトランジスタを形成する工程を示す断面図。図１のトランジスタを形成する工程を示す断面図。図１のトランジスタを形成する工程を示す断面図。図１のトランジスタを形成する工程を示す断面図。図１のトランジスタを形成する工程を示す断面図。図１のトランジスタを形成する工程を示す断面図。図１のトランジスタを形成する工程を示す断面図。本発明の第２実施例によるトランジスタを示す断面図。図１４のトランジスタを形成する工程を示す断面図。図１４のトランジスタを形成する工程を示す断面図。図１４のトランジスタを形成する工程を示す断面図。図１４のトランジスタを形成する工程を示す断面図。図１４のトランジスタを形成する工程を示す断面図。図１４のトランジスタを形成する工程を示す断面図。図１４のトランジスタを形成する工程を示す断面図。図１４のトランジスタを形成する工程を示す断面図。図１４のトランジスタを形成する工程を示す断面図。図１４のトランジスタを形成する工程を示す断面図。図１４のトランジスタを形成する工程を示す断面図。図１４のトランジスタを形成する工程を示す断面図。本発明の第３実施例によるトランジスタを示す断面図。図２７のトランジスタを形成する工程を示す断面図。図２７のトランジスタを形成する工程を示す断面図。図２７のトランジスタを形成する工程を示す断面図。図２７のトランジスタを形成する工程を示す断面図。図２７のトランジスタを形成する工程を示す断面図。図２７のトランジスタを形成する工程を示す断面図。本発明の第４実施例によるトランジスタアレイのためのトランジスタを示す断面図。図３４のトランジスタを形成する工程を示す断面図。図３４のトランジスタを形成する工程を示す断面図。図３４のトランジスタを形成する工程を示す断面図。図３４のトランジスタを形成する工程を示す断面図。図３４のトランジスタを形成する工程を示す断面図。図３４のトランジスタを形成する工程を示す断面図。図３４のトランジスタを形成する工程を示す断面図。図３４のトランジスタを形成する工程を示す断面図。図３４のトランジスタを形成する工程を示す断面図。図３４のトランジスタを形成する工程を示す断面図。図３４のトランジスタを形成する工程を示す図。図３４のトランジスタを形成する工程を示す図。図３４のトランジスタを形成する工程を示す図。図３４のトランジスタを形成する工程を示す図。図３４のトランジスタを形成する工程を示す図。本発明の第５実施例によるトランジスタアレイのためのトランジスタを示す図。図５０のトランジスタを形成する工程を示す図。図５０のトランジスタを形成する工程を示す図。図５０のトランジスタを形成する工程を示す図。図５０のトランジスタを形成する工程を示す図。図５０のトランジスタを形成する工程を示す図。図５０のトランジスタを形成する工程を示す図。図５０のトランジスタを形成する工程を示す図。図５０のトランジスタを形成する工程を示す図。図５０のトランジスタを形成する工程を示す図。図５０のトランジスタを形成する工程を示す図。

符号の説明

１００：トランジスタ、１０１：基板、１０７：トレンチ、１１０：ゲート絶縁膜、１１１：ゲート電極、１１２：第２絶縁領域、１１７：垂直チャンネル領域

Claims

基板上に介在されたパターンを有し、互いに離隔し、少なくとも一つの犠牲パターンが介在された少なくとも二つの半導体パターンを含む第１及び第２積層体を形成する段階と、
前記第１及び第２積層体の少なくとも一つの犠牲パターン及び少なくとも二つの半導体パターンの両側壁の形状にしたがって形成される第１及び第２垂直半導体膜を形成する段階と、
前記第１及び第２垂直半導体膜上に第１及び第２ゲート絶縁体を形成する段階と、
前記第１及び第２ゲート絶縁体の間で延長する導電ゲート電極領域を形成する段階と、
前記介在されたパターンを含む前記第１及び第２積層体から少なくとも一つの犠牲パターンを除去して介在されたパターンを含む積層体の少なくとも二つの半導体パターンの間にギャップを形成する段階と、
前記ギャップの内に絶縁領域を形成する段階と、を含むことを特徴とするトランジスタの形成方法。
前記第１及び第２積層体を形成する段階は、
基板上に介在された半導体及び犠牲膜を形成する段階と、
アクティブ領域を定義するトレンチを形成するために、前記半導体及び犠牲膜をパターニングする段階と、
前記トレンチ内にトレンチ素子分離領域を形成する段階と、
前記アクティブ領域内に前記介在された半導体及び犠牲膜を分離するトレンチを形成して互いに離隔する介在された半導体及び犠牲パターンの第１及び第２積層体を形成する段階と、を含み、
前記介在された半導体及び犠牲パターンの第１及び第２積層体から少なくとも一つの犠牲パターンを除去する段階は、
少なくとも一つの犠牲パターンを露出させるために介在された半導体及び犠牲パターンの前記第１及び第２積層体の外部側壁と隣接するトレンチ素子分離領域の部分を除去する段階と、
前記露出された少なくとも一つの犠牲パターンをエッチングする段階と、を含むことを特徴とする請求項１に記載のトランジスタの形成方法。
前記アクティブ領域内に前記介在された半導体及び犠牲膜を分離するトレンチを形成する段階は、
前記アクティブ領域で分離された半導体及び犠牲膜上に離隔する第１及び第２マスク領域を形成する段階と、
前記アクティブ領域内に前記分離された半導体及び犠牲膜を前記第１及び第２マスク領域をエッチングマスクとして用いてエッチングする段階と、を含み、
前記第１及び第２垂直半導体膜を形成する段階は、前記分離するトレンチの露出された表面上に半導体膜を形成する段階と、を含み、
前記第１及び第２ゲート絶縁体を形成する段階は、前記半導体膜及び前記第１及び第２マスク領域上に第１絶縁膜を形成する段階と、を含み、
前記第１及び第２ゲート絶縁体の間で延長する導電ゲート電極を形成する段階は、前記介在された半導体及び犠牲パターンの第１及び第２積層体の間に分離するトレンチ内に導電領域を形成する段階と、を含み、
前記介在された半導体及び犠牲パターンの第１及び第２積層体の外部側壁と隣接するトレンチ素子分離領域の部分を除去する段階は、
前記第１絶縁膜及び導電ゲート電極領域を塗布する第２絶縁膜を形成する段階と、
前記第１絶縁膜、第２絶縁膜、及び第１及び第２マスク領域の部分を除去するために平坦化して前記トレンチ素子領域及び介在された半導体及び犠牲パターンの前記第１及び第２積層体の上部パターンを露出させる段階と、を含むことを特徴とする請求項２に記載のトランジスタの形成方法。
前記分離するトレンチの露出された表面上に半導体膜を形成する段階は、エピタキシャル成長によって半導体膜を形成する段階を含むことを特徴とする請求項３に記載のトランジスタの形成方法。
前記第１絶縁膜を形成する段階は、
前記分離するトレンチの底面の前記半導体膜上に絶縁領域を形成する段階と、
前記トレンチの底面の前記絶縁領域上に前記第１絶縁膜を形成する段階と、を含むことを特徴とする請求項３に記載のトランジスタの形成方法。
前記介在された半導体及び犠牲パターンを前記基板上に形成する段階は、第１半導体膜、第１犠牲膜、及び第２半導体膜を順次形成する段階を含み、
前記アクティブ領域を定義するトレンチを形成するために前記半導体及び犠牲膜をパターニングする段階は、前記第１半導体膜、前記第１犠牲膜、及び前記第２半導体膜を前記トレンチを形成するためにパターニングする段階を含み、
前記介在された半導体及び犠牲膜を分離するトレンチを形成する段階は、前記介在された半導体及び犠牲パターンの離隔される第１及び第２積層体を形成するために前記アクティブ領域内の前記第１半導体膜、前記第１犠牲膜、及び前記第２半導体膜を分離するトレンチを形成する段階を含み、前記介在された半導体及び犠牲パターンの離隔される第１及び第２積層体は、第１半導体パターン、前記第１半導体パターン上の第１犠牲パターン、前記第１犠牲パターン上の第２半導体パターンを含み、
前記介在された半導体及び犠牲パターンの第１及び第２積層体から少なくとも一つの犠牲パターンを除去する段階は、前記第１犠牲パターンを露出させるために介在された半導体及び犠牲パターンの第１及び第２積層体の外部側壁と隣接するトレンチ素子分離領域の部分を除去する段階、及び前記露出された第１犠牲パターンをエッチングする段階を含むことを特徴とする請求項２に記載のトランジスタの形成方法。
前記基板上に介在された半導体及び犠牲膜を形成する段階は、第１半導体膜、第１犠牲膜、第２半導体膜、第２犠牲膜、及び第３半導体膜を順次形成する段階を含み、
前記アクティブ領域を定義するトレンチを形成するために、前記半導体及び犠牲膜をパターニングする段階は、前記トレンチを形成するために前記第１半導体膜、前記第１犠牲膜、前記第２半導体膜、前記第２犠牲膜、及び前記第３半導体膜をパターニングする段階と、を含み、
前記介在された半導体及び犠牲膜を分離するトレンチを形成する段階は、第１半導体パターン、前記第１半導体パターン上の第１犠牲パターン、前記第１犠牲パターン上の第２半導体パターン、前記第２半導体パターン上の第２犠牲パターン、及び前記第２犠牲パターン上の第３半導体パターンを有する、介在された半導体及び犠牲パターンの互いに離隔する第１及び第２積層体を形成するために、前記アクティブ領域内の前記第１半導体膜、前記第１犠牲膜、前記第２半導体膜、前記第２犠牲膜、及び前記第３半導体膜を分離するトレンチを形成する段階と、を含み、
前記介在された半導体及び犠牲パターンの前記第１及び第２積層体から少なくとも一つの犠牲パターンを除去する段階は、
前記第１犠牲パターン及び前記第２犠牲パターンを露出させるために介在された半導体及び犠牲パターンの前記第１及び第２積層体の外部側壁と隣接するトレンチ素子分離領域の部分を除去する段階と、
前記露出された第１及び第２犠牲パターンを除去する段階と、を含むことを特徴とする請求項２に記載のトランジスタの形成方法。
前記互いに離隔する介在されたパターンの第１及び第２積層体を形成する段階は、
間に少なくとも一つの犠牲パターンを有する少なくとも二つの半導体パターンをそれぞれ有し、互いに離隔する介在されたパターンの第１、第２、第３、及び第４積層体を形成する段階を含み、介在されたパターンの第１及び第２積層体は、介在されたパターンの第３及び第４積層体の間に位置することを特徴とし、
前記第１及び第２垂直半導体膜を形成する段階は、介在されたパターンの第１、第２、第３、及び第４積層体の側壁の形状にしたがって形成される垂直半導体膜を形成する段階、を含み、
前記第１及び第２垂直半導体膜に第１及び第２ゲート絶縁体を形成する段階は、前記垂直半導体膜を塗布する第１絶縁膜を形成する段階、を含み、
前記第１及び第２ゲート絶縁体の間で延長する導電ゲート電極領域を形成する段階は、介在されたパターンの第１及び第２積層体の間のトレンチ内に第１導電領域を形成し、介在されたパターンの第１及び第３積層体の間のトレンチに第２導電領域を形成し、介在されたパターンの第２及び第４積層体の間に第３導電領域を形成する段階、を含み、
前記介在されたパターンを含む前記第１及び第２積層体から少なくとも一つの犠牲パターンを除去する段階は、
前記第１、第２、第３導電領域、及び前記第１絶縁膜を塗布する第２絶縁膜を形成する段階と、
前記第２絶縁膜、前記第１絶縁膜、及び介在されたパターンの前記第１及び第２積層体の前記第２及び第３導電領域と隣接する部分を除去して介在されたパターンの前記第１及び第２積層体から少なくとも一つの犠牲パターンを露出させる段階と、
前記介在されたパターンの前記第１及び第２積層体から露出された少なくとも一つの犠牲パターンをエッチングする段階と、を含むことを特徴とする請求項１に記載のトランジスタの形成方法。
前記第１及び第２垂直チャンネル領域を形成する前に前記半導体パターンをドープする段階を更に含むことを特徴とする請求項１に記載のトランジスタの形成方法。
前記それぞれのギャップ内に前記絶縁領域を形成する前、前記ゲート電極を形成した後に半導体パターンをドープする段階を更に含むことを特徴とする請求項１に記載のトランジスタの形成方法。
前記ギャップ内に前記絶縁領域をそれぞれ形成し、半導体パターンにドープする段階を更に含むことを特徴とする請求項１に記載のトランジスタの形成方法。
前記第１及び第２ゲート絶縁体を第１及び第２絶縁膜の間に位置するチャージトラップ膜を更に有することを特徴とする請求項１に記載のトランジスタの形成方法。
前記介在されたパターンの互いに離隔する第１及び第２積層体は、第１半導体パターン、前記第１半導体パターン上の第１犠牲パターン、前記第１犠牲パターン上の第２半導体パターン、前記第２半導体パターン上の第２犠牲パターン、及び前記第２半導体パターン上の第３半導体パターンを含み、
前記介在されたパターンを含む積層体の少なくとも二つの半導体パターンの間にギャップを形成する段階は、前記第１及び第２犠牲パターンを除去する段階、を含み、
前記ギャップの内に絶縁領域を形成する段階は、前記第１及び第２半導体パターン、及び前記第２及び第３半導体パターンの間にそれぞれの絶縁領域を形成する段階、を含み、
前記方法は、前記第１及び第３半導体パターン内に形成されるソースドレイン領域の間に前記第２半導体パターンからなるチャンネル拡張領域を提供するために前記第１及び第３半導体パターン及び前記第１及び第３半導体パターンに接する前記第１及び第２垂直半導体膜にイオン注入する段階、を含むことを特徴とする請求項１に記載のトランジスタの形成方法。
間に少なくとも一つの犠牲膜が介在された少なくとも二つの半導体膜を含む、介在された膜の積層体を形成する段階と、
介在された膜の積層体をパターニングして少なくとも一つの犠牲パターンが間に介在される少なくとも二つの半導体パターンを有する離隔して積層されたパターンの第３及び第４積層体、及び第３及び第４積層体の間に位置する第１及び第２積層体を形成する段階と、
介在されたパターンの第１、第２、第３、及び第４積層体の側壁上に垂直半導体膜を形成する段階と、
前記垂直半導体膜及び介在されたパターンの前記第１、第２、第３、及び第４積層体をカバーするゲート絶縁膜を形成する段階と、
介在されたパターンの第１及び第３積層体の間のゲート絶縁膜上に第１ゲート電極、介在されたパターンの第１及び第２積層体の間のゲート絶縁膜上に第２電極、及び介在されたパターンの第２及び第４積層体の間のゲート絶縁膜上に第３ゲート電極、を形成する段階と、
前記第１、第２、第３ゲート電極、及び前記ゲート絶縁膜パターンをカバーする絶縁膜を形成する段階と、
前記第１及び第３ゲート電極と隣接する前記絶縁膜の部分、前記ゲート絶縁膜、及び前記介在されたパターンの前記第１及び第２積層体の部分を除去して介在されたパターンの第１及び第２積層体内の少なくとも一つの犠牲膜を露出させる段階と、
介在されたパターンの第１及び第２積層体内の露出された少なくとも一つの犠牲膜を除去して半導体膜の間にギャップを形成する段階と、
前記ギャップ内に絶縁領域を形成する段階と、を含むことを特徴とするトランジスタアレイの形成方法。