KR102459430B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

반도체 소자는, 셀 영역 및 주변회로 영역을 포함하는 기판, 상기 기판의 상기 셀 영역 상에 제공되어 셀 활성 영역을 정의하는 셀 절연 패턴; 및 상기 기판의 상기 주변회로 영역 상에 제공되어 주변 활성 영역을 정의하는 주변 절연 패턴을 포함한다. 상기 주변 절연 패턴은 제1 폭을 갖는 제1 주변 절연 패턴, 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 주변 절연 패턴을 포함한다. 상기 제1 주변 절연 패턴 및 상기 제2 주변 절연 패턴 중 적어도 하나의 최상부면은 상기 기판으로부터 상기 셀 절연 패턴의 최상부면보다 높은 높이에 위치한다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명에 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 소자 및 그 제조방법을 제공하는데 있다. 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않는다.
본 발명에 따른 반도체 소자는, 셀 영역 및 주변회로 영역을 포함하는 기판; 상기 기판의 상기 셀 영역 상에 제공되어 셀 활성 영역을 정의하는 셀 절연 패턴; 및 상기 기판의 상기 주변회로 영역 상에 제공되어 주변 활성 영역을 정의하는 주변 절연 패턴을 포함할 수 있다. 상기 주변 절연 패턴은 제1 폭을 갖는 제1 주변 절연 패턴, 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 주변 절연 패턴을 포함할 수 있다. 상기 제1 주변 절연 패턴 및 상기 제2 주변 절연 패턴 중 적어도 하나의 최상부면은 상기 기판으로부터 상기 셀 절연 패턴의 최상부면보다 높은 높이에 위치할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 것; 상기 기판의 상기 셀 영역 상에 셀 활성 영역을 정의하는 셀 절연 패턴을 형성하는 것; 상기 기판의 상기 주변회로 영역 상에 주변 활성 영역을 주변 절연 패턴을 형성하는 것, 상기 주변 절연 패턴은 서로 다른 폭을 갖는 제1 주변 절연 패턴 및 제2 주변 절연 패턴을 포함하고; 상기 제1 주변 절연 패턴 및 상기 제2 주변 절연 패턴 중 적어도 하나의 최상부면이 상기 기판으로부터 상기 셀 절연 패턴의 최상부면보다 높은 높이에 위치하도록, 상기 셀 절연 패턴의 상부를 제거하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 트랜지스터의 유효채널길이가 감소되는 것(즉, HEIP 현상)이 억제될 수 있고, 인접하는 게이트 전극 사이의 전기적 단락이 최소화될 수 있다. 따라서, 전기적 특성이 개선된 반도체 소자 및 그 제조방법이 제공될 수 있다
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위해, 본 발명에 따른 반도체 소자의 일부를 나타내는 평면도이다.
도 2 내지 도 11, 및 도 12a는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 12b 내지 도 12e는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 변형예들을 각각 나타내는 도면들으로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 13 내지 도 15는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 일 변형예를 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 16 내지 도 20은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 일 변형예를 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 21 및 도 22는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 일 변형예를 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 23 내지 도 26은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 변형예들을 각각 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 27 및 도 28은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 일 변형예를 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 29 내지 도 38, 및 도 39a는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 39b 내지 도 39e는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 변형예들을 각각 나타내는 도면들으로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 40은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 41은 도 40의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 42는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는, 도 40의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위해, 본 발명에 따른 반도체 소자의 일부를 나타내는 평면도이다. 도 2 내지 도 11, 및 도 12a는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 마스크 막(110L)이 형성될 수 있다. 상기 기판(100)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 메모리 셀들이 제공되는 셀 영역(CR), 및 상기 메모리 셀들을 구동하기 위한 주변회로들이 제공되는 주변회로 영역(PR)을 포함할 수 있다. 상기 마스크 막(110L)은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 마스크 막(110L)은 상기 기판(100) 상에 차례로 적층된, 제1 마스크 막(101), 제2 마스크 막(103), 및 제3 마스크 막(105)을 포함할 수 있다. 상기 제1 및 제3 마스크 막(101, 105)은 산화물(일 예로, 실리콘 산화물)을 포함할 수 있고, 상기 제2 마스크 막(103)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
도 1 및 도 3을 참조하면, 상기 마스크 막(110L)은 셀 마스크 패턴(110C) 및 주변 마스크 패턴(110P)으로 패터닝될 수 있다. 상기 셀 마스크 패턴(110C)은 상기 기판(100)의 상기 셀 영역(CR) 상에 셀 활성 영역(CACT)이 형성될 영역을 정의할 수 있고, 상기 주변 마스크 패턴(110P)은 상기 기판(100)의 상기 주변회로 영역(PR) 상에 주변 활성 영역(PACT)이 형성될 영역을 정의할 수 있다. 상기 셀 마스크 패턴(110C) 및 상기 주변 마스크 패턴(110P)의 각각은, 상기 제1 마스크 막(101), 상기 제2 마스크 막(103), 및 상기 제3 마스크 막(105)이 각각 패터닝되어 형성된, 제1 마스크 패턴(101a), 제2 마스크 패턴(103a), 및 제3 마스크 패턴(105a)을 포함할 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR) 상에 셀 트렌치(CT) 및 주변 트렌치(PT)가 각각 형성될 수 있다. 상기 셀 트렌치(CT) 및 상기 주변 트렌치(PT)를 형성하는 것은, 상기 셀 마스크 패턴(110C) 및 상기 주변 마스크 패턴(110P)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 셀 트렌치(CT)는 상기 셀 활성 영역(CACT)을 정의할 수 있고, 상기 셀 활성 영역(CACT)의 측면을 노출할 수 있다. 상기 주변 트렌치(PT)는 상기 주변 활성 영역(PACT)을 정의할 수 있고, 상기 주변 활성 영역(PACT)의 측면을 노출할 수 있다. 상기 셀 활성 영역(CACT)은 평면적 관점에서, 제1 방향(D1) 및 제2 방향(D2)에 교차하는 제3 방향(D3)으로 길게 연장되는 바(bar) 형태를 가질 수 있다. 상기 제1 방향(D1), 상기 제2 방향(D2), 및 상기 제3 방향(D3)은 상기 기판(100)의 상면(100U)에 평행할 수 있고, 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 교차할 수 있다. 상기 주변 활성 영역(PACT)은 평면적 관점에서 판(plate) 형태를 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 셀 트렌치(CT) 및 상기 주변 트렌치(PT)를 형성하기 위한 상기 식각 공정 후, 상기 제3 마스크 패턴(105a)의 잔부가 상기 제2 마스크 패턴(103a) 상에 남을 수 있다.
상기 주변 트렌치(PT)는 제1 폭(W1)을 갖는 제1 주변 트렌치(124T), 및 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 제2 주변 트렌치(126T)를 포함할 수 있다. 상기 셀 트렌치(CT)는 제3 폭(W3)을 갖는 제1 셀 트렌치(120T), 및 상기 제3 폭(W3)보다 큰 제4 폭(W4)을 갖는 제2 셀 트렌치(122T)를 포함할 수 있다. 상기 제3 폭(W3) 및 상기 제4 폭(W4)은 상기 제1 폭(W1)보다 작을 수 있다. 상기 제1 폭(W1), 상기 제2 폭(W2), 상기 제3 폭(W3), 및 상기 제4 폭(W4)의 각각은 상기 기판(100)의 상기 상면(100U)에 평행한 일 방향에 따른 폭일 수 있다. 상기 제2 셀 트렌치(122T)는 상기 제1 셀 트렌치(120T)보다 상기 기판(100) 내부로 깊게 형성될 수 있다.
도 1 및 도 4를 참조하면, 상기 제3 마스크 패턴(105a)의 상기 잔부가 제거될 수 있다. 상기 제3 마스크 패턴(105a)의 상기 잔부는, 일 예로, 스트립 공정에 의해 제거될 수 있다. 이 후, 상기 기판(100) 상에 제1 반도체 막(130)이 형성될 수 있다. 상기 제1 반도체 막(130)은 일 예로, 다결정 실리콘 막을 포함할 수 있다. 상기 제1 반도체 막(130)은 상기 제2 마스크 패턴(103a)의 상면 및 측면을 덮을 수 있고, 상기 제1 마스크 패턴(101a)의 측면 상으로 연장될 수 있다. 상기 제1 반도체 막(130)은 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 일부를 채울 수 있다. 상기 제1 반도체 막(130)은 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 내면을 컨포멀하게 덮도록 형성될 수 있다.
도 1 및 도 5를 참조하면, 상기 제1 반도체 막(130)이 산화되어 제1 서브 산화막(132)이 형성될 수 있다. 상기 제1 서브 산화막(132) 상에 상기 제1 셀 트렌치(120T)의 잔부를 채우는 제2 서브 산화막(140)이 형성될 수 있다. 상기 제2 서브 산화막(140)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 제2 서브 산화막(140)은 일 예로, 화학기상증착, 원자층증착 공정 등을 수행하여 형성될 수 있다.
상기 제2 서브 산화막(140)은 상기 제2 마스크 패턴(103a)의 상기 상면 및 상기 측면을 덮을 수 있고, 상기 제1 마스크 패턴(101a)의 상기 측면 상으로 연장될 수 있다. 상기 제2 서브 산화막(140)은 상기 제1 셀 트렌치(120T)의 상기 잔부를 완전히 채우도록 형성될 수 있다. 상기 제2 서브 산화막(140)은 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 일부를 채울 수 있다. 상기 제2 서브 산화막(140)은 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮도록 형성될 수 있다. 상기 제1 서브 산화막(132)은 상기 제2 마스크 패턴(103a) 및 상기 제1 마스크 패턴(101a)의 각각과 상기 제2 서브 산화막(140) 사이에 개재될 수 있다. 상기 제1 서브 산화막(132)은 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 상기 내면과 상기 제2 서브 산화막(140) 사이에 개재될 수 있다.
상기 제1 서브 산화막(132) 및 상기 제2 서브 산화막(140)은 제1 산화막(142)으로 지칭될 수 있다. 상기 제1 산화막(142)은 상기 제1 셀 트렌치(120T)의 내부를 완전히 채우도록 형성될 수 있고, 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮을 수 있다.
도 1 및 도 6을 참조하면, 상기 제1 산화막(142) 상에 상기 제2 셀 트렌치(122T)의 잔부를 채우는 제1 질화막(150)이 형성될 수 있다. 상기 제1 질화막(150)은 일 예로, 실리콘 질화물을 포함할 수 있고, 일 예로, 화학기상증착, 원자층증착 공정 등을 수행하여 형성될 수 있다. 상기 제1 질화막(150)은 상기 제2 마스크 패턴(103a) 및 상기 제1 마스크 패턴(101a)을 덮을 수 있고, 상기 제2 셀 트렌치(122T)의 상기 잔부를 완전히 채우도록 형성될 수 있다. 상기 제1 질화막(150)은 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각의 일부를 채울 수 있다. 상기 제1 질화막(150)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮을 수 있다.
도 1 및 도 7을 참조하면, 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각 내 상기 제1 질화막(150)이 제거될 수 있다. 상기 제1 질화막(150)을 제거하는 것은, 일 예로, 인산 등을 식각액으로 이용하는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 상기 습식 식각 공정에 의해 상기 주변회로 영역(PR) 상의 상기 제1 질화막(150)이 제거될 수 있고, 이에 따라, 상기 주변회로 영역(PR) 상의 상기 제1 산화막(142)이 노출될 수 있다. 상기 습식 식각 공정에 의해 상기 셀 영역(CR) 상의 상기 제1 질화막(150)의 일부가 제거될 수 있다. 이에 따라, 상기 셀 영역(CR) 상의 상기 제1 산화막(142)의 일부가 노출될 수 있다. 상기 제2 셀 트렌치(122T)를 채우는 상기 제1 질화막(150)의 잔부는 상기 습식 식각 공정에 의해 제거되지 않고 상기 셀 영역(CR) 상에 남을 수 있다.
도 1 및 도 8을 참조하면, 상기 기판(100) 상에 제2 반도체 막(160)이 형성될 수 있다. 상기 제2 반도체 막(160)은 일 예로, 다결정 실리콘 막을 포함할 수 있다. 상기 제2 반도체 막(160)은 상기 셀 영역(CR) 상의 상기 제1 산화막(142)의 상기 노출된 일부, 및 상기 제1 질화막(150)의 상기 잔부를 덮을 수 있다. 상기 제2 반도체 막(160)은 상기 주변회로 영역(PR) 상의 상기 제1 산화막(142)을 덮을 수 있고, 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 일부를 채울 수 있다. 상기 제2 반도체 막(160)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮도록 형성될 수 있다.
도 1 및 도 9를 참조하면, 상기 제2 반도체 막(160)이 산화되어 제3 서브 산화막(162)이 형성될 수 있다. 상기 제3 서브 산화막(162) 상에 제4 서브 산화막(170)이 형성되어, 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 제4 서브 산화막(170)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 잔부를 채울 수 있다. 상기 제4 서브 산화막(170)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 제4 서브 산화막(170)은 상기 제1 내지 제3 서브 산화막들(132, 140, 162)보다 밀도가 낮은 물질을 포함할 수 있다. 상기 제4 서브 산화막(170)은 일 예로, 화학기상증착 공정 등을 수행하여 형성될 수 있다. 상기 제4 서브 산화막(170)의 형성 공정은 상대적으로 고온에서 수행될 수 있다.
상기 제4 서브 산화막(170)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 상기 잔부를 완전히 채우도록 형성될 수 있다. 상기 제3 서브 산화막(162)은 상기 주변회로 영역(PR) 상의 상기 제1 산화막(142)과 상기 제4 서브 산화막(170) 사이에 개재될 수 있다. 상기 제3 서브 산화막(162)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 상기 내면과 상기 제4 서브 산화막(170) 사이에 개재될 수 있다. 상기 제3 서브 산화막(162)은 상기 셀 영역(CR) 상의 상기 제1 산화막(142)과 상기 제4 서브 산화막(170) 사이, 및 상기 셀 영역(CR) 상의 상기 제1 질화막(150)의 상기 잔부와 상기 제4 서브 산화막(170) 사이에 개재될 수 있다.
상기 제3 서브 산화막(162) 및 상기 제4 서브 산화막(170)은 제2 산화막(172)으로 지칭될 수 있다. 상기 제1 산화막(142) 및 상기 제2 산화막(172)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 내부를 완전히 채울 수 있다.
도 1 및 도 10을 참조하면, 상기 기판(100) 상에 평탄화 공정이 수행되어 상기 제2 산화막(172) 및 상기 제1 산화막(142)의 각각의 일부가 제거될 수 있다. 상기 평탄화 공정은, 상기 제2 마스크 패턴(103a)이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 질화막(150)의 상기 잔부가 노출될 수 있다.
상기 평탄화 공정 후, 상기 제1 산화막(142)의 잔부는 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각 내에 남을 수 있다. 상기 제1 셀 트렌치(120T)는 상기 제1 산화막(142)의 상기 잔부에 의해 완전히 채워질 수 있다. 상기 제2 셀 트렌치(122T)는 상기 제1 산화막(142)의 상기 잔부, 및 상기 제1 질화막(150)의 상기 잔부에 의해 완전히 채워질 수 있다. 상기 평탄화 공정 후, 상기 제2 산화막(172)의 잔부는 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각 내에 남을 수 있다. 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각은 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172)의 상기 잔부에 의해 완전히 채워질 수 있다. 상기 제2 산화막(172)의 상기 잔부는 그 내부를 향하여 리세스된 상면(RU)을 포함할 수 있다. 구체적으로, 상기 제4 서브 산화막(170)은 상기 제1 내지 제3 서브 산화막들(132, 140, 162)보다 밀도가 낮은 물질을 포함할 수 있고, 이에 따라, 상기 평탄화 공정 동안 상기 제4 서브 산화막(170)은 상기 제1 내지 제3 서브 산화막들(132, 140, 162)보다 더 깊게 리세스될 수 있다. 상기 제2 산화막(172)의 상기 잔부의 상기 리세스된 상면(RU)은 상기 제4 서브 산화막(170)의 리세스된 상면에 대응할 수 있다.
이 후, 상기 기판(100) 상에 플라즈마 처리 공정이 수행될 수 있다. 상기 플라즈마 처리 공정은 상기 제4 서브 산화막(170)의 표면 개질을 위해 채용될 수 있다. 일 예로, 상기 제4 서브 산화막(170)이 상대적으로 밀도가 낮은 물질을 포함함에 따라, 후속 습식 식각 공정에 의해 상기 제4 서브 산화막(170)의 손실이 증가할 수 있다. 따라서, 상기 후속 습식 식각 공정 동안 상기 제4 서브 산화막(170)의 식각을 억제하기 위해, 상기 제4 서브 산화막(170)의 표면 상에 상기 플라즈마 처리 공정이 수행될 수 있다. 상기 플라즈마 처리 공정은 일 예로, 질소를 이용하여 수행될 수 있다.
도 1 및 도 11을 참조하면, 상기 제2 마스크 패턴(103a)이 제거될 수 있다. 상기 제2 마스크 패턴(103a)을 제거하는 것은, 일 예로, 인산 등을 식각액으로 이용하는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 상기 제2 마스크 패턴(103a)이 제거되는 동안, 상기 제1 질화막(150)의 상기 잔부의 상부가 함께 제거될 수 있다. 이에 따라, 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T) 내에 제1 셀 절연패턴(120I), 제2 셀 절연패턴(122I), 제1 주변 절연패턴(124I), 및 제2 주변 절연패턴(126I)이 각각 형성될 수 있다. 상기 제1 셀 절연패턴(120I)은 상기 제1 산화막(142)의 상기 잔부를 포함할 수 있고, 상기 제2 셀 절연패턴(122I)은 상기 제1 산화막(142)의 상기 잔부, 및 상기 제1 질화막(150)의 잔부를 포함할 수 있다. 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은, 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172)의 상기 잔부를 포함할 수 있다.
상기 제2 셀 절연패턴(122I)은 상기 제1 셀 절연패턴(120I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)의 각각을 구성하는 물질과 다른 물질을 포함할 수 있다. 상기 제2 셀 절연패턴(122I)은 질화물을 포함할 수 있고, 상기 제1 셀 절연패턴(120I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)의 각각은 질화물을 포함하지 않을 수 있다. 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)은 상기 제1 폭(W1) 및 상기 제2 폭(W2)을 각각 가질 수 있고, 상기 제1 셀 절연패턴(120I) 및 상기 제2 셀 절연패턴(122I)은 상기 제3 폭(W3) 및 상기 제4 폭(W4)을 각각 가질 수 있다.
도 1 및 도 12a를 참조하면, 상기 제1 마스크 패턴(101a)이 제거될 수 있다. 상기 제1 마스크 패턴(101a)은 일 예로, 스트립 공정을 수행하여 제거될 수 있다. 상기 제1 마스크 패턴(101a)이 제거되는 동안, 상기 제1 셀 절연패턴(120I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)의 각각의 상부가 제거될 수 있고, 상기 제2 셀 절연패턴(122I)의 상기 제1 산화막(142)의 상부가 제거될 수 있다. 상기 제1 마스크 패턴(101a)이 제거됨에 따라, 상기 기판(100)의 상기 상면(100U, 즉, 상기 셀 활성영역(CACT)의 상면(100C) 및 상기 주변 활성영역(PACT)의 상면(100P))이 노출될 수 있다.
일부 실시예들에 따르면, 상기 셀 활성영역(CACT)의 상기 상면(100C) 및 상기 주변 활성영역(PACT)의 상기 상면(100P)은 상기 기판(100)의 바닥면(100B)으로부터 서로 동일한 높이에 위치할 수 있다. 본 명세서, 일 면의 높이는 상기 기판(100)의 상기 바닥면(100B)으로부터 상기 바닥면(100B)에 수직한 방향을 따라 측정된 거리일 수 있다. 상기 제1 셀 절연패턴(120I) 및 상기 제2 셀 절연패턴(122I)의 각각은 상기 셀 활성영역(CACT)의 상기 상면(100C)으로부터 돌출될 수 있다. 상기 제1 셀 절연패턴(120I)의 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 최상부면(122IU)의 각각은 상기 셀 활성영역(CACT)의 상기 상면(100C)보다 높은 높이에 위치할 수 있다. 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은 상기 주변 활성영역(PACT)의 상기 상면(100P)으로부터 돌출될 수 있다. 상기 제1 주변 절연패턴(124I)의 최상부면(124IU) 및 상기 제2 주변 절연패턴(126I)의 최상부면(126IU)의 각각은 상기 주변 활성영역(PACT)의 상기 상면(100P)보다 높은 높이에 위치할 수 있다.
도 12b 내지 도 12e는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 변형예들을 각각 나타내는 도면들으로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 2 내지 도 11, 및 도 12a를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 1 및 도 12b를 참조하면, 상기 제1 마스크 패턴(101a)을 제거하는 제거 공정 동안, 상기 제1 셀 절연패턴(120I)의 상부, 및 상기 제2 셀 절연패턴(122I)의 상기 제1 산화막(142)의 상부가 제거될 수 있다. 본 변형예에 따르면, 상기 제거 공정은, 상기 제1 셀 절연패턴(120I)의 최상부면(120IU), 및 상기 제2 셀 절연패턴(122I)의 최상부면(122IU)의 각각이 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 공면을 이루도록 수행될 수 있다. 상기 제거 공정 동안, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각의 상부가 제거될 수 있다. 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각이 상기 제1 및 제2 셀 절연 패턴들(120I, 122I)보다 큰 폭을 가짐에 따라, 상기 제거 공정 동안, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각의 제거 속도는 상기 제1 및 제2 셀 절연 패턴들(120I, 122I)의 제거 속도보다 느릴 수 있다. 이에 따라, 상기 제거 공정 후, 상기 제1 주변 절연패턴(124I)의 최상부면(124IU), 및 상기 제2 주변 절연패턴(126I)의 최상부면(126IU)의 각각은 상기 주변 활성영역(PACT)의 상기 상면(100P)보다 높은 높이에 위치할 수 있다.
본 변형예에 따르면, 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU)은 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 동일한 높이에 있을 수 있다. 상기 제1 주변 절연패턴(124I)의 상기 최상부면(124IU) 및 상기 제2 주변 절연패턴(126I)의 상기 최상부면(126IU)의 각각은 상기 주변 활성영역(PACT)의 상기 상면(100P)보다 높은 높이에 위치할 수 있다. 상기 제1 주변 절연패턴(124I)의 상기 최상부면(124IU) 및 상기 제2 주변 절연패턴(126I)의 상기 최상부면(126IU)의 각각은 상기 기판(100)으로부터 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU)보다 높은 높이에 위치할 수 있다.
도 1 및 도 12c를 참조하면, 상기 제1 마스크 패턴(101a)을 제거하는 제거 공정 동안, 상기 제1 셀 절연패턴(120I)의 상부, 상기 제2 셀 절연패턴(122I)의 상기 제1 산화막(142)의 상부, 및 상기 제1 주변 절연패턴(124I)의 상부가 제거될 수 있다. 본 변형예에 따르면, 상기 제거 공정은, 상기 제1 셀 절연패턴(120I)의 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 최상부면(122IU)의 각각이 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 공면을 이루도록, 그리고, 상기 제1 주변 절연패턴(124I)의 최상부면(124IU)이 상기 주변 활성영역(PACT)의 상기 상면(100P)과 실질적으로 공면을 이루도록 수행될 수 있다. 이 경우, 상기 제거 공정은 상기 제2 주변 절연패턴(126I)을 선택적으로 덮는 마스크 패턴을 식각 마스크로 이용하여 수행될 수 있다. 상기 제2 주변 절연패턴(126I)은 상기 마스크 패턴에 의해 보호되어 상기 제거 공정 동안 제거되지 않을 수 있다. 이에 따라, 상기 제거 공정 후, 상기 제2 주변 절연패턴(126I)의 최상부면(126IU)은 상기 주변 활성영역(PACT)의 상기 상면(100P)보다 높은 높이에 위치할 수 있다.
본 변형예에 따르면, 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU)은 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 동일한 높이에 있을 수 있다. 상기 제1 주변 절연패턴(124I)의 상기 최상부면(124IU)은 상기 주변 활성영역(PACT)의 상기 상면(100P)과 실질적으로 동일한 높이에 있을 수 있다. 상기 제2 주변 절연패턴(126I)의 상기 최상부면(126IU)은 상기 주변 활성영역(PACT)의 상기 상면(100P)보다 높은 높이에 위치할 수 있다. 상기 제2 주변 절연패턴(126I)의 상기 최상부면(126IU)은 상기 기판(100)으로부터 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU), 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU), 및 상기 제1 주변 절연패턴(124I)의 상기 최상부면(124IU)보다 높은 높이에 위치할 수 있다.
도 1 및 도 12d를 참조하면, 상기 제1 마스크 패턴(101a)을 제거하는 제거 공정 동안, 상기 제1 셀 절연패턴(120I)의 상부, 상기 제2 셀 절연패턴(122I)의 상기 제1 산화막(142)의 상부, 및 상기 제2 주변 절연패턴(126I)의 상부가 제거될 수 있다. 본 변형예에 따르면, 상기 제거 공정은, 상기 제1 셀 절연패턴(120I)의 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 최상부면(122IU)의 각각이 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 공면을 이루도록, 그리고, 상기 제2 주변 절연패턴(126I)의 최상부면(126IU)이 상기 주변 활성영역(PACT)의 상기 상면(100P)과 실질적으로 공면을 이루도록 수행될 수 있다. 이 경우, 상기 제거 공정은 상기 제1 주변 절연패턴(124I)을 선택적으로 덮는 마스크 패턴을 식각 마스크로 이용하여 수행될 수 있다. 상기 제1 주변 절연패턴(124I)은 상기 마스크 패턴에 의해 보호되어 상기 제거 공정 동안 제거되지 않을 수 있다. 이에 따라, 상기 제거 공정 후, 상기 제1 주변 절연패턴(124I)의 최상부면(124IU)은 상기 주변 활성영역(PACT)의 상기 상면(100P)보다 높은 높이에 위치할 수 있다.
본 변형예에 따르면, 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU)은 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 동일한 높이에 있을 수 있다. 상기 제2 주변 절연패턴(126I)의 상기 최상부면(126IU)은 상기 주변 활성영역(PACT)의 상기 상면(100P)과 실질적으로 동일한 높이에 있을 수 있다. 상기 제1 주변 절연패턴(124I)의 상기 최상부면(124IU)은 상기 주변 활성영역(PACT)의 상기 상면(100P)보다 높은 높이에 위치할 수 있다. 상기 제1 주변 절연패턴(124I)의 상기 최상부면(124IU)은 상기 기판(100)으로부터 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU), 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU), 및 상기 제2 주변 절연패턴(126I)의 상기 최상부면(126IU)보다 높은 높이에 위치할 수 있다.
도 1 및 도 12e를 참조하면, 상기 제1 마스크 패턴(101a)을 제거하는 제거 공정 동안, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각의 상부가 제거될 수 있다. 본 변형예에 따르면, 상기 제거 공정은, 상기 제1 주변 절연패턴(124I)의 최상부면(124IU) 및 상기 제2 주변 절연패턴(126I)의 최상부면(126IU)이 상기 주변 활성영역(PACT)의 상기 상면(100P)과 실질적으로 공면을 이루도록 수행될 수 있다. 이 경우, 상기 제거 공정은 상기 제1 및 제2 셀 절연패턴들(120I, 122I)을 선택적으로 덮는 마스크 패턴을 식각 마스크로 이용하여 수행될 수 있다. 상기 제1 및 제2 셀 절연패턴들(120I, 122I)은 상기 마스크 패턴에 의해 보호되어 상기 제거 공정 동안 제거되지 않을 수 있다. 이에 따라, 상기 제거 공정 후, 상기 제1 셀 절연패턴(120I)의 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 최상부면(122IU)의 각각은 상기 셀 활성영역(CACT)의 상기 상면(100C)보다 높은 높이에 위치할 수 있다.
본 변형예에 따르면, 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU)은 상기 셀 활성영역(CACT)의 상기 상면(100C)보다 높은 높이에 위치할 수 있다. 상기 제1 주변 절연패턴(124I)의 상기 최상부면(124IU) 및 상기 제2 주변 절연패턴(126I)의 상기 최상부면(126IU)의 각각은 상기 주변 활성영역(PACT)의 상기 상면(100P)과 실질적으로 동일한 높이에 있을 수 있다. 상기 제1 주변 절연패턴(124I)의 상기 최상부면(124IU), 및 상기 제2 주변 절연패턴(126I)의 상기 최상부면(126IU)의 각각은 상기 기판(100)으로부터 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU)보다 낮은 높이에 위치할 수 있다.
도 13 내지 도 15는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 일 변형예를 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 2 내지 도 11, 및 도 12a를 참조하여 설명한 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 1 및 도 13을 참조하면, 본 변형예에 따르면, 상기 제2 반도체 막(160) 및 상기 제3 서브 산화막(162)을 형성하는 것은 생략될 수 있다. 이 경우, 상기 제4 서브 산화막(170)을 형성하기 위한 공정은 상대적으로 저온에서 수행될 수 있다. 상기 제4 서브 산화막(170)은 상기 셀 영역(CR) 상의 상기 제1 산화막(142)의 상기 노출된 일부, 및 상기 제1 질화막(150)의 상기 잔부를 덮을 수 있다. 상기 제4 서브 산화막(170)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 잔부를 완전히 채우도록 형성될 수 있다. 상기 제4 서브 산화막(170)은 상기 제2 산화막(172)으로 지칭될 수 있다. 상기 제1 산화막(142) 및 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 내부를 완전히 채울 수 있다.
도 1 및 도 14를 참조하면, 상기 기판(100) 상에 상기 평탄화 공정이 수행되어 상기 제2 산화막(172) 및 상기 제1 산화막(142)의 각각의 일부가 제거될 수 있다. 상기 평탄화 공정은, 상기 제2 마스크 패턴(103a)이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 질화막(150)의 상기 잔부가 노출될 수 있다. 상기 평탄화 공정 후, 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))의 잔부는 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각 내에 남을 수 있다. 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각은 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))의 상기 잔부에 의해 완전히 채워질 수 있다. 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))의 상기 잔부는 그 내부를 향하여 리세스된 상면(RU)을 포함할 수 있다. 이 후, 상기 기판(100) 상에 상기 플라즈마 처리 공정이 수행될 수 있다.
도 1 및 도 15를 참조하면, 상기 제2 마스크 패턴(103a)이 제거될 수 있다. 상기 제2 마스크 패턴(103a)이 제거되는 동안, 상기 제1 질화막(150)의 상기 잔부의 상부가 함께 제거될 수 있다. 이에 따라, 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T) 내에 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)이 각각 형성될 수 있다. 본 변형예에 따르면, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은, 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))의 상기 잔부를 포함할 수 있다.
이 후의 공정은 도 12a 내지 도 12e를 참조하여 설명한 것과 실질적으로 동일하다.
도 16 내지 도 20은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 일 변형예를 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 2 내지 도 11, 및 도 12a를 참조하여 설명한 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 1 및 도 16을 참조하면, 상기 제1 서브 산화막(132) 상에 상기 제2 서브 산화막(140)이 형성될 수 있다. 본 변형예에 따르면, 상기 제2 서브 산화막(140)은 상기 제1 셀 트렌치(120T)의 잔부, 및 상기 제2 셀 트렌치(122T)의 잔부를 완전히 채우도록 형성될 수 있다. 상기 제2 서브 산화막(140)은 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각의 일부를 채울 수 있다. 상기 제2 서브 산화막(140)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮도록 형성될 수 있다.
상기 제1 서브 산화막(132) 및 상기 제2 서브 산화막(140)은 상기 제1 산화막(142)으로 지칭될 수 있다. 상기 제1 산화막(142)은 상기 제1 셀 트렌치(120T) 및 상기 제2 셀 트렌치(122T)의 각각의 내부를 완전히 채우도록 형성될 수 있고, 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮을 수 있다.
도 1 및 도 17을 참조하면, 본 변형예에 따르면, 상기 제1 질화막(150)을 형성하는 것, 및 상기 제1 질화막(150)의 일부를 제거하는 것은 생략될 수 있다. 상기 제1 산화막(142) 상에 상기 제2 반도체 막(160)이 형성될 수 있다. 상기 제2 반도체 막(160)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR) 상의 상기 제1 산화막(142) 상에 형성될 수 있고, 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각의 일부를 채울 수 있다. 상기 제2 반도체 막(160)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮도록 형성될 수 있다.
도 1 및 도 18을 참조하면, 상기 제2 반도체 막(160)이 산화되어 상기 제3 서브 산화막(162)이 형성될 수 있다. 상기 제3 서브 산화막(162) 상에 상기 제4 서브 산화막(170)이 형성되어, 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 제4 서브 산화막(170)은 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각의 잔부를 채울 수 있다. 상기 제3 서브 산화막(162)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR) 상의 상기 제1 산화막(142)과 상기 제4 서브 산화막(170) 사이에 개재될 수 있다. 상기 제3 서브 산화막(162)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 상기 내면과 상기 제4 서브 산화막(170) 사이에 개재될 수 있다.
상기 제3 서브 산화막(162) 및 상기 제4 서브 산화막(170)은 상기 제2 산화막(172)으로 지칭될 수 있다. 상기 제1 산화막(142) 및 상기 제2 산화막(172)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 내부를 완전히 채울 수 있다.
도 1 및 도 19를 참조하면, 상기 기판(100) 상에 상기 평탄화 공정이 수행되어 상기 제2 산화막(172) 및 상기 제1 산화막(142)의 각각의 일부가 제거될 수 있다. 상기 평탄화 공정은, 상기 제2 마스크 패턴(103a)이 노출될 때까지 수행될 수 있다.
상기 평탄화 공정 후, 상기 제1 산화막(142)의 잔부는 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각 내에 남을 수 있다. 본 변형예에 따르면, 상기 제1 셀 트렌치(120T) 및 상기 제2 셀 트렌치(122T)의 각각은 상기 제1 산화막(142)의 상기 잔부에 의해 완전히 채워질 수 있다. 상기 평탄화 공정 후, 상기 제2 산화막(172)의 잔부는 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각 내에 남을 수 있다. 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각은 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172)의 상기 잔부에 의해 완전히 채워질 수 있다. 상기 제2 산화막(172)의 상기 잔부는 그 내부를 향하여 리세스된 상면(RU)을 포함할 수 있다. 이 후, 상기 기판(100) 상에 상기 플라즈마 처리 공정이 수행될 수 있다.
도 1 및 도 20을 참조하면, 상기 제2 마스크 패턴(103a)이 제거될 수 있다. 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 상기 제2 주변 트렌치(126T) 내에 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)이 각각 형성될 수 있다. 본 변형예에 따르면, 상기 제1 셀 절연패턴(120I) 및 상기 제2 셀 절연패턴(122I)의 각각은 상기 제1 산화막(142)의 상기 잔부를 포함할 수 있다. 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은, 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172)의 상기 잔부를 포함할 수 있다. 본 변형예에 따르면, 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)의 각각은 질화물을 포함하지 않을 수 있다.
이 후의 공정은 도 12a 내지 도 12e를 참조하여 설명한 것과 실질적으로 동일하다.
도 21 및 도 22는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 일 변형예를 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 2 내지 도 11, 및 도 12a를 참조하여 설명한 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 1 및 도 21을 참조하면, 도 16을 참조하여 설명한 바와 같이, 상기 제1 서브 산화막(132) 상에 상기 제2 서브 산화막(140)이 형성될 수 있다. 본 변형예에 따르면, 상기 제2 서브 산화막(140)은 상기 제1 셀 트렌치(120T)의 잔부, 및 상기 제2 셀 트렌치(122T)의 잔부를 완전히 채우도록 형성될 수 있다. 상기 제2 서브 산화막(140)은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 일부를 채울 수 있다. 상기 제1 서브 산화막(132) 및 상기 제2 서브 산화막(140)은 상기 제1 산화막(142)으로 지칭될 수 있다. 상기 제1 산화막(142)은 상기 제1 셀 트렌치(120T) 및 상기 제2 셀 트렌치(122T)의 각각의 내부를 완전히 채우도록 형성될 수 있고, 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮을 수 있다.
본 변형예에 따르면, 상기 제1 질화막(150)을 형성하는 것, 및 상기 제1 질화막(150)의 일부를 제거하는 것은 생략될 수 있다. 더하여, 본 변형예에 따르면, 상기 제2 반도체 막(160) 및 상기 제3 서브 산화막(162)을 형성하는 것은 생략될 수 있다. 이 경우, 상기 제4 서브 산화막(170)을 형성하기 위한 공정은 상대적으로 저온에서 수행될 수 있다. 상기 제4 서브 산화막(170)은 상기 셀 영역(CR) 및 상기 주변회로 영역(PR) 상의 상기 제1 산화막(142) 상에 형성될 수 있고, 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 제4 서브 산화막(170)은 상기 제2 산화막(172)으로 지칭될 수 있다. 상기 제1 산화막(142) 및 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 내부를 완전히 채울 수 있다.
도 1 및 도 22를 참조하면, 먼저, 상기 기판(100) 상에 상기 평탄화 공정이 수행되어 상기 제2 산화막(172) 및 상기 제1 산화막(142)의 각각의 일부가 제거될 수 있다. 상기 평탄화 공정은, 상기 제2 마스크 패턴(103a)이 노출될 때까지 수행될 수 있다.
상기 평탄화 공정 후, 상기 제1 산화막(142)의 잔부는 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 상기 제2 주변 트렌치(126T)의 각각 내에 남을 수 있다. 본 변형예에 따르면, 상기 제1 셀 트렌치(120T) 및 상기 제2 셀 트렌치(122T)의 각각은 상기 제1 산화막(142)의 상기 잔부에 의해 완전히 채워질 수 있다. 상기 평탄화 공정 후, 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))의 잔부는 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각 내에 남을 수 있다. 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각은 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))의 상기 잔부에 의해 완전히 채워질 수 있다. 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))의 상기 잔부는 그 내부를 향하여 리세스된 상면(RU)을 포함할 수 있다. 이 후, 상기 기판(100) 상에 상기 플라즈마 처리 공정이 수행될 수 있고, 상기 제2 마스크 패턴(103a)이 제거될 수 있다.
상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T) 내에 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)이 각각 형성될 수 있다. 본 변형예에 따르면, 상기 제1 셀 절연패턴(120I) 및 상기 제2 셀 절연패턴(122I)의 각각은 상기 제1 산화막(142)의 상기 잔부를 포함할 수 있다. 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은, 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))의 상기 잔부를 포함할 수 있다. 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)의 각각은 질화물을 포함하지 않을 수 있다.
이 후의 공정은 도 12a 내지 도 12e를 참조하여 설명한 것과 실질적으로 동일하다.
도 23 내지 도 26은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 변형예들을 각각 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 2 내지 도 11, 및 도 12a를 참조하여 설명한 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 1 및 도 23을 참조하면, 본 변형예에 따르면, 상기 제1 반도체 막(130) 및 상기 제1 서브 산화막(132)을 형성하는 것은 생략될 수 있다. 이 경우, 상기 제2 서브 산화막(140)은, 상기 제2 서브 산화막(140)이 상기 제1 셀 트렌치(120T)의 내부를 완전히 채우도록 형성되는 것을 제외하고, 도 5를 참조하여 설명한 것과 실질적으로 동일하다. 본 변형예에 따르면, 상기 제2 서브 산화막(140)은 상기 제1 산화막(142)으로 지칭될 수 있다. 상기 제1 산화막(142, 즉, 상기 제2 서브 산화막(140))은 상기 제1 셀 트렌치(120T)의 내부를 완전히 채우도록 형성될 수 있고, 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮을 수 있다. 이 후의 공정은 도 6 내지 도 10을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
도 10을 참조하여 설명한 상기 평탄화 공정 후, 상기 제2 마스크 패턴(103a)이 제거될 수 있다. 상기 제2 마스크 패턴(103a)이 제거되는 동안, 상기 제1 질화막(150)의 상기 잔부의 상부가 함께 제거될 수 있다. 이에 따라, 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T) 내에 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)이 각각 형성될 수 있다. 상기 제1 셀 절연패턴(120I)은 상기 제1 산화막(142, 즉 상기 제2 서브 산화막(140))의 상기 잔부를 포함할 수 있고, 상기 제2 셀 절연패턴(122I)은 상기 제1 산화막(142, 즉 상기 제2 서브 산화막(140))의 상기 잔부, 및 상기 제1 질화막(150)의 잔부를 포함할 수 있다. 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은, 상기 제1 산화막(142, 즉 상기 제2 서브 산화막(140))의 상기 잔부, 및 상기 제2 산화막(172)의 상기 잔부를 포함할 수 있다.
이 후의 공정은 도 12a 내지 도 12e를 참조하여 설명한 것과 실질적으로 동일하다.
도 1 및 도 24를 참조하면, 본 변형예에 따르면, 상기 제1 반도체 막(130) 및 상기 제1 서브 산화막(132)을 형성하는 것은 생략될 수 있다. 이 경우, 상기 제2 서브 산화막(140)은, 상기 제2 서브 산화막(140)이 상기 제1 셀 트렌치(120T)의 내부를 완전히 채우도록 형성되는 것을 제외하고, 도 5를 참조하여 설명한 것과 실질적으로 동일하다. 본 변형예에 따르면, 상기 제2 서브 산화막(140)은 상기 제1 산화막(142)으로 지칭될 수 있다. 상기 제1 산화막(142, 즉, 상기 제2 서브 산화막(140))은 상기 제1 셀 트렌치(120T)의 내부를 완전히 채우도록 형성될 수 있고, 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮을 수 있다. 이 후의 공정의 도 6 및 도 7을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
본 변형예에 따르면, 상기 제2 반도체 막(160) 및 상기 제3 서브 산화막(162)을 형성하는 것은 생략될 수 있다. 이 경우, 상기 제4 서브 산화막(170)은, 상기 제4 서브 산화막(170)을 형성하기 위한 공정이 상대적으로 저온에서 수행되는 것을 제외하고, 도 9를 참조하여 설명한 것과 실질적으로 동일하다. 상기 제4 서브 산화막(170)은 상기 제2 산화막(172)으로 지칭될 수 있다. 상기 제1 산화막(142, 즉, 상기 제2 서브 산화막(140)) 및 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 내부를 완전히 채울 수 있다. 이 후의 공정은 도 1 및 도 10을 참조하여 설명한 바와 같다.
도 10을 참조하여 설명한 상기 평탄화 공정 후, 상기 제2 마스크 패턴(103a)이 제거될 수 있다. 상기 제2 마스크 패턴(103a)이 제거되는 동안, 상기 제1 질화막(150)의 상기 잔부의 상부가 함께 제거될 수 있다. 이에 따라, 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 상기 제2 주변 트렌치(126T) 내에 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)이 각각 형성될 수 있다. 상기 제1 셀 절연패턴(120I)은 상기 제1 산화막(142, 즉 상기 제2 서브 산화막(140))의 상기 잔부를 포함할 수 있고, 상기 제2 셀 절연패턴(122I)은 상기 제1 산화막(142, 즉 상기 제2 서브 산화막(140))의 상기 잔부, 및 상기 제1 질화막(150)의 잔부를 포함할 수 있다. 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은, 상기 제1 산화막(142, 즉 상기 제2 서브 산화막(140))의 상기 잔부, 및 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))의 상기 잔부를 포함할 수 있다.
이 후의 공정은 도 12a 내지 도 12e를 참조하여 설명한 것과 실질적으로 동일하다.
도 1 및 도 25를 참조하면, 본 변형예에 따르면, 상기 제1 반도체 막(130) 및 상기 제1 서브 산화막(132)을 형성하는 것은 생략될 수 있다. 더하여, 상기 제2 서브 산화막(140)은, 상기 제2 서브 산화막(140)이 상기 제1 셀 트렌치(120T) 및 상기 제2 셀 트렌치(122T)의 각각의 내부를 완전히 채우도록 형성되는 것을 제외하고, 도 16을 참조하여 설명한 것과 실질적으로 동일하다. 본 변형예에 따르면, 상기 제2 서브 산화막(140)은 상기 제1 산화막(142)으로 지칭될 수 있다. 상기 제1 산화막(142, 즉, 상기 제2 서브 산화막(140))은 상기 제1 셀 트렌치(120T) 및 상기 제2 셀 트렌치(122T)의 각각의 내부를 완전히 채우도록 형성될 수 있고, 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮을 수 있다. 이 후의 공정은, 도 17 내지 도 19를 참조하여 설명한 바와 같다.
도 19를 참조하여 설명한 상기 평탄화 공정 후, 상기 제2 마스크 패턴(103a)이 제거될 수 있다. 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 상기 제2 주변 트렌치(126T) 내에 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)이 각각 형성될 수 있다. 본 변형예에 따르면, 상기 제1 셀 절연패턴(120I) 및 상기 제2 셀 절연패턴(122I)의 각각은 상기 제1 산화막(142, 즉, 상기 제2 서브 산화막(140))의 상기 잔부를 포함할 수 있다. 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은, 상기 제1 산화막(142, 즉 상기 제2 서브 산화막(140))의 상기 잔부, 및 상기 제2 산화막(172)의 상기 잔부를 포함할 수 있다. 본 변형예에 따르면, 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)의 각각은 질화물을 포함하지 않을 수 있다.
이 후의 공정은 도 12a 내지 도 12e를 참조하여 설명한 것과 실질적으로 동일하다.
도 1 및 도 26을 참조하면, 본 변형예에 따르면, 상기 제1 반도체 막(130) 및 상기 제1 서브 산화막(132)을 형성하는 것은 생략될 수 있다. 더하여, 상기 제2 서브 산화막(140)은, 상기 제2 서브 산화막(140)이 상기 제1 셀 트렌치(120T) 및 상기 제2 셀 트렌치(122T)의 각각의 내부를 완전히 채우도록 형성되는 것을 제외하고, 도 16을 참조하여 설명한 것과 실질적으로 동일하다. 본 변형예에 따르면, 상기 제2 서브 산화막(140)은 상기 제1 산화막(142)으로 지칭될 수 있다. 상기 제1 산화막(142, 즉, 상기 제2 서브 산화막(140))은 상기 제1 셀 트렌치(120T) 및 상기 제2 셀 트렌치(122T)의 각각의 내부를 완전히 채우도록 형성될 수 있고, 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮을 수 있다.
본 변형예에 따르면, 상기 제1 질화막(150)을 형성하는 것, 및 상기 제1 질화막(150)의 일부를 제거하는 것은 생략될 수 있다. 더하여, 상기 제2 반도체 막(160) 및 상기 제3 서브 산화막(162)을 형성하는 것은 생략될 수 있다. 이 경우, 상기 제4 서브 산화막(170)은, 상기 제4 서브 산화막(170)을 형성하기 위한 공정이 상대적으로 저온에서 수행되는 것을 제외하고, 도 18을 참조하여 설명한 것과 실질적으로 동일하다. 상기 제4 서브 산화막(170)은 상기 제2 산화막(172)으로 지칭될 수 있다. 상기 제1 산화막(142, 즉 상기 제2 서브 산화막(140)) 및 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))은 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각의 내부를 완전히 채울 수 있다. 이 후의 공정은 도 19를 참조하여 설명한 것과 실질적으로 동일하다.
도 19를 참조하여 설명한 상기 평탄화 공정 후, 상기 제2 마스크 패턴(103a)이 제거될 수 있다. 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 상기 제2 주변 트렌치(126T) 내에 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)이 각각 형성될 수 있다. 본 변형예에 따르면, 상기 제1 셀 절연패턴(120I) 및 상기 제2 셀 절연패턴(122I)의 각각은 상기 제1 산화막(142, 즉, 상기 제2 서브 산화막(140))의 상기 잔부를 포함할 수 있다. 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은, 상기 제1 산화막(142, 즉, 상기 제2 서브 산화막(140))의 상기 잔부, 및 상기 제2 산화막(172, 즉, 상기 제4 서브 산화막(170))의 상기 잔부를 포함할 수 있다. 본 변형예에 따르면, 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)의 각각은 질화물을 포함하지 않을 수 있다.
이 후의 공정은 도 12a 내지 도 12e를 참조하여 설명한 것과 실질적으로 동일하다.
도 27 및 도 28은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 일 변형예를 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 2 내지 도 11, 및 도 12a를 참조하여 설명한 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 1 및 도 27을 참조하면, 상기 제1 서브 산화막(132) 상에 상기 제2 서브 산화막(140)이 형성될 수 있다. 본 변형예에 따르면, 상기 제2 서브 산화막(140)은 상기 제1 셀 트렌치(120T)의 잔부, 상기 제2 셀 트렌치(122T)의 잔부, 및 상기 제1 주변 트렌치(124T)의 잔부를 완전히 채우도록 형성될 수 있다. 상기 제2 서브 산화막(140)은 상기 제2 주변 트렌치(126T)의 일부를 채울 수 있다. 상기 제2 서브 산화막(140)은 상기 제2 주변 트렌치(126T)의 상기 내면을 컨포멀하게 덮도록 형성될 수 있다. 상기 제1 서브 산화막(132) 및 상기 제2 서브 산화막(140)은 상기 제1 산화막(142)으로 지칭될 수 있다. 상기 제1 산화막(142)은 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 및 상기 제1 주변 트렌치(124T)의 각각의 내부를 완전히 채우도록 형성될 수 있고, 상기 제2 주변 트렌치(126T)의 상기 내면을 컨포멀하게 덮을 수 있다.
이 후의 공정은, 상기 제2 반도체 막(160), 상기 제3 서브 산화막(162), 및 상기 제4 서브 산화막(170)이 상기 제1 주변 트렌치(124T) 내에 형성되지 않는 것을 제외하고, 도 17 내지 도 19을 참조하여 설명한 바와 실질적으로 동일하다.
도 1 및 도 28을 참조하면, 도 19을 참조하여 설명한 상기 평탄화 공정 후, 상기 제2 마스크 패턴(103a)이 제거될 수 있다. 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 상기 제2 주변 트렌치(126T) 내에 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)이 각각 형성될 수 있다. 본 변형예에 따르면, 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 및 상기 제1 주변 절연패턴(124I)의 각각은 상기 제1 산화막(142)의 상기 잔부를 포함할 수 있다. 상기 제2 주변 절연패턴(126I)은 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172)의 상기 잔부를 포함할 수 있다. 이 경우, 상기 제2 주변 절연패턴(126I)은 상기 제1 주변 절연패턴(124I)을 구성하는 물질보다 작은 밀도를 갖는 물질(즉, 상기 제4 서브 산화막(170))을 포함할 수 있다. 본 변형예에 따르면, 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)의 각각은 질화물을 포함하지 않을 수 있다.
이 후의 공정은 도 12a 내지 도 12e를 참조하여 설명한 것과 실질적으로 동일하다.
도 29 내지 도 38, 및 도 39a는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 2 내지 도 11, 및 도 12a를 참조하여 설명한 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 1 및 도 29를 참조하면, 상기 기판(100) 상에 마스크 막(107)이 형성될 수 있다. 상기 마스크 막(107)은 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 마스크 막(107)은 산화물(일 예로, 실리콘 산화물)을 포함하는 단일층의 마스크 막일 수 있다.
도 1 및 도 30을 참조하면, 상기 마스크 막(107)은 셀 마스크 패턴(107C) 및 주변 마스크 패턴(107P)으로 패터닝될 수 있다. 상기 셀 마스크 패턴(107C)은 상기 기판(100)의 상기 셀 영역(CR) 상에 상기 셀 활성 영역(CACT)이 형성될 영역을 정의할 수 있고, 상기 주변 마스크 패턴(107P)은 상기 기판(100)의 상기 주변회로 영역(PR) 상에 상기 주변 활성 영역(PACT)이 형성될 영역을 정의할 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR) 상에 상기 셀 트렌치(CT) 및 상기 주변 트렌치(PT)가 각각 형성될 수 있다. 상기 셀 트렌치(CT) 및 상기 주변 트렌치(PT)를 형성하는 것은, 상기 셀 마스크 패턴(107C) 및 상기 주변 마스크 패턴(107P)을 식각 마스크로 이용하여 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 주변 트렌치(PT)는 상기 제1 폭(W1)을 갖는 상기 제1 주변 트렌치(124T), 및 상기 제1 폭(W1)보다 큰 상기 제2 폭(W2)을 갖는 상기 제2 주변 트렌치(126T)를 포함할 수 있다. 상기 셀 트렌치(CT)는 상기 제3 폭(W3)을 갖는 상기 제1 셀 트렌치(120T), 및 상기 제3 폭(W3)보다 큰 상기 제4 폭(W4)을 갖는 상기 제2 셀 트렌치(122T)를 포함할 수 있다.
도 1 및 도 31을 참조하면, 상기 기판(100) 상에 상기 제1 반도체 막(130)이 형성될 수 있다. 상기 제1 반도체 막(130)은 상기 셀 마스크 패턴(107C) 및 상기 주변 마스크 패턴(107P)의 각각의 상면 및 측면을 덮을 수 있다. 상기 제1 반도체 막(130)은 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 일부를 채울 수 있다. 상기 제1 반도체 막(130)은 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 제2 주변 트렌치(126T)의 각각의 내면을 컨포멀하게 덮도록 형성될 수 있다.
도 1 및 도 32를 참조하면, 상기 제1 반도체 막(130)이 산화되어 상기 제1 서브 산화막(132)이 형성될 수 있다. 상기 제1 서브 산화막(132) 상에 상기 제1 셀 트렌치(120T)의 잔부를 채우는 상기 제2 서브 산화막(140)이 형성될 수 있다. 상기 제2 서브 산화막(140)은 상기 셀 마스크 패턴(107C) 및 상기 주변 마스크 패턴(107P)의 각각의 상기 상면 및 상기 측면을 덮을 수 있다. 상기 제2 서브 산화막(140)은 상기 제1 셀 트렌치(120T)의 상기 잔부를 완전히 채우도록 형성될 수 있다. 상기 제2 서브 산화막(140)은 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 상기 제2 주변 트렌치(126T)의 각각의 일부를 채울 수 있다. 상기 제2 서브 산화막(140)은 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 상기 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮도록 형성될 수 있다. 상기 제1 서브 산화막(132) 및 상기 제2 서브 산화막(140)은 상기 제1 산화막(142)으로 지칭될 수 있다. 상기 제1 산화막(142)은 상기 제1 셀 트렌치(120T)의 내부를 완전히 채우도록 형성될 수 있고, 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 상기 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮을 수 있다.
일부 변형에들에 따르면, 상기 제1 반도체 막(130) 및 상기 제1 서브 산화막(132)을 형성하는 것은 생략될 수 있다. 이 경우, 상기 제2 서브 산화막(140)은 상기 제1 산화막(142)으로 지칭될 수 있고, 상기 제1 셀 트렌치(120T)의 내부를 완전히 채우도록 형성될 수 있다.
도 1 및 도 33을 참조하면, 상기 제1 산화막(142) 상에 상기 제2 셀 트렌치(122T)의 잔부를 채우는 상기 제1 질화막(150)이 형성될 수 있다. 상기 제1 질화막(150)은 상기 셀 마스크 패턴(107C) 및 상기 주변 마스크 패턴(107P)의 각각의 상기 상면 및 상기 측면을 덮을 수 있고, 상기 제2 셀 트렌치(122T)의 상기 잔부를 완전히 채우도록 형성될 수 있다. 상기 제1 질화막(150)은 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각의 일부를 채울 수 있다. 상기 제1 질화막(150)은 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮을 수 있다.
도 1 및 도 34를 참조하면, 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각 내 상기 제1 질화막(150)이 제거될 수 있다. 상기 제1 질화막(150)을 제거하는 것은, 일 예로, 인산 등을 식각액으로 이용하는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 상기 습식 식각 공정에 의해 상기 주변회로 영역(PR) 상의 상기 제1 질화막(150)이 제거될 수 있고, 이에 따라, 상기 주변회로 영역(PR) 상의 상기 제1 산화막(142)이 노출될 수 있다. 상기 습식 식각 공정에 의해 상기 셀 영역(CR) 상의 상기 제1 질화막(150)의 일부가 제거될 수 있다. 이에 따라, 상기 셀 영역(CR) 상의 상기 제1 산화막(142)의 일부가 노출될 수 있다. 상기 제2 셀 트렌치(122T)를 채우는 상기 제1 질화막(150)의 잔부는 상기 습식 식각 공정에 의해 제거되지 않고 상기 셀 영역(CR) 상에 남을 수 있다.
일부 변형예들에 따르면, 상기 제1 질화막(150)을 형성하는 것, 및 상기 제1 질화막(150)의 일부를 제거하는 것은 생략될 수 있다. 일 예로, 상기 제1 산화막(142)은 상기 제1 셀 트렌치(120T) 및 상기 제2 셀 트렌치(122T)의 각각의 내부를 완전히 채우도록 형성될 수 있고, 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮을 수 있다. 다른 예로, 상기 제1 산화막(142)은 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 및 상기 제1 주변 트렌치(124T)의 각각 내부를 완전히 채우도록 형성될 수 있고, 상기 제2 주변 트렌치(126T)의 상기 내면을 컨포멀하게 덮을 수 있다.
도 1 및 도 35를 참조하면, 상기 기판(100) 상에 상기 제2 반도체 막(160)이 형성될 수 있다. 상기 제2 반도체 막(160)은 상기 셀 영역(CR) 상의 상기 제1 산화막(142)의 상기 노출된 일부, 및 상기 제1 질화막(150)의 상기 잔부를 덮을 수 있다. 상기 제2 반도체 막(160)은 상기 주변회로 영역(PR) 상의 상기 제1 산화막(142)을 덮을 수 있고, 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각의 일부를 채울 수 있다. 상기 제2 반도체 막(160)은 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각의 상기 내면을 컨포멀하게 덮도록 형성될 수 있다.
도 1 및 도 36를 참조하면, 상기 제2 반도체 막(160)이 산화되어 상기 제3 서브 산화막(162)이 형성될 수 있다. 상기 제3 서브 산화막(162) 상에 상기 제4 서브 산화막(170)이 형성되어, 상기 기판(100)의 상기 셀 영역(CR) 및 상기 주변회로 영역(PR)을 덮을 수 있다. 상기 제4 서브 산화막(170)은 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각의 잔부를 채울 수 있다. 상기 제3 서브 산화막(162) 및 상기 제4 서브 산화막(170)은 상기 제2 산화막(172)으로 지칭될 수 있다. 상기 제1 산화막(142) 및 상기 제2 산화막(172)은 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각의 내부를 완전히 채울 수 있다.
일부 변형예들에 따르면, 상기 제2 반도체 막(160) 및 상기 제3 서브 산화막(162)을 형성하는 것은 생략될 수 있다. 이 경우, 상기 제4 서브 산화막(170)을 형성하기 위한 공정은 상대적으로 저온에서 수행될 수 있고, 상기 제4 서브 산화막(170)이 상기 제2 산화막(172)으로 지칭될 수 있다.
도 1 및 도 37을 참조하면, 상기 기판(100) 상에 평탄화 공정이 수행되어 상기 제2 산화막(172) 및 상기 제1 산화막(142)의 각각의 일부가 제거될 수 있다. 상기 평탄화 공정은 상기 기판(100)의 상기 상면(100U)이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 질화막(150)의 상기 잔부의 상부가 노출될 수 있다.
상기 평탄화 공정에 의해, 상기 제1 산화막(142)의 잔부는 상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 상기 제2 주변 트렌치(126T)의 각각 내에 국소적으로 남을 수 있다. 상기 제1 셀 트렌치(120T)는 상기 제1 산화막(142)의 상기 잔부에 의해 완전히 채워질 수 있다. 상기 제2 셀 트렌치(122T)는 상기 제1 산화막(142)의 상기 잔부, 및 상기 제1 질화막(150)의 상기 잔부에 의해 완전히 채워질 수 있다. 상기 평탄화 공정에 의해, 상기 제2 산화막(172)의 잔부는 상기 제1 주변 트렌치(124T) 및 상기 제2 주변 트렌치(126T)의 각각 내에 국소적으로 남을 수 있다. 상기 제1 주변 트렌치(124T) 및 제2 주변 트렌치(126T)의 각각은 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172)의 상기 잔부에 의해 완전히 채워질 수 있다. 상기 제2 산화막(172)의 상기 잔부는 그 내부를 향하여 리세스된 상면(RU)을 포함할 수 있다. 이 후, 상기 기판(100) 상에 상기 플라즈마 처리 공정이 수행될 수 있다.
도 1 및 도 38을 참조하면, 상기 제1 질화막(150)의 상기 노출된 상부가 제거될 수 있다. 상기 제1 질화막(150)의 상기 노출된 상부를 제거하는 것은, 일 예로, 인산 등을 식각액으로 이용하는 습식 식각 공정을 수행하는 것을 포함할 수 있다.
상기 제1 셀 트렌치(120T), 상기 제2 셀 트렌치(122T), 상기 제1 주변 트렌치(124T), 및 상기 제2 주변 트렌치(126T) 내에 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)이 각각 형성될 수 있다. 상기 제1 셀 절연패턴(120I)은 상기 제1 산화막(142)의 상기 잔부를 포함할 수 있고, 상기 제2 셀 절연패턴(122I)은 상기 제1 산화막(142)의 상기 잔부, 및 상기 제1 질화막(150)의 잔부를 포함할 수 있다. 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은, 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172)의 상기 잔부를 포함할 수 있다.
일부 변형예들에 따르면, 상기 제1 셀 절연패턴(120I) 및 상기 제2 셀 절연패턴(122I)의 각각은 상기 제1 산화막(142)의 상기 잔부를 포함할 수 있고, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은, 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172)의 상기 잔부를 포함할 수 있다. 다른 변형예들에 따르면, 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 및 상기 제1 주변 절연패턴(124I)의 각각은 상기 제1 산화막(142)의 상기 잔부를 포함할 수 있고, 상기 제2 주변 절연패턴(126I)은 상기 제1 산화막(142)의 상기 잔부, 및 상기 제2 산화막(172)의 상기 잔부를 포함할 수 있다. 이 경우, 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I)의 각각은 질화물을 포함하지 않을 수 있다.
도 1 및 도 39a를 참조하면, 상기 기판(100)의 상부가 리세스될 수 있다. 상기 셀 영역(CR)의 상기 기판(100)의 상부가 리세스됨에 따라, 상기 제1 셀 절연패턴(120I) 및 상기 제2 셀 절연패턴(122I)의 각각의 상부가 상기 기판(100)의 상기 상면(100U, 즉, 상기 셀 활성영역(CACT)의 상면(100C))으로부터 돌출될 수 있다. 상기 주변회로 영역(PR)의 상기 기판(100)의 상부가 리세스됨에 따라, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각의 상부가 상기 기판(100)의 상기 상면(100U, 즉, 상기 주변 활성영역(PACT)의 상면(100P))으로부터 돌출될 수 있다. 일부 실시예들에 따르면, 상기 셀 활성영역(CACT)의 상기 상면(100C) 및 상기 주변 활성영역(PACT)의 상기 상면(100P)은 상기 기판(100)의 상기 바닥면(100B)으로부터 서로 동일한 높이에 위치할 수 있다. 상기 제1 셀 절연패턴(120I)의 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 최상부면(122IU)의 각각은 상기 셀 활성영역(CACT)의 상기 상면(100C)보다 높은 높이에 위치할 수 있고, 상기 제1 주변 절연패턴(124I)의 최상부면(124IU) 및 상기 제2 주변 절연패턴(126I)의 최상부면(126IU)의 각각은 상기 주변 활성영역(PACT)의 상기 상면(100P)보다 높은 높이에 위치할 수 있다.
도 39b 내지 도 39e는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법의 변형예들을 각각 나타내는 도면들으로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 29 내지 도 38, 및 도 39a를 참조하여 설명한 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 1 및 도 39b를 참조하면, 상기 셀 영역(CR)의 상기 기판(100)의 상부가 선택적으로 리세스될 수 있다. 이에 따라, 상기 제1 셀 절연패턴(120I) 및 상기 제2 셀 절연패턴(122I)의 각각의 상부가 상기 기판(100)의 상기 상면(100U, 즉, 상기 셀 활성영역(CACT)의 상기 상면(100C))으로부터 돌출될 수 있다. 본 변형예에 따르면, 상기 셀 활성영역(CACT)의 상기 상면(100C)은 상기 기판(100)의 상기 바닥면(100B)으로부터 상기 주변 활성영역(PACT)의 상기 상면(100P)보다 낮은 높이에 위치할 수 있다. 상기 제1 셀 절연패턴(120I)의 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 최상부면(122IU)의 각각은 상기 셀 활성영역(CACT)의 상기 상면(100C)보다 높은 높이에 위치할 수 있다. 상기 제1 주변 절연패턴(124I)의 최상부면(124IU) 및 상기 제2 주변 절연패턴(126I)의 최상부면(126IU)의 각각은 상기 주변 활성영역(PACT)의 상기 상면(100P)과 실질적으로 공면을 이룰 수 있다. 상기 제1 주변 절연패턴(124I)의 상기 최상부면(124IU) 및 상기 제2 주변 절연패턴(126I)의 상기 최상부면(126IU)의 각각은 상기 주변 활성영역(PACT)의 상기 상면(100P)과 실질적으로 동일한 높이에 위치할 수 있다.
도 1 및 도 39c를 참조하면, 상기 주변회로 영역(PR)의 상기 기판(100)의 상부가 선택적으로 리세스될 수 있다. 이에 따라, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각의 상부가 상기 기판(100)의 상기 상면(100U, 즉, 상기 주변 활성영역(PACT)의 상기 상면(100P))으로부터 돌출될 수 있다. 본 변형예에 따르면, 상기 주변 활성영역(PACT)의 상기 상면(100P)은 상기 기판(100)의 상기 바닥면(100B)으로부터 상기 셀 활성영역(CACT)의 상면(100C)보다 낮은 높이에 위치할 수 있다. 상기 제1 주변 절연패턴(124I)의 최상부면(124IU) 및 상기 제2 주변 절연패턴(126I)의 최상부면(126IU)의 각각은 상기 주변 활성영역(PACT)의 상기 상면(100P)보다 높은 높이에 위치할 수 있다. 상기 제1 셀 절연패턴(120I)의 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 최상부면(122IU)의 각각은 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 공면을 이룰 수 있다. 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU)의 각각은 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 동일한 높이에 위치할 수 있다.
도 1 및 도 39d를 참조하면, 상기 주변회로 영역(PR)의 상기 기판(100)의 상부가 부분적으로 리세스될 수 있다. 본 변형예들에 따르면, 상기 주변 활성영역(PACT)의 상기 상면(100P)의 일부는 상기 기판(100)의 상기 바닥면(100B)으로부터 상기 주변 활성영역(PACT)의 상기 상면(100P)의 다른 일부, 및 상기 셀 활성영역(CACT)의 상기 상면(100C)보다 낮은 높이에 위치할 수 있다. 상기 주변회로 영역(PR)의 상기 기판(100)의 상기 상부가 부분적으로 리세스됨에 따라, 상기 제1 주변 절연패턴(124I)의 상부가 상기 기판(100)의 상기 상면(100U, 즉, 상기 주변 활성영역(PACT)의 상기 상면(100P))으로부터 선택적으로 돌출될 수 있다. 이 경우, 상기 제1 주변 절연패턴(124I)의 최상부면(124IU)은 상기 주변 활성영역(PACT)의 상기 상면(100P)의 상기 일부보다 높은 높이에 위치할 수 있고, 상기 제2 주변 절연패턴(126I)의 최상부면(126IU)은 상기 주변 활성영역(PACT)의 상기 상면(100P)의 상기 다른 일부와 실질적으로 동일한 높이에 위치할 수 있다.
상기 제1 셀 절연패턴(120I)의 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 최상부면(122IU)의 각각은 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 공면을 이룰 수 있다. 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU)의 각각은 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 동일한 높이에 위치할 수 있다.
도 1 및 도 39e를 참조하면, 상기 주변회로 영역(PR)의 상기 기판(100)의 상부가 부분적으로 리세스될 수 있다. 본 변형예들에 따르면, 상기 주변 활성영역(PACT)의 상기 상면(100P)의 일부는 상기 기판(100)의 상기 바닥면(100B)으로부터 상기 주변 활성영역(PACT)의 상기 상면(100P)의 다른 일부, 및 상기 셀 활성영역(CACT)의 상기 상면(100C)보다 낮은 높이에 위치할 수 있다. 상기 주변회로 영역(PR)의 상기 기판(100)의 상기 상부가 부분적으로 리세스됨에 따라, 상기 제2 주변 절연패턴(126I)의 상부가 상기 기판(100)의 상기 상면(100U, 즉, 상기 주변 활성영역(PACT)의 상기 상면(100P))으로부터 선택적으로 돌출될 수 있다. 이 경우, 상기 제2 주변 절연패턴(126I)의 최상부면(126IU)은 상기 주변 활성영역(PACT)의 상기 상면(100P)의 상기 일부보다 높은 높이에 위치할 수 있고, 상기 제1 주변 절연패턴(124I)의 최상부면(124IU)은 상기 주변 활성영역(PACT)의 상기 상면(100P)의 상기 다른 일부와 실질적으로 동일한 높이에 위치할 수 있다.
상기 제1 셀 절연패턴(120I)의 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 최상부면(122IU)의 각각은 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 공면을 이룰 수 있다. 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU)의 각각은 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 동일한 높이에 위치할 수 있다.
일반적으로, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)이 질화막을 포함하는 경우, 상기 주변회로 영역(PR) 상에 형성될 주변 트랜지스터의 유효채널길이가 감소하는 현상(HEIP(hot electron induced punchthrough))이 발생될 수 있다. 이 경우, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I) 내 상기 질화막이 전자 트랩층으로 기능할 수 있고, 상기 질화막 내에 트랩된 전자들에 의해 상술한 HEIP 현상이 유도될 수 있다. 상기 주변 트랜지스터의 유효채널길이가 감소하는 경우, 반도체 소자의 전기적 특성이 열화될 수 있다. 더하여, 게이트 전극막이 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I) 중 적어도 하나를 덮도록 형성되는 경우, 상기 게이트 전극막을 패터닝하는 공정 동안, 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I) 중 상기 적어도 하나 상에 상기 게이트 전극막의 잔부가 남을 수 있다. 상기 게이트 전극막의 상기 잔부는 인접하는 게이트 전극들 사이의 전기적 단락을 발생시킬 수 있다.
본 발명의 개념에 따르면, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은 상기 질화막(150)을 포함하지 않을 수 있다. 이에 따라, 상술한 HEIP 현상이 억제될 수 있다. 더하여, 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I) 중 적어도 하나는 상기 기판(100)의 상기 상면(100U)으로부터 돌출되도록 형성될 수 있다. 이 경우, 상기 게이트 전극막의 상기 패터닝 공정 동안, 상기 제1 셀 절연패턴(120I), 상기 제2 셀 절연패턴(122I), 상기 제1 주변 절연패턴(124I), 및 상기 제2 주변 절연패턴(126I) 중 상기 적어도 하나 상에 남는 상기 게이트 전극막의 상기 잔부를 제거하는 것이 용이할 수 있다. 이에 따라, 상기 게이트 전극들 사이의 전기적 단락이 최소화될 수 있다. 따라서, 반도체 소자의 전기적 특성이 개선될 수 있다.
도 40은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 41은 도 40의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 40 및 도 41을 참조하면, 상기 기판(100)의 상기 셀 영역(CR) 상에 상기 셀 활성영역(CACT)을 정의하는 셀 절연패턴(CI)이 제공될 수 있다. 상기 셀 절연패턴(CI)은 상기 제1 셀 절연패턴(120I) 및 상기 제2 셀 절연패턴(122I)을 포함할 수 있다. 상기 기판(100)의 상기 주변회로 영역(PR) 상에 상기 주변 활성영역(PACT)을 정의하는 주변 절연패턴(PI)이 제공될 수 있다. 상기 주변 절연패턴(PI)은 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)을 포함할 수 있다. 상기 셀 활성영역(CACT), 상기 주변 활성영역(PACT), 상기 제1 및 제2 셀 절연패턴들(120I, 122I), 및 상기 제1 및 제2 주변 절연패턴들(124I, 126I)은, 도 1 내지 도 11, 도 12a 내지 도 12e, 도 13 내지 도 28을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법에 따라 형성될 수 있다. 이 경우, 상기 셀 활성영역(CACT)의 상기 상면(100C) 및 상기 주변 활성영역(PACT)의 상기 상면(100P)은 상기 기판(100)의 상기 바닥면(100B)으로부터 서로 동일한 높이에 위치할 수 있다.
일부 실시예들에 따르면, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)은, 상기 기판(100)의 상기 상면(100U, 즉, 상기 주변 활성영역(PACT)의 상기 상면(100P))으로부터 돌출될 수 있다. 일 예로, 도 12b를 참조하여 설명한 바와 같이, 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU)은 상기 셀 활성영역(CACT)의 상기 상면(100C)과 실질적으로 동일한 높이에 있을 수 있다. 상기 제1 주변 절연패턴(124I)의 상기 최상부면(124IU) 및 상기 제2 주변 절연패턴(126I)의 상기 최상부면(126IU)의 각각은 상기 주변 활성영역(PACT)의 상기 상면(100P)보다 높은 높이에 위치할 수 있다. 상기 제1 주변 절연패턴(124I)의 상기 최상부면(124IU) 및 상기 제2 주변 절연패턴(126I)의 상기 최상부면(126IU)의 각각은 상기 기판(100)으로부터 상기 제1 셀 절연패턴(120I)의 상기 최상부면(120IU) 및 상기 제2 셀 절연패턴(122I)의 상기 최상부면(122IU)보다 높은 높이에 위치할 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 상에 상기 셀 활성영역(CACT)을 가로지르는 워드 라인들(WL)이 제공될 수 있다. 상기 워드 라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 워드 라인들(WL)의 각각은 상기 기판(100) 내에 매립된 셀 게이트 전극(GE), 상기 셀 게이트 전극(GE)과 상기 셀 활성영역(CACT) 사이 및 상기 셀 게이트 전극(GE)과 상기 셀 절연패턴(CI) 사이에 개재하는 셀 게이트 유전 패턴(GI), 및 상기 셀 게이트 전극(GE)의 상면 상의 셀 게이트 캐핑 패턴(GCAP)을 포함할 수 있다. 상기 셀 게이트 캐핑 패턴(GCAP)의 상면은 상기 기판(100)의 상기 상면(100U, 즉, 상기 셀 활성영역(CACT)의 상기 상면(100C))과 실질적으로 공면을 이룰 수 있다. 상기 셀 게이트 전극(GE)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 상기 셀 게이트 유전 패턴(GI)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 셀 게이트 캐핑 패턴(GCAP)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 셀 활성영역(CACT) 내에 제1 불순물 주입 영역(SD1) 및 제2 불순물 주입 영역들(SD2)이 제공될 수 있다. 상기 제2 불순물 주입 영역들(SD2)은 상기 제1 불순물 주입 영역(SD1)을 사이에 두고 서로 이격될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 싱기 셀 활성 영역(CACT)을 가로지르는 한 쌍의 워드 라인들(WL) 사이에 제공될 수 있다. 상기 제2 불순물 주입 영역들(SD2)은 상기 한 쌍의 워드 라인들(WL)을 사이에 두고 서로 이격될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 상기 제2 불순물 주입 영역들(SD2)보다 상기 기판(100) 내부로 깊게 제공될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 상기 제2 불순물 주입 영역들(SD2)과 동일한 도전형의 불순물을 포함할 수 있다.
상기 기판(100)의 상기 셀 영역(CR) 상에 상기 워드 라인들(WL)을 가로지르는 비트 라인들(BL)이 제공될 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 배열될 수 있다. 상기 비트 라인들(BL)의 각각은 상기 제1 불순물 주입 영역(SD1)에 전기적으로 연결되는 도전 콘택(202), 상기 도전 콘택(202) 상에 제공되고 상기 제1 방향(D1)으로 연장되는 도전 라인(204), 상기 도전 라인(204)의 상면 상의 캐핑 패턴(206), 및 상기 도전 라인(204)의 측면들 상의 스페이서 패턴들(208)을 포함할 수 있다. 상기 비트 라인들(BL)의 각각은 상기 도전 콘택(202)을 통하여 상기 셀 활성영역(CACT)의 상기 제1 불순물 주입 영역(SD1)에 전기적으로 연결될 수 있다. 상기 도전 콘택(202)은 상기 제1 불순물 주입 영역(SD1)과 접할 수 있다. 상기 도전 콘택(202)은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 도전 라인(204)은, 일 예로, 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 캐핑 패턴(206) 및 상기 스페이서 패턴들(208)의 각각은, 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 기판(100) 상에 상기 비트 라인들(BL)을 덮는 제1 층간 절연막(220)이 제공될 수 있다. 상기 제1 층간 절연막(220)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 제1 층간 절연막(220) 내에 매립 콘택들(210)이 제공될 수 있다. 상기 매립 콘택들(210)은 상기 제1 층간 절연막(220)을 관통하여 상기 셀 활성영역(CACT)의 상기 제2 불순물 주입 영역들(SD2)에 각각 전기적으로 연결될 수 있다. 상기 매립 콘택들(210)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다.
상기 제1 층간 절연막(220) 상에 캐패시터 구조체(CAS)가 제공될 수 있다. 상기 캐패시터 구조체(CAS)는 상기 제1 층간 절연막(220) 상에 제공되고 상기 매립 콘택들(210)에 각각 연결되는 하부 전극들(BE)을 포함할 수 있다. 상기 하부 전극들(BE)은 컵 형태를 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 캐패시터 구조체(CAS)는 상기 하부 전극들(BE)을 덮는 상부 전극(TE)을 포함할 수 있다. 상기 하부 전극들(BE)은 상기 상부 전극(TE) 내에 매립되도록 제공될 수 있다. 상기 캐패시터 구조체(CAS)는 상기 하부 전극들(BE)의 각각과 상기 상부 전극(TE) 사이에 개재하는 유전막(230)을 포함할 수 있다. 상기 하부 전극들(BE) 및 상기 상부 전극(TE)은 폴리 실리콘, 금속, 금속 실리사이드, 및 금속 질화물들 중의 적어도 하나를 포함할 수 있다. 상기 유전막(230)은 산화막(예를 들면, 실리콘 산화막), 질화막(예를 들면, 실리콘 질화막), 산화질화막(예를 들면, 실리콘 산질화막), 및 고유전막(예를 들면, 하프늄 산화막) 중의 적어도 하나를 포함할 수 있다.
상기 기판(100)의 상기 주변회로 영역(PR) 상에 상기 주변 활성영역(PACT)을 가로지르는 주변 게이트 구조체(PGS)가 제공될 수 있다. 상기 주변 게이트 구조체(PGS)는 상기 주변 활성영역(PACT)을 가로지르는 주변 게이트 전극(PGE), 상기 기판(100)과 상기 주변 게이트 전극(PGE) 사이의 주변 게이트 유전 패턴(PGI), 상기 주변 게이트 전극(PGE)의 상면 상의 주변 게이트 캐핑 패턴(PCAP), 및 상기 주변 게이트 전극(PGE)의 측면들 상의 주변 게이트 스페이서들(미도시)을 포함할 수 있다. 상기 주변 게이트 구조체(PGS) 양 측의 상기 주변 활성영역(PACT) 내에 소스/드레인 영역들(미도시)이 제공될 수 있다.
상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)이 질화막을 포함하는 경우, 상기 주변 게이트 구조체(PGS) 및 상기 소스/드레인 영역들을 포함하는 주변 트랜지스터에 상술한 HEIP 현상이 발생될 수 있다. 본 발명의 개념에 따르면, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은 질화물을 포함하지 않을 수 있고, 이에 따라, 상기 주변 트랜지스터의 유효채널길이가 감소하는 것이 억제될 수 있다. 따라서, 상기 주변 트랜지스터를 포함하는 반도체 소자의 전기적 특성이 개선될 수 있다.
상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)은, 상기 기판(100)의 상기 상면(100U, 즉, 상기 주변 활성영역(PACT)의 상기 상면(100P))으로부터 돌출될 수 있다. 이 경우, 상기 주변 게이트 전극(PGE)을 형성하기 위한 패터닝 공정 동안, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I) 상에 남는 주변 게이트 전극막의 잔부를 제거하는 것이 용이할 수 있다. 따라서, 인접하는 주변 게이트 전극들(PGE) 사이의 전기적 단락이 최소화될 수 있다.
상기 제1 층간 절연막(220)은 상기 기판(100)의 상기 상면(100U)을 따라 연장되어 상기 주변 게이트 구조체(PGS)를 덮을 수 있다. 상기 기판(100)의 상기 주변회로 영역(PR) 상에 제2 층간 절연막(240)이 제공될 수 있다. 상기 제1 층간 절연막(220)은 상기 주변 게이트 구조체(PGS)와 상기 제2 층간 절연막(240) 사이에 개재될 수 있다. 상기 제2 층간 절연막(240)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
도 42는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는, 도 40의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 40 및 도 41을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 40 및 도 42를 참조하면, 상기 셀 활성영역(CACT), 상기 주변 활성영역(PACT), 상기 제1 및 제2 셀 절연패턴들(120I, 122I), 및 상기 제1 및 제2 주변 절연패턴들(124I, 126I)은, 도 29 내지 도 38, 도 39a 내지 도 39e를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법에 따라 형성될 수 있다. 일 예로, 상기 주변 활성영역(PACT)의 상기 상면(100P)은 상기 기판(100)의 상기 바닥면(100B)으로부터 상기 셀 활성영역(CACT)의 상기 상면(100C)보다 낮은 높이에 있을 수 있다. 이 경우, 상기 제1 주변 절연패턴(124I) 및 상기 제2 주변 절연패턴(126I)의 각각은 상기 주변 활성영역(PACT)의 상기 상면(100P)으로부터 돌출될 수 있다. 본 실시예들에 따른 반도체 소자는, 상술한 차이점을 제외하고, 도 40 및 도 41을 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
본 발명의 개념에 따르면, 트랜지스터의 유효채널길이가 감소되는 것(즉, HEIP 현상)이 억제될 수 있고, 인접하는 게이트 전극 사이의 전기적 단락이 최소화될 수 있다. 따라서, 반도체 소자의 전기적 특성이 개선될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 120T: 제1 셀 트렌치
122T: 제2 셀 트렌치 124T: 제1 주변 트렌치
126T: 제2 주변 트렌치 120I: 제1 셀 절연패턴
122I: 제2 셀 절연패턴 124I: 제1 주변 절연패턴
126I: 제2 주변 절연패턴 142: 제1 산화막
132: 제1 서브 산화막 140: 제2 서브 산화막
172: 제2 산화막 162: 제3 서브 산화막
170: 제4 서브 산화막 150: 제1 질화막

Claims (10)

  1. 셀 영역 및 주변회로 영역을 포함하는 기판;
    상기 기판의 상기 셀 영역 상에 제공되어 셀 활성 영역을 정의하는 셀 절연 패턴; 및
    상기 기판의 상기 주변회로 영역 상에 제공되어 주변 활성 영역을 정의하는 주변 절연 패턴을 포함하되,
    상기 주변 절연 패턴은 제1 폭을 갖는 제1 주변 절연 패턴, 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 주변 절연 패턴을 포함하고,
    상기 셀 절연 패턴은 제3 폭을 갖는 제1 셀 절연 패턴, 및 상기 제3 폭보다 큰 제4 폭을 갖는 제2 셀 절연 패턴을 포함하고,
    상기 제1 주변 절연 패턴 및 상기 제2 주변 절연 패턴 중 적어도 하나의 최상부면은 상기 기판으로부터 상기 셀 절연 패턴의 최상부면보다 높은 높이에 위치하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제1 주변 절연 패턴 및 상기 제2 주변 절연 패턴 중 상기 적어도 하나는 상기 주변 활성 영역의 상면으로부터 돌출되는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 주변 활성 영역의 상기 상면은 상기 기판의 바닥면으로부터 상기 셀 활성 영역의 상면과 동일한 높이에 위치하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 셀 절연 패턴의 상기 최상부면은 상기 셀 활성 영역의 상기 상면과 공면을 이루는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 제2 셀 절연 패턴은, 상기 제1 셀 절연 패턴, 상기 제1 주변 절연 패턴, 및 상기 제2 주변 절연 패턴의 각각을 구성하는 물질과 다른 물질을 포함하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 제2 셀 절연 패턴은 질화물을 포함하고,
    상기 제1 셀 절연 패턴, 상기 제1 주변 절연 패턴, 및 상기 제2 주변 절연 패의 각각은 질화물을 포함하지 않는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제1 주변 절연 패턴 및 상기 제2 주변 절연 패턴 중 상기 적어도 하나는 그 내부를 향하여 리세스된 상면을 포함하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 제2 주변 절연 패턴은 상기 제1 주변 절연 패턴을 구성하는 물질보다 작은 밀도를 갖는 물질을 포함하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 제1 주변 절연 패턴 및 상기 제2 주변 절연 패턴 중 하나의 최상부면은, 상기 기판으로부터 상기 셀 절연 패턴의 상기 최상부면보다 높은 높이에 위치하고,
    상기 제1 주변 절연 패턴 및 상기 제2 주변 절연 패턴 중 다른 하나의 최상부면은 상기 기판으로부터 상기 제1 주변 절연 패턴 및 상기 제2 주변 절연 패턴 중 상기 하나의 상기 최상부면보다 낮은 높이에 위치하는 반도체 소자.
  10. 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 것;
    상기 기판의 상기 셀 영역 상에 셀 활성 영역을 정의하는 셀 절연 패턴을 형성하되, 상기 셀 절연 패턴은 서로 다른 폭을 갖는 제1 셀 절연 패턴 및 제2 셀 절연 패턴을 포함하는 것;
    상기 기판의 상기 주변회로 영역 상에 주변 활성 영역을 정의하는 주변 절연 패턴을 형성하되, 상기 주변 절연 패턴은 서로 다른 폭을 갖는 제1 주변 절연 패턴 및 제2 주변 절연 패턴을 포함하는 것;및
    상기 제1 주변 절연 패턴 및 상기 제2 주변 절연 패턴 중 적어도 하나의 최상부면이 상기 기판으로부터 상기 셀 절연 패턴의 최상부면보다 높은 높이에 위치하도록, 상기 셀 절연 패턴의 상부를 제거하는 것을 포함하는 반도체 소자의 제조방법.
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