KR102031185B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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KR102031185B1
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Abstract

발명의 일 실시예에 따른 반도체 소자는 활성부를 정의하는 소자 분리막을 포함하는 반도체 기판, 상기 활성부를 가로지르고 상기 반도체 기판에 매립된 워드 라인들, 상기 활성부 상에 상기 워드 라인들과 교차하도록 가로지르는 비트 라인, 및 상기 비트라인의 일부 측벽을 덮는 제 1 스페이서를 포함하되, 상기 비트라인은 상기 활성부의 상부면과 접촉되고, 상기 제 1 스페이서는 상기 활성부의 상부면과 이격되어 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of the fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로 더욱 상세하게는 리세스된 트랜지스터를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 산업에서 트랜지스터, 비트라인 등은 다양한 제조기술에 의해 형성되고 있다. 이러한 제조기술의 하나는 수평 채널을 갖는 모스 전계효과 트랜지스터를 형성하는 것이다. 반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 반도체 소자의 집적도를 향상시키기 위한 방법으로 플래너 게이트(Planner Gate) 대신에 리세스 게이트(Recess Gate) 또는 매립형 게이트(Buried Gate)가 사용되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 반도체 소자는 활성부를 정의하는 소자 분리막을 포함하는 반도체 기판, 상기 활성부를 가로지르고 상기 반도체 기판에 매립된 워드 라인들, 상기 활성부 상에 상기 워드 라인들과 교차하도록 가로지르는 비트 라인, 및 상기 비트라인의 일부 측벽을 덮는 제 1 스페이서를 포함하되, 상기 비트라인은 상기 활성부의 상부면과 접촉되고, 상기 제 1 스페이서는 상기 활성부의 상부면과 이격되어 있다.
상기 비트라인은 하부 비트라인 패턴, 비트라인 버퍼 패턴, 및 상부 비트라인 패턴이 차례로 적층될 수 있다.
상기 하부 비트라인 패턴의 상부면은 상기 활성부의 상부면과 접촉되는 상기 하부 비트라인 패턴의 하부면보다 좁은 폭을 가질 수 있다.
상기 제 1 스페이서는 상기 하부 비트라인 상에 형성되며 상기 하부 비트라인 패턴의 측벽을 노출시킬 수 있다.
상기 워드라인들 양 옆에 배치된 상기 활성부 내에 각각 형성된 제 1 불순물 영역 및 제 2 불순물 영역을 더 포함할 수 있다.
상기 반도체 기판 상에 상기 제 1 스페이서와 상기 비트라인의 측면을 완전히 덮는 제 2 스페이서를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 활성부를 정의하는 소자 분리막을 형성하는 것, 상기 반도체 기판 상에 비트 라인막을 형성하는 것, 상기 비트 라인막에 1차 이방성 식각 공정을 수행하여 상기 소자 분리막에 인접하는 상기 비트 라인막의 상부 일부분을 식각하여 상기 비트 라인막을 리세스 시키는 것, 리세스된 상기 비트라인막의 상부면을 컨포말하게 덮는 스페이서막을 형성하는 것, 및 상기 스페이서막이 형성된 상기 비트 라인막에 2차 이방성 식각 공정을 수행하여 상기 소자 분리막의 상부를 노출시키는 것을 포함할 수 있다.
상기 비트 라인막을 형성하는 것은, 상기 반도체 기판 상에 차례로 하부 비트라인막, 비트라인 버퍼막, 및 상부 비트라인막을 적층하는 것을 포함할 수 있다.
상기 2차 이방성 식각 공정을 수행하는 것은, 상기 소자 분리막의 상부면을 리세스하여 상기 활성부 상에 비트라인과 상기 비트라인의 측면 일부분을 덮는 제 1 스페이서를 동시에 형성하는 것을 포함할 수 있다.
상기 2차 이방성 식각 공정을 수행한 후에, 상기 제 1 스페이서와 상기 트라인의 측면을 완전히 덮는 제 2 스페이서를 형성하는 것을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 1차 이방성 식각 공정으로 상부 일부분이 리세스된 하부 비트라인막 상에 스페이서막을 형성하고, 2차 이방성 식각 공정으로 상기 스페이서막과 리세스된 상기 하부 비트라인막을 동시에 식각하여 활성부와 이격되며 하부 비트라인 패턴 상에 형성된 스페이서를 포함할 수 있다. 이에 따라, 상기 스페이서의 두께만큼 상기 하부 비트라인막이 식각되지 않기 때문에 상기 하부 비트라인 패턴과 활성부의 전기적 접촉면적을 넓일 수 있다.
도 1a은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 1b 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자에서 도 1의 Ⅰ-I' 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자에서 도 1의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서 도 1의 Ⅰ-Ⅰ' 선 방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 1b 및 도 1c는 본 발명의 일 실시예에 따른 반도체 소자에서 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도들이다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(100)은 활성부들(11)과 소자 분리막들(12)로 이루어져 있다. 상기 활성부들(11)은 상기 소자 분리막들(12)에 의해 정의될 수 있다. 상기 활성부들(11)은 상기 소자 분리막들(12)에 의하여 서로 이격되어 있다. 상기 활성부들(11)은 z축 방향으로 나란히 정렬되어 배치될 수 있다. 상기 활성부들(11)은 y축 방향으로 연장되는 직사각형 모양을 가질 수 있다. 상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자 분리막들은(12) 절연물질(예를 들어, 산화물 또는 질화물)로 이루어질 수 있다.
상기 반도체 기판(100) 상에 z축 방향으로 상기 활성부들(11)을 가로지르는 워드 라인들(21)이 배치될 수 있다. 하나의 상기 활성부(11)에 두 개의 상기 워드 라인들(21)이 배치될 수 있다. 하나의 상기 활성부(11)에 형성된 상기 워드 라인들(21)은 서로 이격되어 배치될 수 있다. 상기 워드 라인들(21)은 상기 활성부들(11) 내에 매립되어 있을 수 있다. 이에 따라, 상기 워드 라인들(21)의 상부면은 상기 반도체 기판(100)의 상부면보다 아래에 배치될 수 있다. 상기 반도체 기판(100)의 상부면과 상기 워드 라인들(21)의 상부면 사이에 매립 절연막(23)이 배치될 수 있다. 상기 워드 라인들(21)은 예를 들어, 폴리 실리콘, 금속 물질들, 또는 금속 실리사이드 물질로 이루어질 수 있다. 상기 워드 라인들(21)의 측면에 게이트 절연막(25)이 형성될 수 있다. 상기 게이트 절연막(25)은 상기 워드 라인들(21)의 하부면으로 연장되도록 형성될 수 있다. 상기 게이트 절연막(25)은 열산화막일 수 있고, 산화물, 질화물, 산화물 또는 고유전 물질(예를 들어, 산화 하프늄, 산화 알류미늄)로 이루어질 수 있다.
상기 활성부들(11) 내에 제 1 불순물 영역(27) 및 제 2 불순물 영역(29)이 형성될 수 있다. 상세하게, 상기 제 1 및 제 2 불순물 영역들(27, 29)은 상기 워드 라인들(21)의 양 옆에 배치된 상기 활성부들(11)내에 형성될 수 있다.
상기 반도체 기판(100) 상에 x축 방향으로 상기 워드 라인들(21)을 교차하도록 가로지르는 비트 라인들(33a)이 배치될 수 있다. 하나의 상기 활성부(11) 상에 하나의 상기 비트 라인(33a)이 배치될 수 있다. 상기 비트 라인들(33a)은 상기 워드 라인들(21) 사이의 위치하고 있는 상기 활성부들(11)을 지나도록 형성될 수 있다.
상기 비트 라인들(33a)과 상기 반도체 기판(100) 사이에 절연막(30)이 개재될 수 있다. 상기 절연막(30)은 상기 제 2 불순물 영역(29)이 형성된 상기 활성부들(11)의 일부 영역을 노출시킬 수 있다. 이에 따라, 상기 비트 라인들(33a)은 상기 제 2 불순물 영역(29)과 전기적으로 연결될 수 있다. 상기 절연막(30)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
상기 비트 라인들(33a)은 단층 또는 다층으로 이루어질 수 있다. 상기 비트 라인들(33a)은 하부 비트라인 패턴(32a), 비트라인 버퍼 패턴(32b) 및 상부 비트라인 패턴(32c)이 차례로 적층되어 있다. 상기 하부 비트라인 패턴(32a)은 볼록한 요철모양을 가질 수 있다. 이에 따라, 상기 하부 비트라인 패턴(32a)의 일부 상부면은 상기 비트라인 버퍼 패턴(32b)의 하부면과 접촉되며, 상기 하부 비트라인 패턴(32a)의 일부 가장자리 상면은 상기 비트라인 버퍼 패턴(32b)의 하부면과 접촉되지 않을 수 있다. 상기 하부 비트라인 패턴(32a)은 폴리 실리콘을 포함할 수 있다.
상기 하부 비트라인 패턴(32a) 상에 적층된 상기 비트라인 버퍼 패턴(32b)과 상기 상부 비트라인 패턴(32c)은 상기 하부 비트라인 패턴(32a)의 하부면보다 좁은 폭을 가질 수 있다. 따라서, 상기 비트 라인들(33a)은 볼록한 요철 모양을 가질 수 있다. 상기 비트라인 버퍼 패턴(32b)은 금속 실리사이드 물질로 이루어질 수 있다. 예를 들어, 상기 비트라인 버퍼 패턴(32b)은 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN)과 같은 도전성 금속 질화물을 포함할 수 있다. 상기 상부 비트라인 패턴(32c)은 금속 물질(예를 들어, 텅스텐(W))을 포함할 수 있다.
상기 상부 비트라인 패턴(32c) 상에 하드 마스크 패턴(32d)이 더 배치될 수 있다. 상기 하드 마스크 패턴(32d)은 상기 상부 비트라인 패턴(32c)과 동일한 폭을 가질 수 있다. 상기 하드 마스크 패턴(32d)은 절연물질을 포함할 수 있다.
상기 비트 라인들(33a)의 측면에 스페이서(35)가 형성될 수 있다. 상세하게, 상기 스페이서(35)는 상기 하부 비트라인 패턴(32a)의 가장자리에 형성되어 상기 비트라인 버퍼 패턴(32b), 상기 상부 비트라인 패턴(32c), 및 상기 하드 마스크 패턴(32d)의 측면을 덮도록 형성될 수 있다. 상기 하부 비트라인 패턴(32a) 상에 형성된 상기 스페이서(35)는 상기 하부 비트라인 패턴(32a)의 측면을 노출시킬 수 있다. 아울러, 상기 스페이서(35)는 상기 활성부들(11)과 이격되어 형성될 수 있다. 이에 따라, 상기 스페이서(35)가 상기 활성부들(11) 상에 형성되지 않기 때문에 상기 활성부들(11)과 상기 하부 비트라인 패턴(32a)의 접촉면적이 증가하여 전기적 특성이 향상될 수 있다. 상기 하부 비트라인 패턴(32a)의 하부면은 상기 활성부들(11)과 동일한 폭을 가지거나, 상기 활성부들(11)보다 넓은 폭을 가질 수 있다.
상기 비트 라인들(33a) 사이에 배치된 상기 소자 분리막들(12)의 상부면이 리세스될 수 있다. 이에 따라, 상기 반도체 기판(100)의 상부면은 상기 소자 분리막들(12)의 상부면보다 위에 배치될 수 있다.
상기 활성부들(11)의 상기 제 2 불순물 영역(37) 상에 콘택 플러그들(41)이 형성될 수 있다. 상기 콘택 플러그들(41)은 상기 콘택 플러그들(41) 상에 배치되는 캐패시터(미도시)와 상기 활성부들(11) 사이를 전기적으로 연결시켜줄 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 2에 도시된 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 설명의 간결함을 위해, 실시예와 중복되는 기술적, 구조적 특징 및 해당 구성 요서에 대한 설명은 생략될 것이다.
도 2를 참조하면, 하부 비트라인 패턴(32a) 상에 제 1 스페이서(36)가 배치될 수 있다. 상기 제 1 스페이서(36)는 비트라인 버퍼 패턴(32b), 상기 상부 비트라인 패턴(32c), 및 상기 하드 마스크 패턴(32d) 측면을 덮도록 형성될 수 있다. 상기 제 1 스페이서(36)는 상기 활성부들(11)과 이격되어 형성될 수 있다. 상기 제 1 스페이서(36)는 도 1b에서 도시된 스페이서(35) 보다 얇은 두께를 가질 수 있다.
상기 제 1 스페이서(36)들의 외벽을 덮으며 상기 하부 비트라인 패턴(32a)의 측면 상으로 연장되는 제 2 스페이서(37)가 형성될 수 있다. 이에 따라, 상기 제 2 스페이서(37)에 의하여 상기 하부 비트 라인 패턴(32a)이 덮일 수 있다. 또한, 상기 제 2 스페이서(37)는 상기 반도체 기판(100) 상부면에 접촉될 수 있다. 상기 제 1 스페이서(36)와 상기 제 2 스페이서(37)의 두께의 합은 상기 도 1b에서 도시된 상기 스페이서(35)의 두께와 실질적으로 같을 수 있다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서 도 1a의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도들이다. 도 3b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서 도 1a의 Ⅱ-Ⅱ' 선 방향으로 자른 단면도들이다.
도 3을 참조하면, 반도체 기판(100) 상에 활성부들(11)을 정의하는 소자 분리막들(12)을 형성한다. 상기 활성부들(11)은 Y축 방향으로 연장하는 직사각형 모양일 수 있다. 상기 활성부들(11)은 상기 반도체 기판(100) 상에 일정 간격으로 이격되어 나란히 배열될 수 있다.
상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 반도체 기판(100) 상에 하드 마스크 패턴들(미도시)을 형성할 수 있다. 상기 하드 마스크 패턴들(미도시)을 이용하여 상기 반도체 기판(100) 상에 소정의 깊이로 이방성 식각하여 트렌치들을 형성할 수 있다. 상기 트렌치들 내에 절연물질(예를 들어, 산화물 또는 질화물)을 채운 후 상기 반도체 기판(100) 상에 도포된 상기 절연물질에 평탄화 공정(예를 들어, 화학적 기계적 연마 공정)을 수행하여 상기 반도체 기판(100)에 소자 분리막들(12)을 형성할 수 있다.
도 4를 참조하면, 상기 소자 분리막들(12)이 형성된 상기 반도체 기판(100) 상에 포토레지스트 패턴들(14)을 형성한다.
상기 포토레지스트 패턴들(14)은 도 1 및 도 2b와 같이, 상기 활성부들 (11) 상을 가로지르는 워드 라인들(21)을 형성하기 위해 사용될 수 있다. 상세하게, 상기 반도체 기판(100) 상에 하나의 활성부(11)에 두개의 워드라인 트렌치들(미도시)이 형성될 수 있도록 상기 포토레지스트 패턴들(14)을 형성할 수 있다. 상기 포토레지스트 패턴들(14)을 식각 마스크 패턴들로 사용하여 상기 반도체 기판(100) 상에 상기 워드라인 트렌치들을 형성할 수 있다. 상기 워드라인 트렌치들 내에 상기 워드라인 트렌치들의 내측벽을 컨포말(conformal)하게 덮는 게이트 절연막(25)과 상기 게이트 절연막(25)의 일부분을 덮고, 상기 워드라인 트렌치들의 하부를 채우는 상기 워드 라인들(21)을 형성할 수 있다. 상기 워드 라인들(21)을 형성한 후, 상기 워드 라인들(21)의 상부면을 덮고 상기 워드라인 트렌치들의 상부를 채우는 매립 절연막(23)이 형성될 수 있다. 상기 게이트 절연막(25)은 열산화 공정에 의해 형성된 열산화막일 수 있다. 이와 달리, 상기 게이트 절연막(25)은 산화물, 질화물, 산화 질화물 또는 고유전 물질(예를 들어, 산화 하프늄, 산화 알루미늄)을 포함할 수 있다. 상기 워드 라인들(21)은 예를 들어, 폴리 실리콘, 금속 물질들, 또는 금속 실리사이드 물질로 형성될 수 있다. 상기 매립 절연막(23)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 5를 참조하면, 상기 워드 라인들(21) 및 상기 매립 절연막(23)이 형성된 후, 상기 포토레지스트 패턴들(14)은 에싱 공정(ashing) 공정에 의해 제거될 수 있다. 상기 포토레지스트 패턴들(14)이 제거되어, 상기 반도체 기판(100) 상부면이 노출될 수 있다.
상부면이 노출된 상기 반도체 기판(100) 상에 이온 주입 공정을 수행하여 상기 활성부들(11) 내에 제 1 불순물 영역(27)과 제 2 불순물 영역(29)를 형성할 수 있다. 상기 제 1 불순물 영역(27) 및 상기 제 2 불순물 영역(29)은 상기 매립 절연막(23)과 동일한 깊이를 갖도록 형성될 수 있다.
상기 제 1 및 제 2 불순물 영역들(27, 29)이 형성된 상기 반도체 기판(100) 상에 절연막(30)이 형성될 수 있다. 상기 절연막(30)은 상기 제 2 불순물 영역(29)이 형성된 일부 활성부들(11)의 상부면이 노출되도록 형성될 수 있다. 이에 따라, 상기 제 2 불순물 영역(29)은 추후 공정에서 형성되는 비트 라인들(33a)과 전기적으로 접촉될 수 있다. 상기 절연막(30)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
도 6을 참조하면, 노출된 상기 반도체 기판(100) 상에 차례로 하부 비트 라인막(31a), 비트라인 버퍼막(31b), 상부 비트 라인막(31c)을 형성한다.
상기 하부 비트 라인막(31a), 상기 비트라인 버퍼막(31b), 및 상기 상부 비트 라인막(31c)은 비트 라인막(33)으로 정의할 수 있다. 상기 하부 비트 라인막(31a)은 폴리 실리콘막일 수 있다. 상기 비트라인 버퍼막(31b)은 텅스텐 질화막(WN), 몰리브덴 질화막(MoN), 티타늄 질화막(TiN), 또는 탄탈륨 질화막(TaN)과 같은 도전성 금속 질화막으로 형성될 수 있다. 상기 상부 비트 라인막(31c)은 금속 물질(예를 들어, 텅스텐(W))로 이루어진 금속막일 수 있다. 상기 상부 비트 라인막(31c), 상기 비트라인 버퍼막(31b) 및 상기 상부 비트 라인막(31c)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다.
상기 반도체 기판(100) 상에 형성된 상기 상부 비트 라인막(31c) 상에 하드 마스크 패턴들(32d)을 형성할 수 있다. 상기 하드 마스크 패턴들(32d)은 상기 활성부들(11) 상에 배치되도록 형성될 수 있다. 상기 하드 마스크 패턴들(32d)은 이후 공정에서 상기 비트 라인막(33)을 패터닝하기 위해 사용될 수 있다. 상기 하드 마스크 패턴들(32d)은 질화물, 산화물, 및/또는 산질화물로 형성될 수 있다.
도 7을 참조하면, 상기 하드 마스크 패턴들(32d)에 노출된 상기 비트 라인막(33)을 1차 이방성 식각 공정으로 식각될 수 있다.
상기 1차 식각 공정으로 상기 상부 비트 라인막(31c) 및 상기 비트 라인 버퍼막(31a)은 패터닝되어 상부 비트라인 패턴들(32c) 및 상기 비트라인 버퍼 패턴들(32b)이 형성될 수 있다. 이와 다르게, 상기 하부 비트 라인막(31a)은 완전히 식각 되지 않고, 상기 하부 비트 라인막(31a)의 상부 일부분만 제거되어 리세스된 상기 하부 비트 라인막(31a)을 형성할 수 있다. 이에 따라, 상기 하드 마스크 패턴(32d)들에 노출된 상기 하부 비트 라인막(31a)의 상부면은 상기 반도체 기판(100)의 상부면보다 아래에 위치될 수 있다. 상기 1차 식각 공정은 습식 식각 또는 건식 식각으로 수행될 수 있다.
도 8을 참조하면, 상기 1차 식각 공정으로 상기 상부 비트라인 패턴들(32c) 및 상기 비트라인 버퍼 패턴들(32b)을 형성한 후에, 리세스된 상기 하부 비트 라인막(31a) 상에 스페이서막(34)을 컨포말하게 형성할 수 있다. 상기 스페이서막(34)은 상기 하부 비트 라인막(31a)의 상부면에서 상기 비트라인 버퍼 패턴들(32b), 상기 상부 비트라인 패턴들(32c), 및 상기 하드 마스크 패턴(32d)들의 측면으로 연장되게 형성될 수 있다. 상기 스페이서막(34)은 화학 기상 증착법(Chemical Vapor Deposition) 또는 원자층 증착법(Atomic Layer Deposition) 중 어느 하나를 이용하여 형성될 수 있다. 상기 스페이서막(34)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
도 2a를 참조하면, 상기 스페이서막(34)이 형성된 후에 상기 하드 마스크 패턴(32d)들에 노출된 상기 하부 비트 라인막(31a) 상에 2차 이방성 식각 공정을 수행한다.
상기 2차 이방성 식각 공정을 수행하여 상기 하부 비트 라인막(31a)이 완전히 패터닝될 수 있다. 이에 따라, 상기 반도체 기판(100) 상에 하부 비트라인 패턴들(32a)이 형성되어, 상기 하부 비트라인 패턴들(32a), 상기 비트라인 버퍼 패턴들(32b), 및 상기 상부 비트라인 패턴들(32c)로 이루어진 비트 라인들(33a)이 형성될 수 있다. 상기 2차 이방성 식각 공정으로 상기 소자 분리막들(12)의 상부면이 리세스될 수 있다.
또한, 상기 2차 이방성 식각 공정으로 상기 하부 비트 라인막(31a)의 상부면 및 상기 하드 마스크 패턴들(32d) 상부면에 형성된 상기 스페이서막(34) 이 제거될 수 있다. 이에 따라, 상기 하드 마스크 패턴들(32d), 상기 상부 비트라인 패턴들(32c), 및 상기 비트라인 버퍼 패턴들(32b)의 측면 상에 스페이서(35)가 형성될 수 있다. 상기 스페이서막(34)은 상기 하부 비트라인 패턴들(32a)이 형성되기 전에 형성되기 때문에 상기 하부 비트라인 패턴(32a)들의 측면에 형성되지 않게 된다. 상기 2차 이방성 식각 공정은 습식 식각, 건식 식각, 또는 에치백 공정으로 수행될 수 있다.
상기 비트라인들(33a)이 형성된 후에 상기 스페이서(35)를 형성하기 위해서는 상기 스페이서(35)의 형성될 두께만큼 상기 비트 라인막(33)이 패터닝 되어야 한다. 이러한 이유로 상기 활성부들(11)와 상기 하부 비트라인 패턴들(32a)의 접촉면적이 좁아지게 된다. 이를 방지하게 위하여 상기 1차 식각 공정에서 상부 일부분이 패터닝된 상기 하부 비트라인 패턴들(32a) 상에 상기 스페이서막(34)을 형성한 후 상기 2차 식각 공정을 수행하여 상기 비트 라인들(33a)과 상기 스페이서(35)를 형성할 수 있다. 이에 따라, 상기 활성부들(11)과 접촉되는 상기 하부 비트라인 패턴들(32a)의 가장자리 하부면이 식각되지 않게 된다. 따라서, 상기 활성부들(11)와 상기 하부 비트라인 패턴들(32a)의 접촉면적을 넓힐 수 있기 때문에 전기적 특성이 향상된 반도체 소자를 형성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 도 3을 참조하면, 1차 습식 식각 공정 시 상기 비트라인 버퍼 패턴들(32b), 상기 상부 비트라인 패턴들(32c), 및 상기 하드 마스크 패턴들(32d)의 측벽을 덮는 제 1 스페이서(36)를 형성하고, 상기 2차 습식 식각 공정 시 상기 제 1 스페이서(36)와 상기 하부 비트라인 패턴들(32a)의 측벽을 덮는 제 2 스페이서(37)를 형성할 수 있다. 상기 제 1 스페이서(36)와 상기 제 2 스페이서(37)의 두께의 합은 도 2a에서 도시된 스페이서(35)와 같을 수 있다. 상기 제 1 스페이서(36)는 상기 제 2 스페이서(37)보다 얇은 두께를 갖도록 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판
11: 활성부들
12: 소자 분리막들
21: 워드 라인들
33a: 비트 라인
36: 제 1 스페이서
37: 제 2 스페이서

Claims (10)

  1. 활성부를 정의하는 소자 분리막을 포함하는 반도체 기판;
    상기 활성부를 가로지르고 상기 반도체 기판에 매립된 워드 라인들;
    상기 활성부 상에 상기 워드 라인들과 교차하도록 가로지르는 비트 라인; 및
    상기 비트라인의 일부 측벽을 덮는 제 1 스페이서를 포함하되,
    상기 비트라인은 상기 활성부의 상부면과 접촉되고, 상기 제 1 스페이서는 상기 활성부의 상부면과 이격되어 있되,
    상기 비트라인에 의해 노출된 상기 소자 분리막의 상부면 전체는 상기 활성부의 상부면으로부터 리세스된 반도체 소자.
  2. 제 1 항에 있어서,
    상기 비트라인은 하부 비트라인 패턴, 비트라인 버퍼 패턴, 및 상부 비트라인 패턴이 차례로 적층된 반도체 소자.
  3. 제 2 항에 있어서,
    상기 하부 비트라인 패턴의 상부면은 상기 활성부의 상기 상부면과 접촉되는 상기 하부 비트라인 패턴의 하부면보다 좁은 폭을 갖는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 1 스페이서는 상기 하부 비트라인 상에 형성되며 상기 하부 비트라인 패턴의 측벽을 노출시키는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 워드라인들 양 옆에 배치된 상기 활성부 내에 각각 형성된 제 1 불순물 영역 및 제 2 불순물 영역을 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 반도체 기판 상에 상기 제 1 스페이서와 상기 비트라인의 측면을 완전히 덮는 제 2 스페이서를 더 포함하는 반도체 소자.
  7. 반도체 기판에 활성부를 정의하는 소자 분리막을 형성하는 것;
    상기 반도체 기판 상에 비트 라인막을 형성하는 것;
    상기 비트 라인막에 1차 이방성 식각 공정을 수행하여 상기 소자 분리막에 인접하는 상기 비트 라인막의 상부 일부분을 식각하여 상기 비트 라인막을 리세스 시키는 것;
    리세스된 상기 비트라인막의 상부면을 컨포말하게 덮는 스페이서막을 형성하는 것; 및
    상기 스페이서막이 형성된 상기 비트 라인막에 2차 이방성 식각 공정을 수행하여 상기 소자 분리막의 상부를 노출시키는 것을 포함하되,
    상기 2차 이방성 식각 공정을 수행하는 것은 상기 소자 분리막의 상부면을 리세스하여 상기 활성부 상에 비트라인과 상기 비트라인의 측면 일부분을 덮는 제 1 스페이서를 동시에 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 비트 라인막을 형성하는 것은,
    상기 반도체 기판 상에 차례로 하부 비트라인막, 비트라인 버퍼막, 및 상부 비트라인막을 적층하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 삭제
  10. 제 7 항에 있어서,
    상기 2차 이방성 식각 공정을 수행한 후에, 상기 제 1 스페이서와 상기 비트라인의 측면을 완전히 덮는 제 2 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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